JPH0583143A

JPH0583143A - データ変換装置

Info

Publication number: JPH0583143A
Application number: JP24359691A
Authority: JP
Inventors: Hiroshi Segawa; 浩瀬川; Shinichi Uramoto; 紳一浦本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-24
Filing date: 1991-09-24
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】この発明の目的は、構成が簡単でかつ安価な
データ変換装置を提供することである。【構成】可変長複号データとして入力されるアドレス
データＡ４〜Ａ０を複数のビットグループに分割し、第
１〜第３のメモリ１１〜１３に与える。第１〜第３のメ
モリ１１〜１３は、それぞれ入力されたビットグループ
のデータに従って複号化データを出力する。判定回路４
は、入力されたアドレスデータＡ４〜Ａ２に基づいて、
第１〜第３のメモリ１１〜１３の出力データのいずれを
選択するかを判定する。セレクタ５は判定回路４の判定
出力に従って、第１〜第３のメモリ１１〜１３の出力デ
ータのいずれかを選択し、複号化データとして出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ変換装置に関
し、より特定的には、例えば可変長複号化装置のよう
に、第１のデータを対応する第２のデータに変換するた
めの装置に関する。

【０００２】

【従来の技術】図４は、従来の可変長複号化装置の構成
を示すブロック図である。図において、可変長複号化装
置は、テーブルメモリ１を含む。このテーブルメモリ１
には、入力端子２から例えば５ビットの符号データＡ４
〜Ａ０がアドレスデータとして与えられる。テーブルメ
モリ１から読出されたデータは、出力端子３に与えられ
る。

【０００３】図５は、可変長符号とそれを複号化したデ
ータとの対応関係の一例を示す図である。図５におい
て、“Ｘ”は、“１”または“０”の任意の値を示して
いる。可変長複号化は、与えられた符号データから対応
する値を出力すればよい。したがって、データを変換す
るための組合せ論理回路（例えばデコーダ）によって、
可変長複号化は容易に実現可能である。しかしながら、
論理回路によって可変長複号化装置を構成した場合、ハ
ードウエア量の増大，符号の変更に容易に対応できない
などの欠点があるため、通常は、図４に示したようにテ
ーブルメモリを用いて可変長複号化を実現している。

【０００４】まず、テーブルメモリ１には、図６に示す
ように、図５の対応関係に従って各アドレスに対応する
データが格納される。より詳細に説明すると、例えば、
可変長符号（アドレス）が“０ＸＸＸＸ”の場合、対応
する値は“ａ”であるので、テーブルメモリ１のアドレ
ス空間において、アドレスの最上位ビットＡ４が“０”
となっているすべてのエリアに、データ“ａ”が格納さ
れる。同様にアドレスの上位２ビットが“１０”となっ
ているすべてのエリアにデータ“ｂ”が格納される。以
下同様にして、図５に示す対応関係が実現されるように
テーブルメモリ１の所定のエリアに所定のデータが格納
される。

【０００５】

【発明が解決しようとする課題】テーブルメモリを用い
た従来の可変長複号化装置では、図６に示すように、テ
ーブルメモリ１の複数のエリアに同一データが重複して
格納されている。そのため、従来の可変長複号化装置
は、テーブルメモリ１のアドレス空間を無駄に使用して
いることになる。その結果、テーブルメモリ１の記憶容
量が増大し、装置が大型かつ高価になるという問題点が
あった。

【０００６】それゆえに、この発明の目的は、構成が簡
単でかつ安価なデータ変換装置を提供することである。

【０００７】

【課題を解決するための手段】請求項１に記載されたこ
の発明のデータ変換装置は、入力手段と、分割手段と、
データ発生手段と、判定手段と、選択手段とを備えてい
る。入力手段は、複数のビット情報を有する第１のデー
タを入力する。分割手段は、入力された第１のデータを
複数のビットグループに分割する。各データ発生手段
は、それぞれが分割手段から異なるビットグループのデ
ータを受け、与えられたビットグループに基づいて第２
のデータを発生する。判定手段は、第１のデータに基づ
いて、複数のデータ発生手段のいずれの出力を選択すべ
きかを判定する。選択手段は、判定手段の判定出力に応
答して、複数のデータ発生手段の出力のいずれかを選択
して出力する。

【０００８】請求項２に記載されたこの発明のデータ変
換装置は、各データ発生手段が、第１のデータを複号化
した第２のデータを発生する。

【０００９】請求項３に記載されたこの発明のデータ変
換装置は、各データ発生手段が、メモリ回路を含む。

【００１０】請求項４に記載されたこの発明のデータ変
換装置は、各データ発生手段が論離回路を含む。

【００１１】

【作用】この発明においては、入力された第１のデータ
が複数のビットグループに分割されて各データ発生手段
に与えられる。各データ発生手段は、与えられたビット
情報に対応する第２のデータを発生する。各データ発生
手段の出力は、判定手段の判定出力に応答して動作する
選択手段によっていずれか１つが選択される。このよう
に、第１のデータを複数のビットグループに分割して第
２のデータに変換するようにしているので、装置の構成
が極めて簡素化される。

【００１２】すなわち、各データ発生手段をメモリ回路
によって構成した場合は、記憶容量を低減でき、また論
理回路によって構成した場合は論理ゲート数を低減でき
る。さらに、各データ発生手段を論理回路によって構成
した場合は、高速動作が可能である。

【００１３】

【実施例】図１は、この発明の一実施例にかかる可変長
複号化装置の構成を示すブロック図である。図におい
て、この実施例は、第１〜第３のメモリ１１〜１３と、
判定回路４と、セレクタ５とを含む。入力端子２から入
力されるたとえば５ビットのアドレスデータ（符号デー
タ）Ａ４〜Ａ０は、複数のビットグループに分割されて
第１〜第３のメモリ１１〜１３と判定回路４とに与えら
れる。具体的には、アドレスデータの最上位ビットのデ
ータＡ４が第１のメモリ１１に与えられ、最上位から２
ビット目，３ビット目のデータＡ３，Ａ２が第２のメモ
リ１２に与えられ、下位２ビットのデータＡ１，Ａ０が
第３のメモリ１３に与えられ、最上位ビットから３ビッ
トめまでのデータＡ４〜Ａ２が判定回路４に与えられ
る。第１〜第３のメモリ１１〜１３の出力は、セレクタ
５に与えられる。判定回路４の出力は、選択制御信号と
してセレクタ５に与えられる。セレクタ５は、判定回路
４からの選択制御信号に応答して、第１〜第３のメモリ
１１〜１３の出力のいずれかを選択し、出力端子３に出
力する。

【００１４】図２は、図１における第１〜第３のメモリ
１１〜１３に入力されるアドレスと格納されているデー
タとの対応関係を示す図である。図２（ａ）は第１のメ
モリ１１における対応関係を示し、図２（ｂ）は第２の
メモリ１２における対応関係を示し、図２（ｃ）は第３
のメモリ１３における対応関係を示している。

【００１５】図２（ａ）を参照して、第１のメモリ１１
には、与えられるアドレスデータＡ４が“０”であるエ
リアに、データ“ａ”が格納されている。図２（ｂ）を
参照して、第２のメモリ１２には、与えられるアドレス
データＡ３，Ａ２が“００”または“０１”であるエリ
アに、データ“ｂ”が格納され、与えられるアドレスデ
ータＡ３，Ａ２が“１０”であるエリアに、データ
“ｃ”が格納される。図２（ｃ）を参照して、第３のメ
モリ１３には与えられるアドレスデータＡ１，Ａ０が
“００”または“０１”であるエリアにデータ“ｄ”が
格納され、与えられるアドレスデータＡ１，Ａ０が“１
０”であるエリアにデータ“ｅ”が格納される。

【００１６】図３は、図１に示す判定回路４における入
力データＡ４〜Ａ２と判定出力との関係を示す図であ
る。図において、入力ビット情報Ａ４〜Ａ２が“０Ｘ
Ｘ”であるとき、判定回路４の出力は第１のメモリ１１
の選択を指示する。また、入力ビット情報Ａ４〜Ａ２が
“１０Ｘ”または“１１０”であるとき、判定回路４の
出力は第２のメモリ回路１２の選択を指示する。さら
に、入力ビット情報Ａ４〜Ａ２が“１１１”であると
き、判定回路４の出力は第３のメモリ１３の選択を指示
する。

【００１７】図６からわかるように、可変長符号は、符
号の上位ビットによって対応するデータが決まってくる
性質を有している。例えば、符号の最上位ビットＡ４が
“０”ならば、データは“ａ”と決定される。したがっ
て、この性質を利用して図６の対応関係を３つに分割
し、それぞれの内容を第１〜第３のメモリ１１〜１３に
反映させている。そして、判定回路４は、符号入力に従
って、第１〜第３のメモリ１１〜１３のどの出力データ
を復号データとして使用するかを判定し、セレクタ５で
その判定信号に従って第１〜第３のメモリ１１〜１３の
出力データを選択し、復号データとして出力するように
している。

【００１８】以下には、図１に示す実施例の動作をより
具体的に説明する。まず、アドレスデータすなわち符号
データＡ４〜Ａ０として“０ＸＸＸＸ”が入力されたと
き、判定回路４の判定出力によってセレクタ５は第１の
メモリ１１の出力データを選択する。その結果、出力端
子３からは、データ“ａ”が出力される。次に、符号デ
ータＡ４〜Ａ０として“１０ＸＸＸ”または“１１０Ｘ
Ｘ”が入力された時、判定回路４の判定出力によってセ
レクタ５は第２のメモリ１２の出力データを選択する。
したがって、このとき出力端子３からは、データ“ｂ”
または“ｃ”が出力される。次に、符号データＡ４〜Ａ
０として“１１１０Ｘ”または“１１１１０”が入力さ
れたとき、判定回路４の判定出力によってセレクタ５は
第３のメモリ１３の出力データを選択する。したがっ
て、このとき出力端子３からは、データ“ｄ”または
“ｅ”が出力される。

【００１９】なお、上記実施例では、データを格納する
回路として、メモリ１１〜１３を用いたが、これらメモ
リの代わりに論理回路を用いてもよい。この場合も上記
実施例と同様の効果を奏し、さらに動作が高速になると
いう別の効果も奏する。

【００２０】なお、図１に示す各回路は、個別に構成さ
れてもよいし、その一部または全部を同一の半導体集積
回路装置上に設けるようにしてもよい。

【００２１】

【発明の効果】以上のように、この発明によれば、構成
が簡単でかつ安価なデータ変換装置を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例にかかる可変長複号化装置
の構成を示すブロック図である。

【図２】図１における第１〜第３のメモリの入力データ
と格納データとの関係を示す図である。

【図３】図１における判定回路４の入力データと出力信
号との関係を示す図である。

【図４】従来の可変長複号化装置の構成を示すブロック
図である。

【図５】可変長複号化方式における符号化データと変換
後のデータとの関係の一例を示す図である。

【図６】図４に示すテーブルメモリ１の入力アドレスデ
ータと格納データとの関係を示す図である。

【符号の説明】

４…判定回路５…セレクタ１１…第１のメモリ１２…第２のメモリ１３…第３のメモリ

Claims

【特許請求の範囲】

【請求項１】第１のデータを対応する第２のデータに
変換するための装置であって、複数のビット情報を有する前記第１のデータを入力する
ための入力手段、前記第１のデータを複数のビットグループに分割するた
めの分割手段、それぞれが前記分割手段から異なるビットグループのデ
ータを受け、与えられたビットグループに基づいて第２
のデータを発生する複数のデータ発生手段、前記第１のデータに基づいて、前記複数のデータ発生手
段のいずれの出力を選択すべきか判定する判定手段、お
よび前記判定手段の判定出力に応答して、前記複数のデ
ータ発生手段の出力のいずれかを選択して出力する選択
手段を備える、データ変換装置。
【請求項２】各前記データ発生手段は、前記第１のデ
ータを複号化した第２のデータを発生する、請求項１に
記載のデータ変換装置。
【請求項３】各前記データ発生手段は、メモリ回路を
含む請求項１に記載のデータ変換装置。
【請求項４】各前記データ発生手段は、論理回路を含
む、請求項１に記載のデータ変換装置。