JP3283172B2 - プライオリティエンコーダおよび可変長エンコーダ - Google Patents
プライオリティエンコーダおよび可変長エンコーダInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、プライオリティエ
ンコーダおよびそのプライオリティエンコーダを用いた
可変長エンコーダに関する。
ンコーダおよびそのプライオリティエンコーダを用いた
可変長エンコーダに関する。
【０００２】
【従来の技術】プライオリティエンコーダは、上位ビッ
トから下位ビットへまたは下位ビットから上位ビットへ
２進データを走査し、最初に１の値を有するビットが出
現する位置を検出するものである。従来、プライオリテ
ィエンコーダは、真理値表に基づいて積和標準形を導
き、その積和標準形に対応する論理ゲートを組み合わせ
ることによって作成されていた。
トから下位ビットへまたは下位ビットから上位ビットへ
２進データを走査し、最初に１の値を有するビットが出
現する位置を検出するものである。従来、プライオリテ
ィエンコーダは、真理値表に基づいて積和標準形を導
き、その積和標準形に対応する論理ゲートを組み合わせ
ることによって作成されていた。
【０００３】ＪＰＥＧ(Joint Photographic Experts Gr
oup)のＤＣ，ＡＣ成分やＭＰＥＧ(Motion Picture Imag
e Coding Experts Group)のＤＣ成分などのデータは、
そのデータをまず２のべき乗のグループに分類し、次に
そのグループに対応する可変長符号とそのグループにお
けるオフセットを示す付加ビットとを結合することによ
り、エンコードされる。例えば、値が０のデータはカテ
ゴリ０に分類され、値が−１から１までのデータはカテ
ゴリ１に分類され、値が−３から３までのデータはカテ
ゴリ２に分類される。一般に、その絶対値が２のｎ乗よ
り小さく２の（ｎ−１）乗以上の範囲に入るデータは、
カテゴリｎに分類されることになる。ここで、ｎは整数
である。カテゴリに分類されたデータには、そのカテゴ
リに応じて可変長符号が割り当てられる。また、カテゴ
リに分類されたデータには、そのカテゴリにおけるオフ
セットを示す付加ビット（オフセットによる符号）も割
り当てられる。付加ビットに割り当てられる値は、その
カテゴリにおいてそのデータの値が大きくなるにつれて
大きくなるように決定されている。可変長符号と付加ビ
ットとを結合することにより、符号化が達成される。カ
テゴリｎの付加ビットのビット長はｎである。
oup)のＤＣ，ＡＣ成分やＭＰＥＧ(Motion Picture Imag
e Coding Experts Group)のＤＣ成分などのデータは、
そのデータをまず２のべき乗のグループに分類し、次に
そのグループに対応する可変長符号とそのグループにお
けるオフセットを示す付加ビットとを結合することによ
り、エンコードされる。例えば、値が０のデータはカテ
ゴリ０に分類され、値が−１から１までのデータはカテ
ゴリ１に分類され、値が−３から３までのデータはカテ
ゴリ２に分類される。一般に、その絶対値が２のｎ乗よ
り小さく２の（ｎ−１）乗以上の範囲に入るデータは、
カテゴリｎに分類されることになる。ここで、ｎは整数
である。カテゴリに分類されたデータには、そのカテゴ
リに応じて可変長符号が割り当てられる。また、カテゴ
リに分類されたデータには、そのカテゴリにおけるオフ
セットを示す付加ビット（オフセットによる符号）も割
り当てられる。付加ビットに割り当てられる値は、その
カテゴリにおいてそのデータの値が大きくなるにつれて
大きくなるように決定されている。可変長符号と付加ビ
ットとを結合することにより、符号化が達成される。カ
テゴリｎの付加ビットのビット長はｎである。
【０００４】
【発明が解決しようとする課題】プライオリティエンコ
ーダを上述したような積和標準形に基づいて作成する
と、入力されるデータのビット数が増大するにつれて素
子数が増大するため、回路規模が大きくなってしまう。
このことは、遅延時間の増大をも引き起こす。例えば、
バッファを多段にすることなく積和標準形に基づいてプ
ライオリティエンコーダを作成する場合には、入力され
るデータのビット数がｎから（ｎ＋１）に増大すると、
（ｎ＋１）ビットのＡＮＤゲートが必要になる。従っ
て、プライオリティエンコーダに必要とされる素子の数
は、少なくとも２ｎのオーダーで増大する。ここで、ｎ
は整数である。
ーダを上述したような積和標準形に基づいて作成する
と、入力されるデータのビット数が増大するにつれて素
子数が増大するため、回路規模が大きくなってしまう。
このことは、遅延時間の増大をも引き起こす。例えば、
バッファを多段にすることなく積和標準形に基づいてプ
ライオリティエンコーダを作成する場合には、入力され
るデータのビット数がｎから（ｎ＋１）に増大すると、
（ｎ＋１）ビットのＡＮＤゲートが必要になる。従っ
て、プライオリティエンコーダに必要とされる素子の数
は、少なくとも２ｎのオーダーで増大する。ここで、ｎ
は整数である。
【０００５】本発明の第１の目的は、比較的素子数が少
ないプライオリティエンコーダを提供することにある。
ないプライオリティエンコーダを提供することにある。
【０００６】ＪＰＥＧやＭＰＥＧの可変長エンコードに
関して、上述した従来の方法は、可変長符号を得るする
ために必ず２サイクルを必要とする。１つのサイクル
は、入力データに対応するカテゴリを得るためのもので
あり、もう１つのサイクルは、そのカテゴリに対応する
可変長符号を含むデータを得るためにメモリを参照する
ためのものである。
関して、上述した従来の方法は、可変長符号を得るする
ために必ず２サイクルを必要とする。１つのサイクル
は、入力データに対応するカテゴリを得るためのもので
あり、もう１つのサイクルは、そのカテゴリに対応する
可変長符号を含むデータを得るためにメモリを参照する
ためのものである。
【０００７】本発明の第２の目的は、入力されたデータ
をエンコードしてその結果に対応するコードを直接的に
出力することにより、データが入力されてから可変長符
号が得られるまでに１サイクルしか要しないプライオリ
ティエンコーダ、または、これを用いた可変長エンコー
ダを提供することにある。
をエンコードしてその結果に対応するコードを直接的に
出力することにより、データが入力されてから可変長符
号が得られるまでに１サイクルしか要しないプライオリ
ティエンコーダ、または、これを用いた可変長エンコー
ダを提供することにある。
【０００８】
【課題を解決するための手段】本発明のプライオリティ
エンコーダは、入力データを所定の方向に走査すること
により該入力データをエンコードするプライオリティエ
ンコーダであって、複数の出力線を第１の電圧レベルに
チャージする第１電圧手段と、該複数の出力線に接続さ
れた複数のスイッチ手段であって、該複数のスイッチ手
段のそれぞれは該入力データの値に応じてオンされる、
複数のスイッチ手段と、該複数のスイッチ手段のうちオ
ンされたスイッチ手段を介して、該複数の出力線のうち
の選択された一本の出力線を該第１の電圧レベルとは異
なる第２の電圧レベルにチャージする第２電圧手段とを
備えており、これにより、上記目的が達成される。
エンコーダは、入力データを所定の方向に走査すること
により該入力データをエンコードするプライオリティエ
ンコーダであって、複数の出力線を第１の電圧レベルに
チャージする第１電圧手段と、該複数の出力線に接続さ
れた複数のスイッチ手段であって、該複数のスイッチ手
段のそれぞれは該入力データの値に応じてオンされる、
複数のスイッチ手段と、該複数のスイッチ手段のうちオ
ンされたスイッチ手段を介して、該複数の出力線のうち
の選択された一本の出力線を該第１の電圧レベルとは異
なる第２の電圧レベルにチャージする第２電圧手段とを
備えており、これにより、上記目的が達成される。
【０００９】前記複数のスイッチ手段は、互いに直列に
接続される第１群のスイッチであって、該第１群のスイ
ッチのそれぞれのオンオフ状態は前記入力データの反転
出力に応じて制御され、該第１群のスイッチの一端に位
置するスイッチは前記第２電圧手段に接続されている、
第１群のスイッチと、該第１群のスイッチと前記複数の
出力線とを接続する第２群のスイッチであって、該第２
群のスイッチのそれぞれのオンオフ状態は前記入力デー
タの正転出力に応じて制御される、第２群のスイッチと
を備えていてもよい。
接続される第１群のスイッチであって、該第１群のスイ
ッチのそれぞれのオンオフ状態は前記入力データの反転
出力に応じて制御され、該第１群のスイッチの一端に位
置するスイッチは前記第２電圧手段に接続されている、
第１群のスイッチと、該第１群のスイッチと前記複数の
出力線とを接続する第２群のスイッチであって、該第２
群のスイッチのそれぞれのオンオフ状態は前記入力デー
タの正転出力に応じて制御される、第２群のスイッチと
を備えていてもよい。
【００１０】前記所定の方向は、前記入力データの最上
位ビットから最下位ビットに向かう方向と前記入力デー
タの最下位ビットから最上位ビットに向かう方向とのう
ちいずれか一方であってもよい。
位ビットから最下位ビットに向かう方向と前記入力デー
タの最下位ビットから最上位ビットに向かう方向とのう
ちいずれか一方であってもよい。
【００１１】前記第１電圧手段が前記複数の出力線をプ
リチャージした後に、前記第２電圧手段は、前記複数の
出力線のうち前記選択された一本の出力線をディスチャ
ージしてもよい。
リチャージした後に、前記第２電圧手段は、前記複数の
出力線のうち前記選択された一本の出力線をディスチャ
ージしてもよい。
【００１２】前記第１電圧手段が前記複数の出力線をデ
ィスチャージした後に、前記第２電圧手段は、前記複数
の出力線のうち前記選択された一本の出力線をプリチャ
ージしてもよい。
ィスチャージした後に、前記第２電圧手段は、前記複数
の出力線のうち前記選択された一本の出力線をプリチャ
ージしてもよい。
【００１３】前記スイッチ手段は、ＮＭＯＳトランジス
タを含んでいてもよい。
タを含んでいてもよい。
【００１４】前記プライオリティエンコーダは、前記複
数の出力線に接続されたデータ記憶手段であって、前記
複数の出力線のうち前記選択された一本の出力線に対応
するデータを出力するデータ記憶手段をさらに備えてい
てもよい。
数の出力線に接続されたデータ記憶手段であって、前記
複数の出力線のうち前記選択された一本の出力線に対応
するデータを出力するデータ記憶手段をさらに備えてい
てもよい。
【００１５】本発明の他のプライオリティエンコーダ
は、入力データを所定の方向に走査することにより該入
力データをエンコードするプライオリティエンコーダで
あって、該プライオリティエンコーダは、入力データの
一部分を受け取り、該入力データの一部分をエンコード
した結果を出力する第１エンコード部と、該入力データ
の残りの部分を受け取り、該入力データの残りの部分を
エンコードした結果を出力する第２エンコード部と、該
入力データの一部分におけるすべてのビットが所定の値
であるか否かに基づいて、該第１エンコード部の出力と
該第２エンコード部の出力とのうち一方を選択する選択
手段とを備えており、該第１エンコード部は、複数の第
１出力線を第１の電圧レベルにチャージする第１電圧手
段と、該複数の第１出力線に接続された複数の第１スイ
ッチ手段であって、該複数の第１スイッチ手段のそれぞ
れは該入力データの一部分の値に応じてオンされる、複
数の第１スイッチ手段と、該複数の第１スイッチ手段の
うちオンされた第１スイッチ手段を介して、該複数の第
１出力線のうちの選択された一本の第１出力線を該第１
の電圧レベルとは異なる第２の電圧レベルにチャージす
る第２電圧手段と、該複数の第１出力線に接続された第
１データ記憶手段であって、該複数の第１出力線のうち
該選択された一本の第１出力線に対応するデータを出力
する第１データ記憶手段とを備えており、該第２エンコ
ード部は、複数の第２出力線を第３の電圧レベルにチャ
ージする第３電圧手段と、該複数の第２出力線に接続さ
れた複数の第２スイッチ手段であって、該複数の第２ス
イッチ手段のそれぞれは該入力データの残りの部分の値
に応じてオンされる、複数の第２スイッチ手段と、該複
数の第２スイッチ手段のうちオンされた第２スイッチ手
段を介して、該複数の第２出力線のうちの選択された一
本の第２出力線を該第３の電圧レベルとは異なる第４の
電圧レベルにチャージする第４電圧手段と、該複数の第
２出力線に接続された第２データ記憶手段であって、該
複数の第２出力線のうち該選択された一本の第２出力線
に対応するデータを出力する第２データ記憶手段とを備
えており、これにより、上記目的が達成される。
は、入力データを所定の方向に走査することにより該入
力データをエンコードするプライオリティエンコーダで
あって、該プライオリティエンコーダは、入力データの
一部分を受け取り、該入力データの一部分をエンコード
した結果を出力する第１エンコード部と、該入力データ
の残りの部分を受け取り、該入力データの残りの部分を
エンコードした結果を出力する第２エンコード部と、該
入力データの一部分におけるすべてのビットが所定の値
であるか否かに基づいて、該第１エンコード部の出力と
該第２エンコード部の出力とのうち一方を選択する選択
手段とを備えており、該第１エンコード部は、複数の第
１出力線を第１の電圧レベルにチャージする第１電圧手
段と、該複数の第１出力線に接続された複数の第１スイ
ッチ手段であって、該複数の第１スイッチ手段のそれぞ
れは該入力データの一部分の値に応じてオンされる、複
数の第１スイッチ手段と、該複数の第１スイッチ手段の
うちオンされた第１スイッチ手段を介して、該複数の第
１出力線のうちの選択された一本の第１出力線を該第１
の電圧レベルとは異なる第２の電圧レベルにチャージす
る第２電圧手段と、該複数の第１出力線に接続された第
１データ記憶手段であって、該複数の第１出力線のうち
該選択された一本の第１出力線に対応するデータを出力
する第１データ記憶手段とを備えており、該第２エンコ
ード部は、複数の第２出力線を第３の電圧レベルにチャ
ージする第３電圧手段と、該複数の第２出力線に接続さ
れた複数の第２スイッチ手段であって、該複数の第２ス
イッチ手段のそれぞれは該入力データの残りの部分の値
に応じてオンされる、複数の第２スイッチ手段と、該複
数の第２スイッチ手段のうちオンされた第２スイッチ手
段を介して、該複数の第２出力線のうちの選択された一
本の第２出力線を該第３の電圧レベルとは異なる第４の
電圧レベルにチャージする第４電圧手段と、該複数の第
２出力線に接続された第２データ記憶手段であって、該
複数の第２出力線のうち該選択された一本の第２出力線
に対応するデータを出力する第２データ記憶手段とを備
えており、これにより、上記目的が達成される。
【００１６】前記複数の第１スイッチ手段は、互いに直
列に接続される第１群のスイッチであって、該第１群の
スイッチのそれぞれのオンオフ状態は前記入力データの
一部分の反転出力に応じて制御され、該第１群のスイッ
チの一端に位置するスイッチは前記第２電圧手段に接続
されている、第１群のスイッチと、該第１群のスイッチ
と前記複数の第１出力線とを接続する第２群のスイッチ
であって、該第２群のスイッチのそれぞれのオンオフ状
態は前記入力データの一部分の正転出力に応じて制御さ
れる、第２群のスイッチとを備えており、前記複数の第
２スイッチ手段は、互いに直列に接続される第３群のス
イッチであって、該第３群のスイッチのそれぞれのオン
オフ状態は前記入力データの残りの部分の反転出力に応
じて制御され、該第３群のスイッチの一端に位置するス
イッチは前記第４電圧手段に接続されている、第３群の
スイッチと、該第３群のスイッチと前記複数の第２出力
線とを接続する第４群のスイッチであって、該第４群の
スイッチのそれぞれのオンオフ状態は前記入力データの
残りの部分の正転出力に応じて制御される、第４群のス
イッチとを備えていてもよい。
列に接続される第１群のスイッチであって、該第１群の
スイッチのそれぞれのオンオフ状態は前記入力データの
一部分の反転出力に応じて制御され、該第１群のスイッ
チの一端に位置するスイッチは前記第２電圧手段に接続
されている、第１群のスイッチと、該第１群のスイッチ
と前記複数の第１出力線とを接続する第２群のスイッチ
であって、該第２群のスイッチのそれぞれのオンオフ状
態は前記入力データの一部分の正転出力に応じて制御さ
れる、第２群のスイッチとを備えており、前記複数の第
２スイッチ手段は、互いに直列に接続される第３群のス
イッチであって、該第３群のスイッチのそれぞれのオン
オフ状態は前記入力データの残りの部分の反転出力に応
じて制御され、該第３群のスイッチの一端に位置するス
イッチは前記第４電圧手段に接続されている、第３群の
スイッチと、該第３群のスイッチと前記複数の第２出力
線とを接続する第４群のスイッチであって、該第４群の
スイッチのそれぞれのオンオフ状態は前記入力データの
残りの部分の正転出力に応じて制御される、第４群のス
イッチとを備えていてもよい。
【００１７】前記所定の方向は、前記入力データの最上
位ビットから最下位ビットに向かう方向と前記入力デー
タの最下位ビットから最上位ビットに向かう方向とのう
ちいずれか一方であってもよい。
位ビットから最下位ビットに向かう方向と前記入力デー
タの最下位ビットから最上位ビットに向かう方向とのう
ちいずれか一方であってもよい。
【００１８】前記第１電圧手段が前記複数の第１出力線
をプリチャージした後に、前記第２電圧手段は、前記複
数の第１出力線のうち前記選択された一本の第１出力線
をディスチャージしてもよい。
をプリチャージした後に、前記第２電圧手段は、前記複
数の第１出力線のうち前記選択された一本の第１出力線
をディスチャージしてもよい。
【００１９】前記第１電圧手段が前記複数の第１出力線
をディスチャージした後に、前記第２電圧手段は、前記
複数の第１出力線のうち前記選択された一本の第１出力
線をプリチャージしてもよい。
をディスチャージした後に、前記第２電圧手段は、前記
複数の第１出力線のうち前記選択された一本の第１出力
線をプリチャージしてもよい。
【００２０】前記第３電圧手段が前記複数の第２出力線
をプリチャージした後に、前記第４電圧手段は、前記複
数の第２出力線のうち前記選択された一本の第２出力線
をディスチャージしてもよい。
をプリチャージした後に、前記第４電圧手段は、前記複
数の第２出力線のうち前記選択された一本の第２出力線
をディスチャージしてもよい。
【００２１】前記第３電圧手段が前記複数の第２出力線
をディスチャージした後に、前記第４電圧手段は、前記
複数の第２出力線のうち前記選択された一本の第２出力
線をプリチャージしてもよい。
をディスチャージした後に、前記第４電圧手段は、前記
複数の第２出力線のうち前記選択された一本の第２出力
線をプリチャージしてもよい。
【００２２】前記第１スイッチ手段と前記第２スイッチ
手段のそれぞれは、ＮＭＯＳトランジスタを含んでいて
もよい。
手段のそれぞれは、ＮＭＯＳトランジスタを含んでいて
もよい。
【００２３】本発明の可変長エンコーダは、複数のビッ
トからなる入力データを受け取る入力手段と、該入力デ
ータの絶対値を出力する絶対値出力手段と、該入力デー
タの絶対値において所定の値を有するビットの位置に基
づいて、可変長符号と該可変長符号のビット長と付加ビ
ットのビット長とを出力するプライオリティエンコード
手段と、該入力データと該付加ビットのビット長とに基
づいて、付加ビットを出力する付加ビット出力手段と、
該可変長符号の長さと該付加ビットの長さとに基づい
て、該可変長符号と該付加ビットとを結合することによ
って得られる符号を出力する可変長符号出力手段とを備
えた可変長エンコーダであって、該プライオリティエン
コード手段は、該入力データの絶対値に応じて、複数の
出力線のうちの一本の出力線を選択的にアクティブにす
るエンコード手段と、該複数の出力線に接続されたデー
タ記憶手段であって、該エンコード手段によってアクテ
ィブにされた出力線に対応するデータを出力するデータ
記憶手段とを備えており、これにより、上記目的が達成
される。
トからなる入力データを受け取る入力手段と、該入力デ
ータの絶対値を出力する絶対値出力手段と、該入力デー
タの絶対値において所定の値を有するビットの位置に基
づいて、可変長符号と該可変長符号のビット長と付加ビ
ットのビット長とを出力するプライオリティエンコード
手段と、該入力データと該付加ビットのビット長とに基
づいて、付加ビットを出力する付加ビット出力手段と、
該可変長符号の長さと該付加ビットの長さとに基づい
て、該可変長符号と該付加ビットとを結合することによ
って得られる符号を出力する可変長符号出力手段とを備
えた可変長エンコーダであって、該プライオリティエン
コード手段は、該入力データの絶対値に応じて、複数の
出力線のうちの一本の出力線を選択的にアクティブにす
るエンコード手段と、該複数の出力線に接続されたデー
タ記憶手段であって、該エンコード手段によってアクテ
ィブにされた出力線に対応するデータを出力するデータ
記憶手段とを備えており、これにより、上記目的が達成
される。
【００２４】前記付加ビット出力手段は、前記入力デー
タから前記入力データの符号ビットを引き算する手段を
含んでいてもよい。
タから前記入力データの符号ビットを引き算する手段を
含んでいてもよい。
【００２５】本発明は上記した構成によって、まず最初
にデータ記憶手段の複数のワード線がプリチャージされ
る。その後、入力されたデータの値に従って各スイッチ
手段のオンオフ状態が制御される。その結果、ディスチ
ャージが開始されると、複数のワード線のうち１本のみ
がオン状態であるスイッチ手段を介してディスチャージ
される。データ記憶手段には、複数のワード線のそれぞ
れに対応するデータが予め格納されている。データ記憶
手段は、ディスチャージされた１本のワード線に対応す
るデータを出力する。ただし、プリチャージとディスチ
ャージの順序はこの逆であってもよい。本発明のプライ
オリティエンコーダは、回路規模が小さい。本発明のプ
ライオリティエンコーダは主としてスイッチ手段により
構成されるからである。
にデータ記憶手段の複数のワード線がプリチャージされ
る。その後、入力されたデータの値に従って各スイッチ
手段のオンオフ状態が制御される。その結果、ディスチ
ャージが開始されると、複数のワード線のうち１本のみ
がオン状態であるスイッチ手段を介してディスチャージ
される。データ記憶手段には、複数のワード線のそれぞ
れに対応するデータが予め格納されている。データ記憶
手段は、ディスチャージされた１本のワード線に対応す
るデータを出力する。ただし、プリチャージとディスチ
ャージの順序はこの逆であってもよい。本発明のプライ
オリティエンコーダは、回路規模が小さい。本発明のプ
ライオリティエンコーダは主としてスイッチ手段により
構成されるからである。
【００２６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【００２７】（実施の形態１）図１は、入力データ３１
２が４ビットからなる場合における、本発明の実施の形
態１のプライオリティエンコーダ１の構成を示す。プラ
イオリティエンコーダ１は、入力データ３１２を最上位
ビットから最下位ビットに向かう方向（図１では矢印Ａ
の方向）に走査して最初に１の値を有するビットが出現
する位置を検出し、複数のワード線６（６ａ〜６ｅ）の
うち検出された位置に対応する１本のワード線をアクテ
ィブにする機能を有している。
２が４ビットからなる場合における、本発明の実施の形
態１のプライオリティエンコーダ１の構成を示す。プラ
イオリティエンコーダ１は、入力データ３１２を最上位
ビットから最下位ビットに向かう方向（図１では矢印Ａ
の方向）に走査して最初に１の値を有するビットが出現
する位置を検出し、複数のワード線６（６ａ〜６ｅ）の
うち検出された位置に対応する１本のワード線をアクテ
ィブにする機能を有している。
【００２８】入力データ３１２の各ビットはそれぞれデ
ータバッファ２０〜２３に入力される。より詳しく言う
と、入力データ３１２は、ビット０（最下位ビット）〜
ビット３（最上位ビット）を有している。入力データ３
１２のビット０（最下位ビット）はデータバッファ２０
に入力され、入力データ３１２のビット１はデータバッ
ファ２１に入力され、入力データ３１２のビット２はデ
ータバッファ２２に入力され、入力データ３１２のビッ
ト３（最上位ビット）はデータバッファ２３に入力され
る。
ータバッファ２０〜２３に入力される。より詳しく言う
と、入力データ３１２は、ビット０（最下位ビット）〜
ビット３（最上位ビット）を有している。入力データ３
１２のビット０（最下位ビット）はデータバッファ２０
に入力され、入力データ３１２のビット１はデータバッ
ファ２１に入力され、入力データ３１２のビット２はデ
ータバッファ２２に入力され、入力データ３１２のビッ
ト３（最上位ビット）はデータバッファ２３に入力され
る。
【００２９】データバッファ２０〜２３のそれぞれは、
入力データ３１２の正転出力と反転出力とを作成する。
入力データ３１２の正転出力とは、入力データ３１２と
ビットごとに同一の値を有するデータをいい、入力デー
タ３１２の反転出力とは、入力データとビットごとに反
転した値を有するデータをいう。例えば、入力データが
０１０１である場合、正転出力は０１０１であり、反転
出力は１０１０である。
入力データ３１２の正転出力と反転出力とを作成する。
入力データ３１２の正転出力とは、入力データ３１２と
ビットごとに同一の値を有するデータをいい、入力デー
タ３１２の反転出力とは、入力データとビットごとに反
転した値を有するデータをいう。例えば、入力データが
０１０１である場合、正転出力は０１０１であり、反転
出力は１０１０である。
【００３０】入力データ３１２の反転出力は、スイッチ
３０〜３３のゲートにそれぞれ出力される。スイッチ３
０〜３３は、スイッチ３０〜３３のゲートへの入力がｈ
ｉｇｈのときオンとなり、スイッチ３０〜３３のゲート
への入力がｌｏｗのときオフとなるように制御される。
従って、スイッチ３０〜３３は、図１に示されるよう
に、ＮＭＯＳトランジスタであり得る。
３０〜３３のゲートにそれぞれ出力される。スイッチ３
０〜３３は、スイッチ３０〜３３のゲートへの入力がｈ
ｉｇｈのときオンとなり、スイッチ３０〜３３のゲート
への入力がｌｏｗのときオフとなるように制御される。
従って、スイッチ３０〜３３は、図１に示されるよう
に、ＮＭＯＳトランジスタであり得る。
【００３１】スイッチ３０〜３３は直列に接続されてお
り、第１のスイッチ群を構成する。スイッチ３０は、第
１のスイッチ群の一端に位置する。スイッチ３０のドレ
インは、ワード線６ａに接続される。ワード線６ａは、
入力データ３１２の中に１を有するビットが存在しなか
ったことを示すために使用される。スイッチ３３は、第
１のスイッチ群の他端に位置する。スイッチ３３のソー
スは、ディスチャージ部８に接続される。
り、第１のスイッチ群を構成する。スイッチ３０は、第
１のスイッチ群の一端に位置する。スイッチ３０のドレ
インは、ワード線６ａに接続される。ワード線６ａは、
入力データ３１２の中に１を有するビットが存在しなか
ったことを示すために使用される。スイッチ３３は、第
１のスイッチ群の他端に位置する。スイッチ３３のソー
スは、ディスチャージ部８に接続される。
【００３２】入力データ３１２の正転出力は、スイッチ
４０〜４３のゲートにそれぞれ出力される。スイッチ４
０〜４３は、スイッチ４０〜４３のゲートへの入力がｈ
ｉｇｈのときオンとなり、スイッチ４０〜４３のゲート
への入力がｌｏｗのときオフとなるように制御される。
従って、スイッチ４０〜４３は、図１に示されるよう
に、ＮＭＯＳトランジスタであり得る。
４０〜４３のゲートにそれぞれ出力される。スイッチ４
０〜４３は、スイッチ４０〜４３のゲートへの入力がｈ
ｉｇｈのときオンとなり、スイッチ４０〜４３のゲート
への入力がｌｏｗのときオフとなるように制御される。
従って、スイッチ４０〜４３は、図１に示されるよう
に、ＮＭＯＳトランジスタであり得る。
【００３３】スイッチ４０〜４３は、第２のスイッチ群
を構成する。スイッチ４０〜４３は、第１のスイッチ群
のスイッチ３０〜３３をワードライン６に接続する。よ
り詳しくいうと、スイッチ４０〜４３の一方の端点は、
スイッチ３０〜３３のソースに接続され、スイッチ４０
〜４３の他方の端点は、ワード線６ｂ〜６ｅに接続され
る。
を構成する。スイッチ４０〜４３は、第１のスイッチ群
のスイッチ３０〜３３をワードライン６に接続する。よ
り詳しくいうと、スイッチ４０〜４３の一方の端点は、
スイッチ３０〜３３のソースに接続され、スイッチ４０
〜４３の他方の端点は、ワード線６ｂ〜６ｅに接続され
る。
【００３４】ディスチャージ制御信号９は、ディスチャ
ージ部８に入力される。ディスチャージ部８は、ディス
チャージ制御信号９が１（ｈｉｇｈ）であるときディス
チャージを実行する。
ージ部８に入力される。ディスチャージ部８は、ディス
チャージ制御信号９が１（ｈｉｇｈ）であるときディス
チャージを実行する。
【００３５】プリチャージ制御信号１０は、プリチャー
ジ部５に入力される。プリチャージ部５は、プリチャー
ジ制御信号１０が０（ｌｏｗ）であるとき複数のワード
線６をプリチャージする。複数のワード線６は、データ
記憶部７に接続されている。
ジ部５に入力される。プリチャージ部５は、プリチャー
ジ制御信号１０が０（ｌｏｗ）であるとき複数のワード
線６をプリチャージする。複数のワード線６は、データ
記憶部７に接続されている。
【００３６】データ記憶部７には、複数のワード線６に
それぞれ対応するデータが予め格納されている。データ
記憶部７は、複数のワード線６のうちアクティブにされ
たワード線に対応するデータを出力する。
それぞれ対応するデータが予め格納されている。データ
記憶部７は、複数のワード線６のうちアクティブにされ
たワード線に対応するデータを出力する。
【００３７】以下、図２〜図４を参照して、上述した構
成を有するプライオリティエンコーダ１の動作を説明す
る。
成を有するプライオリティエンコーダ１の動作を説明す
る。
【００３８】図２は、プリチャージ制御信号１０と、デ
ィスチャージ制御信号９と、入力データ３１２と、ワー
ド線６と、出力データ３１４、３１５、３１３との関係
を示すタイミングチャートである。
ィスチャージ制御信号９と、入力データ３１２と、ワー
ド線６と、出力データ３１４、３１５、３１３との関係
を示すタイミングチャートである。
【００３９】図２に示されるように、プライオリティエ
ンコーダ１の動作の開始点では、プリチャージ制御信号
１０が０（ｌｏｗ）、ディスチャージ制御信号９が０
（ｌｏｗ）という状態となる（時刻Ｔ１）。その結果、
プリチャージ部５はプリチャージ動作を開始するように
制御され、かつ、ディスチャージ部８はディスチャージ
動作を開始しないように制御される。プリチャージ部５
は、すべてのワード線６を第１の電圧レベルにプリチャ
ージする。
ンコーダ１の動作の開始点では、プリチャージ制御信号
１０が０（ｌｏｗ）、ディスチャージ制御信号９が０
（ｌｏｗ）という状態となる（時刻Ｔ１）。その結果、
プリチャージ部５はプリチャージ動作を開始するように
制御され、かつ、ディスチャージ部８はディスチャージ
動作を開始しないように制御される。プリチャージ部５
は、すべてのワード線６を第１の電圧レベルにプリチャ
ージする。
【００４０】入力データ３１２がデータバッファ２０〜
２３に入力され、入力データ３１２の値が確定する（時
刻Ｔ２）。データバッファ２０〜２３は、入力データ３
１２の正転出力をスイッチ４０〜４３に提供し、入力デ
ータ３１２の反転出力をスイッチ３０〜３３に提供す
る。
２３に入力され、入力データ３１２の値が確定する（時
刻Ｔ２）。データバッファ２０〜２３は、入力データ３
１２の正転出力をスイッチ４０〜４３に提供し、入力デ
ータ３１２の反転出力をスイッチ３０〜３３に提供す
る。
【００４１】プリチャージ制御信号１０が０（ｌｏｗ）
から１（ｈｉｇｈ）に切り替わり（時刻Ｔ３）、ディス
チャージ制御信号９が０（ｌｏｗ）から１（ｈｉｇｈ）
に切り替わる（時刻Ｔ４）。その結果、プリチャージ部
５はプリチャージ動作を停止するように制御され、か
つ、ディスチャージ部８はディスチャージ動作を開始す
るように制御される。
から１（ｈｉｇｈ）に切り替わり（時刻Ｔ３）、ディス
チャージ制御信号９が０（ｌｏｗ）から１（ｈｉｇｈ）
に切り替わる（時刻Ｔ４）。その結果、プリチャージ部
５はプリチャージ動作を停止するように制御され、か
つ、ディスチャージ部８はディスチャージ動作を開始す
るように制御される。
【００４２】ディスチャージ部８がディスチャージ動作
を開始する前に、第１のスイッチ群のスイッチ３０〜３
３のそれぞれのオンオフ状態が、入力データ３１２の反
転出力の値に基づいて決定される。例えば、入力データ
３１２が最上位ビットから最下位ビットの順に０１０１
である場合には、その入力データ３１２の反転出力は同
じ順で１０１０である。その結果、スイッチ３１および
３３がオン状態となり、スイッチ３０および３２がオフ
状態となる。
を開始する前に、第１のスイッチ群のスイッチ３０〜３
３のそれぞれのオンオフ状態が、入力データ３１２の反
転出力の値に基づいて決定される。例えば、入力データ
３１２が最上位ビットから最下位ビットの順に０１０１
である場合には、その入力データ３１２の反転出力は同
じ順で１０１０である。その結果、スイッチ３１および
３３がオン状態となり、スイッチ３０および３２がオフ
状態となる。
【００４３】ディスチャージ部８がディスチャージ動作
を開始する前に、第２のスイッチ群のスイッチ４０〜４
３のそれぞれのオンオフ状態が、入力データ３１２の正
転出力の値に基づいて決定される。例えば、入力データ
３１２が最上位ビットから最下位ビットの順に０１０１
である場合には、その入力データ３１２の正転出力は同
じ順で０１０１である。その結果、スイッチ４０および
４２がオン状態となり、スイッチ４１および４２がオフ
状態となる。
を開始する前に、第２のスイッチ群のスイッチ４０〜４
３のそれぞれのオンオフ状態が、入力データ３１２の正
転出力の値に基づいて決定される。例えば、入力データ
３１２が最上位ビットから最下位ビットの順に０１０１
である場合には、その入力データ３１２の正転出力は同
じ順で０１０１である。その結果、スイッチ４０および
４２がオン状態となり、スイッチ４１および４２がオフ
状態となる。
【００４４】ディスチャージ部８は、第１のスイッチ群
のスイッチ３０〜３３のうちオン状態にあるスイッチと
第２のスイッチ群のスイッチ４０〜４３のうちオン状態
にあるスイッチとを介して、複数のワード線６のうちの
１つをディスチャージする。その結果、ディスチャージ
されたワード線６の電圧は、第１の電圧レベルとは異な
る第２の電圧レベルとなる。
のスイッチ３０〜３３のうちオン状態にあるスイッチと
第２のスイッチ群のスイッチ４０〜４３のうちオン状態
にあるスイッチとを介して、複数のワード線６のうちの
１つをディスチャージする。その結果、ディスチャージ
されたワード線６の電圧は、第１の電圧レベルとは異な
る第２の電圧レベルとなる。
【００４５】上述した動作タイミングの条件の下で、あ
るワード線６がディスチャージされるのは、第２のスイ
ッチ群のスイッチ４０〜４３のうちそのワード線６に対
応するスイッチがオンであり、かつ、第１のスイッチ群
のスイッチ３０〜３３のうちそのワード線６に対応する
ビットより上位のビットに対応するスイッチがすべてオ
ンである場合である。このことは、一本のワード線６の
みがディスチャージされ、そのディスチャージされたワ
ード線６は入力データ３１２の最上位ビットから最下位
ビットに向かう方向に走査して最初に１の値を有するビ
ットが出現した位置に対応することを意味する。この例
では、ワード線６をディスチャージすることがそのワー
ド線６をアクティブにすることと等価であることに留意
されたい。
るワード線６がディスチャージされるのは、第２のスイ
ッチ群のスイッチ４０〜４３のうちそのワード線６に対
応するスイッチがオンであり、かつ、第１のスイッチ群
のスイッチ３０〜３３のうちそのワード線６に対応する
ビットより上位のビットに対応するスイッチがすべてオ
ンである場合である。このことは、一本のワード線６の
みがディスチャージされ、そのディスチャージされたワ
ード線６は入力データ３１２の最上位ビットから最下位
ビットに向かう方向に走査して最初に１の値を有するビ
ットが出現した位置に対応することを意味する。この例
では、ワード線６をディスチャージすることがそのワー
ド線６をアクティブにすることと等価であることに留意
されたい。
【００４６】より詳しく言うと、入力データ３１２のビ
ット３（最上位ビット）が１である場合には、ワード線
６ｅのみがディスチャージされる。入力データ３１２の
ビット３が０であり、かつ、ビット２が１である場合に
は、ワード線６ｄのみがディスチャージされる。入力デ
ータ３１２のビット３および２が０であり、かつ、ビッ
ト１が１である場合には、ワード線６ｃのみがディスチ
ャージされる。入力データ３１２のビット３、２および
１が０であり、かつ、ビット０（最下位ビット）が１で
ある場合には、ワード線６ｂのみがディスチャージされ
る。入力データのビット３〜０がいずれも０である場合
には、ワード線６ａのみがディスチャージされる。
ット３（最上位ビット）が１である場合には、ワード線
６ｅのみがディスチャージされる。入力データ３１２の
ビット３が０であり、かつ、ビット２が１である場合に
は、ワード線６ｄのみがディスチャージされる。入力デ
ータ３１２のビット３および２が０であり、かつ、ビッ
ト１が１である場合には、ワード線６ｃのみがディスチ
ャージされる。入力データ３１２のビット３、２および
１が０であり、かつ、ビット０（最下位ビット）が１で
ある場合には、ワード線６ｂのみがディスチャージされ
る。入力データのビット３〜０がいずれも０である場合
には、ワード線６ａのみがディスチャージされる。
【００４７】例えば、入力データ３１２が最上位ビット
から０１０１というように並んでいたとする。この場
合、第１のスイッチ群のスイッチ３１、３３がオンとな
り、第２のスイッチ群のスイッチ４０、４２がオンとな
る。残りのスイッチはオフのままである。
から０１０１というように並んでいたとする。この場
合、第１のスイッチ群のスイッチ３１、３３がオンとな
り、第２のスイッチ群のスイッチ４０、４２がオンとな
る。残りのスイッチはオフのままである。
【００４８】第１のスイッチ群のスイッチ３２がオフで
あるので、第２のスイッチ群のスイッチ４０、４１に対
応するワード線６ｂ、６ｃと、ワード線６ａとはディス
チャージ部８によってディスチャージされない。また、
第２のスイッチ群のスイッチ４３がオフであるので、第
２のスイッチ群のスイッチ４３に対応するワード線６ｅ
もディスチャージ部８によってディスチャージされな
い。
あるので、第２のスイッチ群のスイッチ４０、４１に対
応するワード線６ｂ、６ｃと、ワード線６ａとはディス
チャージ部８によってディスチャージされない。また、
第２のスイッチ群のスイッチ４３がオフであるので、第
２のスイッチ群のスイッチ４３に対応するワード線６ｅ
もディスチャージ部８によってディスチャージされな
い。
【００４９】他方、第１のスイッチ群のスイッチ３３が
オンであり、かつ、第２のスイッチ群のスイッチ４２が
オンであるので、第２のスイッチ群のスイッチ４２に対
応するワード線６ｄはディスチャージ部８によってディ
スチャージされる。このように、一本のワード線６ｄの
みがディスチャージされる。ディスチャージされたワー
ド線６ｄは、入力データ３１２を最上位ビットから最下
位ビットに向かう方向に走査した場合に最初に１の値を
有するビットが出現するビット２の位置に対応する。
オンであり、かつ、第２のスイッチ群のスイッチ４２が
オンであるので、第２のスイッチ群のスイッチ４２に対
応するワード線６ｄはディスチャージ部８によってディ
スチャージされる。このように、一本のワード線６ｄの
みがディスチャージされる。ディスチャージされたワー
ド線６ｄは、入力データ３１２を最上位ビットから最下
位ビットに向かう方向に走査した場合に最初に１の値を
有するビットが出現するビット２の位置に対応する。
【００５０】データ記憶部７には、複数のワード線６に
それぞれ対応するデータが予め格納されている。
それぞれ対応するデータが予め格納されている。
【００５１】図３は、可変長符号のカテゴリとデータ記
憶部７に格納されているデータとの関係を示す。そのデ
ータは複数のビットからなっており、可変長符号３１４
と可変長符号のビット長３１５と付加ビットのビット長
３１３とを含んでいる。データ記憶部７は、複数のワー
ド線６のうちのいずれがアクティブにされるかに応じ
て、入力データ３１２がどのカテゴリに属するかを判定
する。その結果、データ記憶部７は、入力データ３１２
が属するカテゴリに対応するデータ３１４、３１５およ
び３１３を出力する。
憶部７に格納されているデータとの関係を示す。そのデ
ータは複数のビットからなっており、可変長符号３１４
と可変長符号のビット長３１５と付加ビットのビット長
３１３とを含んでいる。データ記憶部７は、複数のワー
ド線６のうちのいずれがアクティブにされるかに応じ
て、入力データ３１２がどのカテゴリに属するかを判定
する。その結果、データ記憶部７は、入力データ３１２
が属するカテゴリに対応するデータ３１４、３１５およ
び３１３を出力する。
【００５２】例えば、ワード線６ｅがアクティブにされ
た場合には、データ記憶部７は、図３に示される表を参
照することにより、入力データ３１２がカテゴリ４に属
すると判定し、カテゴリ４に対応するデータ３１４、３
１５および３１３を出力する。すなわち、データ３１４
として「１１１０」、データ３１５として「４」、デー
タ３１３として「４」がデータ記憶部７から出力され
る。この例は、入力データ３１２の絶対値が８〜１５の
範囲である場合に相当する。
た場合には、データ記憶部７は、図３に示される表を参
照することにより、入力データ３１２がカテゴリ４に属
すると判定し、カテゴリ４に対応するデータ３１４、３
１５および３１３を出力する。すなわち、データ３１４
として「１１１０」、データ３１５として「４」、デー
タ３１３として「４」がデータ記憶部７から出力され
る。この例は、入力データ３１２の絶対値が８〜１５の
範囲である場合に相当する。
【００５３】実施の形態１では、入力データ３１２のビ
ット数は４であった。しかし、本発明は入力データ３１
２のビット数に限定されない。本発明は、任意のビット
数を有する入力データ３１２を扱うプライオリティエン
コーダに適用することができる。
ット数は４であった。しかし、本発明は入力データ３１
２のビット数に限定されない。本発明は、任意のビット
数を有する入力データ３１２を扱うプライオリティエン
コーダに適用することができる。
【００５４】また、実施の形態１では、スイッチを直列
に接続する構成をとっている。このため、入力データ３
１２のビット数が増大した場合でもトランジスタ数の増
大は少ない。このことは、回路規模の点で有利である。
に接続する構成をとっている。このため、入力データ３
１２のビット数が増大した場合でもトランジスタ数の増
大は少ない。このことは、回路規模の点で有利である。
【００５５】さらに、プリチャージ部５によってワード
線６がプリチャージされている期間中に、データ３１２
をプライオリティエンコーダ１に入力するようにしても
よい。この場合の各信号のタイミングを図４に示す。
線６がプリチャージされている期間中に、データ３１２
をプライオリティエンコーダ１に入力するようにしても
よい。この場合の各信号のタイミングを図４に示す。
【００５６】（実施の形態２）図５は、本発明の実施の
形態２のプライオリティエンコーダ２の構成を示す。プ
ライオリティエンコーダ２は、入力データ３１２を最下
位ビットから最上位ビットに向かう方向（図５では矢印
Ｂの方向）に走査して最初に１が出現する位置を検出
し、複数のワード線６（６ａ〜６ｅ）のうち検出された
位置に対応する１本のワード線をアクティブにする機能
を有している。
形態２のプライオリティエンコーダ２の構成を示す。プ
ライオリティエンコーダ２は、入力データ３１２を最下
位ビットから最上位ビットに向かう方向（図５では矢印
Ｂの方向）に走査して最初に１が出現する位置を検出
し、複数のワード線６（６ａ〜６ｅ）のうち検出された
位置に対応する１本のワード線をアクティブにする機能
を有している。
【００５７】プライオリティエンコーダ２の機能は、入
力データ３１２を走査する方向において、図１に示され
るプライオリティエンコーダ１の機能と異なっている。
力データ３１２を走査する方向において、図１に示され
るプライオリティエンコーダ１の機能と異なっている。
【００５８】プライオリティエンコーダ２によれば、プ
リチャージ部５によってすべてのワード線６がプリチャ
ージされた後、ディスチャージ部８によって入力データ
３１２の値に応じて１本のワード線６のみがディスチャ
ージされる。ディスチャージされたワード線６は、入力
データ３１２の最下位ビットから走査して最初に１の値
を有するビットが出現した位置に対応する。
リチャージ部５によってすべてのワード線６がプリチャ
ージされた後、ディスチャージ部８によって入力データ
３１２の値に応じて１本のワード線６のみがディスチャ
ージされる。ディスチャージされたワード線６は、入力
データ３１２の最下位ビットから走査して最初に１の値
を有するビットが出現した位置に対応する。
【００５９】より詳しく言うと、入力データ３１２のビ
ット０（最下位ビット）が１である場合には、ワード線
６ａのみがディスチャージされる。入力データ３１２の
ビット０が０であり、かつ、ビット１が１である場合に
は、ワード線６ｂのみがディスチャージされる。入力デ
ータ３１２のビット０および１が０であり、かつ、ビッ
ト２が１である場合には、ワード線６ｃのみがディスチ
ャージされる。入力データ３１２のビット０、１および
２が０であり、かつ、ビット３（最上位ビット）が１で
ある場合には、ワード線６ｄのみがディスチャージされ
る。入力データのビット０〜３がいずれも０である場合
には、ワード線６ｅのみがディスチャージされる。
ット０（最下位ビット）が１である場合には、ワード線
６ａのみがディスチャージされる。入力データ３１２の
ビット０が０であり、かつ、ビット１が１である場合に
は、ワード線６ｂのみがディスチャージされる。入力デ
ータ３１２のビット０および１が０であり、かつ、ビッ
ト２が１である場合には、ワード線６ｃのみがディスチ
ャージされる。入力データ３１２のビット０、１および
２が０であり、かつ、ビット３（最上位ビット）が１で
ある場合には、ワード線６ｄのみがディスチャージされ
る。入力データのビット０〜３がいずれも０である場合
には、ワード線６ｅのみがディスチャージされる。
【００６０】（実施の形態３）図６は、本発明の実施の
形態３のプライオリティエンコーダ３の構成を示す。プ
ライオリティエンコーダ３は、入力データ３１２を最上
位ビットから最下位ビットに向かう方向（図６では矢印
Ａの方向）に走査して最初に１が出現する位置を検出
し、複数のワード線６（６ａ〜６ｅ）のうち検出された
位置に対応する１本のワード線をアクティブにする機能
を有している。
形態３のプライオリティエンコーダ３の構成を示す。プ
ライオリティエンコーダ３は、入力データ３１２を最上
位ビットから最下位ビットに向かう方向（図６では矢印
Ａの方向）に走査して最初に１が出現する位置を検出
し、複数のワード線６（６ａ〜６ｅ）のうち検出された
位置に対応する１本のワード線をアクティブにする機能
を有している。
【００６１】プライオリティエンコーダ３は、すべての
ワード線６をディスチャージした後、一本のワード線６
のみがプリチャージされる点において、図１に示される
プライオリティエンコーダ１と異なっている。
ワード線６をディスチャージした後、一本のワード線６
のみがプリチャージされる点において、図１に示される
プライオリティエンコーダ１と異なっている。
【００６２】プライオリティエンコーダ３によれば、デ
ィスチャージ部８によってすべてのワード線６がディス
チャージされた後、プリチャージ部５によって入力デー
タ３１２の値に応じて一本のワード線６のみがプリチャ
ージされる。プリチャージされたワード線６は、入力デ
ータ３１２の最上位ビットから最下位ビットに向かう方
向に走査して最初に１の値を有するビットが出現した位
置に対応する。
ィスチャージ部８によってすべてのワード線６がディス
チャージされた後、プリチャージ部５によって入力デー
タ３１２の値に応じて一本のワード線６のみがプリチャ
ージされる。プリチャージされたワード線６は、入力デ
ータ３１２の最上位ビットから最下位ビットに向かう方
向に走査して最初に１の値を有するビットが出現した位
置に対応する。
【００６３】より詳しく言うと、入力データ３１２のビ
ット３（最上位ビット）が１である場合には、ワード線
６ｅのみがプリチャージされる。入力データ３１２のビ
ット３が０であり、かつ、ビット２が１である場合に
は、ワード線６ｄのみがプリチャージされる。入力デー
タ３１２のビット３および２が０であり、かつ、ビット
１が１である場合には、ワード線６ｃのみがプリチャー
ジされる。入力データ３１２のビット３、２および１が
０であり、かつ、ビット０（最下位ビット）が１である
場合には、ワード線６ｂのみがプリチャージされる。入
力データのビット３〜０がいずれも０である場合には、
ワード線６ａのみがプリチャージされる。
ット３（最上位ビット）が１である場合には、ワード線
６ｅのみがプリチャージされる。入力データ３１２のビ
ット３が０であり、かつ、ビット２が１である場合に
は、ワード線６ｄのみがプリチャージされる。入力デー
タ３１２のビット３および２が０であり、かつ、ビット
１が１である場合には、ワード線６ｃのみがプリチャー
ジされる。入力データ３１２のビット３、２および１が
０であり、かつ、ビット０（最下位ビット）が１である
場合には、ワード線６ｂのみがプリチャージされる。入
力データのビット３〜０がいずれも０である場合には、
ワード線６ａのみがプリチャージされる。
【００６４】この実施の形態３の例では、ワード線６を
プリチャージすることがそのワード線６をアクティブに
することと等価であることに留意されたい。
プリチャージすることがそのワード線６をアクティブに
することと等価であることに留意されたい。
【００６５】（実施の形態４）図７は、入力データ３１
２が８ビットからなる場合における、本発明の実施の形
態４のプライオリティエンコーダ４の構成を示す。プラ
イオリティエンコーダ４は、入力データ３１２を最上位
ビットから最下位ビットに向かう方向（図７では矢印Ａ
の方向）に走査して最初に１が出現する位置を検出する
機能を有する。プライオリティエンコーダ４は、入力デ
ータ３１２を上位４ビットと下位４ビットに分割し、分
割された上位４ビットと下位４ビットのそれぞれをエン
コードする。
２が８ビットからなる場合における、本発明の実施の形
態４のプライオリティエンコーダ４の構成を示す。プラ
イオリティエンコーダ４は、入力データ３１２を最上位
ビットから最下位ビットに向かう方向（図７では矢印Ａ
の方向）に走査して最初に１が出現する位置を検出する
機能を有する。プライオリティエンコーダ４は、入力デ
ータ３１２を上位４ビットと下位４ビットに分割し、分
割された上位４ビットと下位４ビットのそれぞれをエン
コードする。
【００６６】このように入力データ３１２を分割するこ
とにより、入力データ３１２のビット数の増大した場合
であってもトランジスタのチェーンの増大による動作速
度の低下を抑えることができる。なお、実施の形態４で
は、入力データ３１２を２分割する例を説明するが、入
力データ３１２を３以上に分割した場合であっても本発
明が適用できることはいうまでもない。
とにより、入力データ３１２のビット数の増大した場合
であってもトランジスタのチェーンの増大による動作速
度の低下を抑えることができる。なお、実施の形態４で
は、入力データ３１２を２分割する例を説明するが、入
力データ３１２を３以上に分割した場合であっても本発
明が適用できることはいうまでもない。
【００６７】プライオリティエンコーダ４は、入力デー
タ３１２の下位４ビットをエンコードするプライオリテ
ィエンコーダ２０２と、入力データ３１２の上位４ビッ
トをエンコードするプライオリティエンコーダ２０３
と、入力データ３１２の上位４ビットがすべて０である
か否かに基づいて、プライオリティエンコーダ２０２の
出力とプライオリティエンコーダ２０３の出力とのうち
一方を選択的に出力する出力選択部２０４とを含んでい
る。
タ３１２の下位４ビットをエンコードするプライオリテ
ィエンコーダ２０２と、入力データ３１２の上位４ビッ
トをエンコードするプライオリティエンコーダ２０３
と、入力データ３１２の上位４ビットがすべて０である
か否かに基づいて、プライオリティエンコーダ２０２の
出力とプライオリティエンコーダ２０３の出力とのうち
一方を選択的に出力する出力選択部２０４とを含んでい
る。
【００６８】図７に示される例では、プライオリティエ
ンコーダ２０２は、図１に示されるプライオリティエン
コーダ１と同一の構成を有している。あるいは、プライ
オリティエンコーダ２０２は、図５および図６に示され
るプライオリティエンコーダ２および３のいずれかと同
一の構成を有していてもよい。従って、ここではその説
明の詳細を省略する。
ンコーダ２０２は、図１に示されるプライオリティエン
コーダ１と同一の構成を有している。あるいは、プライ
オリティエンコーダ２０２は、図５および図６に示され
るプライオリティエンコーダ２および３のいずれかと同
一の構成を有していてもよい。従って、ここではその説
明の詳細を省略する。
【００６９】図７に示される例では、プライオリティエ
ンコーダ２０３は、第１のスイッチ群のスイッチ３０が
ワード線６ａに接続される代わりに、第１のスイッチ群
のスイッチ３０が信号線ＳＥＬを介して出力選択部２０
４に接続されている点を除いて、図１に示されるプライ
オリティエンコーダ１と同一の構成を有している。ある
いは、プライオリティエンコーダ２０３は、同一の点を
除いて、図５および図６に示されるプライオリティエン
コーダ２および３のいずれかと同一の構成を有していて
もよい。
ンコーダ２０３は、第１のスイッチ群のスイッチ３０が
ワード線６ａに接続される代わりに、第１のスイッチ群
のスイッチ３０が信号線ＳＥＬを介して出力選択部２０
４に接続されている点を除いて、図１に示されるプライ
オリティエンコーダ１と同一の構成を有している。ある
いは、プライオリティエンコーダ２０３は、同一の点を
除いて、図５および図６に示されるプライオリティエン
コーダ２および３のいずれかと同一の構成を有していて
もよい。
【００７０】入力データ３１２の上位４ビットがすべて
０である場合には、プライオリティエンコーダ２０３に
含まれる第１のスイッチ群のスイッチ３０〜３３がすべ
てオン状態となる。その結果、プライオリティエンコー
ダ２０３において、信号線ＳＥＬがディスチャージ部８
に接続される。このようにして、信号線ＳＥＬがディス
チャージされ、信号線ＳＥＬがローレベルになる。他
方、入力データ３１２の上位４ビットのうちいずれか１
つが１である場合には、信号線ＳＥＬはハイレベルのま
まである。このように、信号線ＳＥＬは、入力データ３
１２の上位４ビットがすべて０であるか否かを判定する
ために使用される。
０である場合には、プライオリティエンコーダ２０３に
含まれる第１のスイッチ群のスイッチ３０〜３３がすべ
てオン状態となる。その結果、プライオリティエンコー
ダ２０３において、信号線ＳＥＬがディスチャージ部８
に接続される。このようにして、信号線ＳＥＬがディス
チャージされ、信号線ＳＥＬがローレベルになる。他
方、入力データ３１２の上位４ビットのうちいずれか１
つが１である場合には、信号線ＳＥＬはハイレベルのま
まである。このように、信号線ＳＥＬは、入力データ３
１２の上位４ビットがすべて０であるか否かを判定する
ために使用される。
【００７１】選択出力部２０４は、信号線ＳＥＬがロー
レベルである場合には、プライオリティエンコーダ２０
２の出力を選択し、信号線ＳＥＬがハイレベルである場
合には、プライオリティエンコーダ２０３の出力を選択
する。
レベルである場合には、プライオリティエンコーダ２０
２の出力を選択し、信号線ＳＥＬがハイレベルである場
合には、プライオリティエンコーダ２０３の出力を選択
する。
【００７２】プライオリティエンコーダ２０２における
プリチャージ部５によるプリチャージ動作は、プライオ
リティエンコーダ２０３におけるプリチャージ部５’に
よるプリチャージ動作とは独立である。従って、プライ
オリティエンコーダ２０２におけるプリチャージ部５に
よってプリチャージされるワード線６の電圧レベルは、
プライオリティエンコーダ２０３におけるプリチャージ
部５’によってプリチャージされるワード線６の電圧レ
ベルと同一であってもよいし、異なっていてもよい。
プリチャージ部５によるプリチャージ動作は、プライオ
リティエンコーダ２０３におけるプリチャージ部５’に
よるプリチャージ動作とは独立である。従って、プライ
オリティエンコーダ２０２におけるプリチャージ部５に
よってプリチャージされるワード線６の電圧レベルは、
プライオリティエンコーダ２０３におけるプリチャージ
部５’によってプリチャージされるワード線６の電圧レ
ベルと同一であってもよいし、異なっていてもよい。
【００７３】プライオリティエンコーダ２０２における
ディスチャージ部８によるディスチャージ動作は、プラ
イオリティエンコーダ２０３におけるディスチャージ部
８によるディスチャージ動作とは独立である。従って、
プライオリティエンコーダ２０２におけるディスチャー
ジ部８によってディスチャージされるワード線６の電圧
レベルは、プライオリティエンコーダ２０３におけるデ
ィスチャージ部８によってディスチャージされるワード
線６の電圧レベルと同一であってもよいし、異なってい
てもよい。
ディスチャージ部８によるディスチャージ動作は、プラ
イオリティエンコーダ２０３におけるディスチャージ部
８によるディスチャージ動作とは独立である。従って、
プライオリティエンコーダ２０２におけるディスチャー
ジ部８によってディスチャージされるワード線６の電圧
レベルは、プライオリティエンコーダ２０３におけるデ
ィスチャージ部８によってディスチャージされるワード
線６の電圧レベルと同一であってもよいし、異なってい
てもよい。
【００７４】（実施の形態５）図８は、本発明のプライ
オリティエンコーダを用いた可変長エンコーダ３００の
構成を示す。
オリティエンコーダを用いた可変長エンコーダ３００の
構成を示す。
【００７５】入力データ３１１は、データ入力部３０１
から入力される。入力データ３１１は、絶対値出力部３
０２と付加ビット出力部３０４とに入力される。
から入力される。入力データ３１１は、絶対値出力部３
０２と付加ビット出力部３０４とに入力される。
【００７６】絶対値出力部３０２は、入力データ３１１
の絶対値を計算し、その結果を絶対値３１２として出力
する。絶対値３１２は、プライオリティエンコーダ３０
３に入力される。
の絶対値を計算し、その結果を絶対値３１２として出力
する。絶対値３１２は、プライオリティエンコーダ３０
３に入力される。
【００７７】プライオリティエンコーダ３０３は、入力
データ３１１の絶対値３１２において所定の値（例え
ば、１）を有するビットの位置に基づいて、可変長符号
３１４と可変長符号のビット長３１５と付加ビットのビ
ット長３１３とを出力する。
データ３１１の絶対値３１２において所定の値（例え
ば、１）を有するビットの位置に基づいて、可変長符号
３１４と可変長符号のビット長３１５と付加ビットのビ
ット長３１３とを出力する。
【００７８】プライオリティエンコーダ３０３の構成
は、上述した実施の形態１〜４のプライオリティエンコ
ーダのいずれかの構成と同一である。従って、ここでは
その説明を省略する。
は、上述した実施の形態１〜４のプライオリティエンコ
ーダのいずれかの構成と同一である。従って、ここでは
その説明を省略する。
【００７９】プライオリティエンコーダ３０３として、
上述した実施の形態１〜４のプライオリティエンコーダ
を使用することにより、入力データ３１１の絶対値３１
２をエンコードしてその結果に対応するデータをデータ
記憶部７から直接的に出力することができる。これによ
り、データが入力されてから可変長符号が得られるまで
に１サイクルしか要しない。従って、可変長エンコーダ
の高速化を図れるという利点がある。また、上述した実
施例１〜４のプライオリティエンコーダを使用すること
により、可変長エンコーダの回路規模を削減できるとい
う利点もある。
上述した実施の形態１〜４のプライオリティエンコーダ
を使用することにより、入力データ３１１の絶対値３１
２をエンコードしてその結果に対応するデータをデータ
記憶部７から直接的に出力することができる。これによ
り、データが入力されてから可変長符号が得られるまで
に１サイクルしか要しない。従って、可変長エンコーダ
の高速化を図れるという利点がある。また、上述した実
施例１〜４のプライオリティエンコーダを使用すること
により、可変長エンコーダの回路規模を削減できるとい
う利点もある。
【００８０】付加ビット出力部３０４は、入力データ３
１１から入力データ３１１の符号ビットを減算し、その
減算結果とデータ３１３とに基づいてデータ３１６を出
力する。データ３１６は、その減算結果の部分であっ
て、その減算結果の最下位ビットから付加ビットのビッ
ト長３１３で示される長さ分を取り出すことによって得
られるものである。入力データ３１１から入力データ３
１１の符号ビットの減算は、符号ビットが０である場合
には何らの演算をせず、符号ビットが１である場合には
１を引き算する（データを２の補数表現で表す場合には
１１１１１１１１を足し算する）ことにより達成され
る。
１１から入力データ３１１の符号ビットを減算し、その
減算結果とデータ３１３とに基づいてデータ３１６を出
力する。データ３１６は、その減算結果の部分であっ
て、その減算結果の最下位ビットから付加ビットのビッ
ト長３１３で示される長さ分を取り出すことによって得
られるものである。入力データ３１１から入力データ３
１１の符号ビットの減算は、符号ビットが０である場合
には何らの演算をせず、符号ビットが１である場合には
１を引き算する（データを２の補数表現で表す場合には
１１１１１１１１を足し算する）ことにより達成され
る。
【００８１】図９は、入力データ３１１から入力データ
３１１の符号ビットを減算するための回路の構成例を示
す。図９に示される回路は、付加ビット出力部３０４の
一部である。
３１１の符号ビットを減算するための回路の構成例を示
す。図９に示される回路は、付加ビット出力部３０４の
一部である。
【００８２】可変長符号出力部３０５には、可変長符号
３１４と可変長符号のビット長３１５と付加ビット３１
６と付加ビットのビット長３１３とが入力される。可変
長符号出力部３０５は、可変長符号のビット長３１５と
付加ビットのビット長３１３とを考慮して、可変長符号
３１４と付加ビット３１６とを結合して最終的な可変長
符号３１７を出力する。
３１４と可変長符号のビット長３１５と付加ビット３１
６と付加ビットのビット長３１３とが入力される。可変
長符号出力部３０５は、可変長符号のビット長３１５と
付加ビットのビット長３１３とを考慮して、可変長符号
３１４と付加ビット３１６とを結合して最終的な可変長
符号３１７を出力する。
【００８３】
【発明の効果】以上のように、本発明のプライオリティ
エンコーダは、プリチャージ期間に複数のワード線をプ
リチャージし、スイッチ素子のスイッチングのみによっ
てディスチャージ期間に複数のワード線のうちの１つを
ディスチャージする。あるいは、本発明のプライオリテ
ィエンコーダは、ディスチャージ期間に複数のワード線
をディスチャージし、スイッチ素子のスイッチングのみ
によってプリチャージ期間に複数のワード線のうちの１
つをプリチャージしてもよい。これにより、入力データ
のビット数が増大しても比較的素子数の少ないプライオ
リティエンコーダを提供することができる。
エンコーダは、プリチャージ期間に複数のワード線をプ
リチャージし、スイッチ素子のスイッチングのみによっ
てディスチャージ期間に複数のワード線のうちの１つを
ディスチャージする。あるいは、本発明のプライオリテ
ィエンコーダは、ディスチャージ期間に複数のワード線
をディスチャージし、スイッチ素子のスイッチングのみ
によってプリチャージ期間に複数のワード線のうちの１
つをプリチャージしてもよい。これにより、入力データ
のビット数が増大しても比較的素子数の少ないプライオ
リティエンコーダを提供することができる。
【００８４】また、そのようなプライオリティエンコー
ダとそのプライオリティエンコーダによって検出される
ビット位置に対応するデータを格納するデータ記憶部と
を組み合わせることにより、データ記憶部からのデータ
出力の高速化を図ることができる。
ダとそのプライオリティエンコーダによって検出される
ビット位置に対応するデータを格納するデータ記憶部と
を組み合わせることにより、データ記憶部からのデータ
出力の高速化を図ることができる。
【００８５】また、本発明のプライオリティエンコーダ
を可変長エンコーダに使用することにより、回路規模と
動作速度の点で優れた可変長エンコーダを提供すること
ができる。
を可変長エンコーダに使用することにより、回路規模と
動作速度の点で優れた可変長エンコーダを提供すること
ができる。
【図１】図１は、本発明の実施の形態１のプライオリテ
ィエンコーダ１の構成を示す図である。
ィエンコーダ１の構成を示す図である。
【図２】図２は、プライオリティエンコーダ１における
各信号のタイミングを示すタイミングチャートである。
各信号のタイミングを示すタイミングチャートである。
【図３】図３は、プライオリティエンコーダ１のデータ
記憶部７に格納されるデータを示す図である。
記憶部７に格納されるデータを示す図である。
【図４】図４は、プライオリティエンコーダ１における
各信号のタイミングを示す他のタイミングチャートであ
る。
各信号のタイミングを示す他のタイミングチャートであ
る。
【図５】図５は、本発明の実施の形態２のプライオリテ
ィエンコーダ２の構成を示す図である。
ィエンコーダ２の構成を示す図である。
【図６】図６は、本発明の実施の形態３のプライオリテ
ィエンコーダ３の構成を示す図である。
ィエンコーダ３の構成を示す図である。
【図７】図７は、本発明の実施の形態４のプライオリテ
ィエンコーダ４の構成を示す図である。
ィエンコーダ４の構成を示す図である。
【図８】図８は、本発明のプライオリティエンコーダを
用いた可変長エンコーダ３００の構成を示す図である。
用いた可変長エンコーダ３００の構成を示す図である。
【図９】図９は、可変長エンコーダ３００の付加ビット
出力部３０４の一部の構成を示す図である。
出力部３０４の一部の構成を示す図である。
１〜４ プライオリティエンコーダ ５ プリチャージ部 ６ ワード線 ８ ディスチャージ部 ９ ディスチャージ制御信号 １０ プリチャージ制御信号 ２１〜２３ データバッファ ３０〜３３ 第１のスイッチ群のスイッチ ４０〜４３ 第２のスイッチ群のスイッチ ３１２ 入力データ ３１３ 付加ビットのビット長 ３１４ 可変長符号 ３１５ 可変長符号のビット長
Claims (17)
- 【請求項１】 入力データを所定の方向に走査すること
により該入力データをエンコードするプライオリティエ
ンコーダであって、 複数の出力線を第１の電圧レベルにチャージする第１電
圧手段と、 該複数の出力線に接続された複数のスイッチ手段であっ
て、該複数のスイッチ手段のそれぞれは該入力データの
値に応じてオンされる、複数のスイッチ手段と、 該複数のスイッチ手段のうちオンされたスイッチ手段を
介して、該複数の出力線のうちの選択された一本の出力
線を該第１の電圧レベルとは異なる第２の電圧レベルに
チャージする第２電圧手段とを備えたプライオリティエ
ンコーダ。 - 【請求項２】 前記複数のスイッチ手段は、 互いに直列に接続される第１群のスイッチであって、該
第１群のスイッチのそれぞれのオンオフ状態は前記入力
データの反転出力に応じて制御され、該第１群のスイッ
チの一端に位置するスイッチは前記第２電圧手段に接続
されている、第１群のスイッチと、 該第１群のスイッチと前記複数の出力線とを接続する第
２群のスイッチであって、該第２群のスイッチのそれぞ
れのオンオフ状態は前記入力データの正転出力に応じて
制御される、第２群のスイッチとを備えている、請求項
１に記載のプライオリティエンコーダ。 - 【請求項３】 前記所定の方向は、前記入力データの最
上位ビットから最下位ビットに向かう方向と前記入力デ
ータの最下位ビットから最上位ビットに向かう方向との
うちいずれか一方である、請求項１に記載のプライオリ
ティエンコーダ。 - 【請求項４】 前記第１電圧手段が前記複数の出力線を
プリチャージした後に、前記第２電圧手段は、前記複数
の出力線のうち前記選択された一本の出力線をディスチ
ャージする、請求項１に記載のプライオリティエンコー
ダ。 - 【請求項５】 前記第１電圧手段が前記複数の出力線を
ディスチャージした後に、前記第２電圧手段は、前記複
数の出力線のうち前記選択された一本の出力線をプリチ
ャージする、請求項１に記載のプライオリティエンコー
ダ。 - 【請求項６】 前記スイッチ手段は、ＮＭＯＳトランジ
スタを含んでいる、請求項１に記載のプライオリティエ
ンコーダ。 - 【請求項７】 前記プライオリティエンコーダは、前記
複数の出力線に接続されたデータ記憶手段であって、前
記複数の出力線のうち前記選択された一本の出力線に対
応するデータを出力するデータ記憶手段をさらに備えて
いる、請求項１に記載のプライオリティエンコーダ。 - 【請求項８】 入力データを所定の方向に走査すること
により該入力データをエンコードするプライオリティエ
ンコーダであって、該プライオリティエンコーダは、 入力データの一部分を受け取り、該入力データの一部分
をエンコードした結果を出力する第１エンコード部と、 該入力データの残りの部分を受け取り、該入力データの
残りの部分をエンコードした結果を出力する第２エンコ
ード部と、 該入力データの一部分におけるすべてのビットが所定の
値であるか否かに基づいて、該第１エンコード部の出力
と該第２エンコード部の出力とのうち一方を選択する選
択手段とを備えており、 該第１エンコード部は、 複数の第１出力線を第１の電圧レベルにチャージする第
１電圧手段と、 該複数の第１出力線に接続された複数の第１スイッチ手
段であって、該複数の第１スイッチ手段のそれぞれは該
入力データの一部分の値に応じてオンされる、複数の第
１スイッチ手段と、 該複数の第１スイッチ手段のうちオンされた第１スイッ
チ手段を介して、該複数の第１出力線のうちの選択され
た一本の第１出力線を該第１の電圧レベルとは異なる第
２の電圧レベルにチャージする第２電圧手段と、 該複数の第１出力線に接続された第１データ記憶手段で
あって、該複数の第１出力線のうち該選択された一本の
第１出力線に対応するデータを出力する第１データ記憶
手段とを備えており、 該第２エンコード部は、 複数の第２出力線を第３の電圧レベルにチャージする第
３電圧手段と、 該複数の第２出力線に接続された複数の第２スイッチ手
段であって、該複数の第２スイッチ手段のそれぞれは該
入力データの残りの部分の値に応じてオンされる、複数
の第２スイッチ手段と、 該複数の第２スイッチ手段のうちオンされた第２スイッ
チ手段を介して、該複数の第２出力線のうちの選択され
た一本の第２出力線を該第３の電圧レベルとは異なる第
４の電圧レベルにチャージする第４電圧手段と、 該複数の第２出力線に接続された第２データ記憶手段で
あって、該複数の第２出力線のうち該選択された一本の
第２出力線に対応するデータを出力する第２データ記憶
手段とを備えている、プライオリティエンコーダ。 - 【請求項９】 前記複数の第１スイッチ手段は、 互いに直列に接続される第１群のスイッチであって、該
第１群のスイッチのそれぞれのオンオフ状態は前記入力
データの一部分の反転出力に応じて制御され、該第１群
のスイッチの一端に位置するスイッチは前記第２電圧手
段に接続されている、第１群のスイッチと、 該第１群のスイッチと前記複数の第１出力線とを接続す
る第２群のスイッチであって、該第２群のスイッチのそ
れぞれのオンオフ状態は前記入力データの一部分の正転
出力に応じて制御される、第２群のスイッチとを備えて
おり、 前記複数の第２スイッチ手段は、 互いに直列に接続される第３群のスイッチであって、該
第３群のスイッチのそれぞれのオンオフ状態は前記入力
データの残りの部分の反転出力に応じて制御され、該第
３群のスイッチの一端に位置するスイッチは前記第４電
圧手段に接続されている、第３群のスイッチと、 該第３群のスイッチと前記複数の第２出力線とを接続す
る第４群のスイッチであって、該第４群のスイッチのそ
れぞれのオンオフ状態は前記入力データの残りの部分の
正転出力に応じて制御される、第４群のスイッチとを備
えている、請求項８に記載のプライオリティエンコー
ダ。 - 【請求項１０】 前記所定の方向は、前記入力データの
最上位ビットから最下位ビットに向かう方向と前記入力
データの最下位ビットから最上位ビットに向かう方向と
のうちいずれか一方である、請求項８に記載のプライオ
リティエンコーダ。 - 【請求項１１】 前記第１電圧手段が前記複数の第１出
力線をプリチャージした後に、前記第２電圧手段は、前
記複数の第１出力線のうち前記選択された一本の第１出
力線をディスチャージする、請求項８に記載のプライオ
リティエンコーダ。 - 【請求項１２】 前記第１電圧手段が前記複数の第１出
力線をディスチャージした後に、前記第２電圧手段は、
前記複数の第１出力線のうち前記選択された一本の第１
出力線をプリチャージする、請求項８に記載のプライオ
リティエンコーダ。 - 【請求項１３】 前記第３電圧手段が前記複数の第２出
力線をプリチャージした後に、前記第４電圧手段は、前
記複数の第２出力線のうち前記選択された一本の第２出
力線をディスチャージする、請求項８に記載のプライオ
リティエンコーダ。 - 【請求項１４】 前記第３電圧手段が前記複数の第２出
力線をディスチャージした後に、前記第４電圧手段は、
前記複数の第２出力線のうち前記選択された一本の第２
出力線をプリチャージする、請求項８に記載のプライオ
リティエンコーダ。 - 【請求項１５】 前記第１スイッチ手段と前記第２スイ
ッチ手段のそれぞれは、ＮＭＯＳトランジスタを含んで
いる、請求項８に記載のプライオリティエンコーダ。 - 【請求項１６】 複数のビットからなる入力データを受
け取る入力手段と、 該入力データの絶対値を出力する絶対値出力手段と、 該入力データの絶対値において所定の値を有するビット
の位置に基づいて、可変長符号と該可変長符号のビット
長と付加ビットのビット長とを出力するプライオリティ
エンコード手段と、 該入力データと該付加ビットのビット長とに基づいて、
付加ビットを出力する付加ビット出力手段と、 該可変長符号の長さと該付加ビットの長さとに基づい
て、該可変長符号と該付加ビットとを結合することによ
って得られる符号を出力する可変長符号出力手段とを備
えた可変長エンコーダであって、 該プライオリティエンコード手段は、 該入力データの絶対値に応じて、複数の出力線のうちの
一本の出力線を選択的にアクティブにするエンコード手
段と、 該複数の出力線に接続されたデータ記憶手段であって、
該エンコード手段によってアクティブにされた出力線に
対応するデータを出力するデータ記憶手段とを備えてい
る、可変長エンコーダ。 - 【請求項１７】 前記付加ビット出力手段は、前記入力
データから前記入力データの符号ビットを引き算する手
段を含んでいる、請求項１６に記載の可変長エンコー
ダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00436496A JP3283172B2 (ja) | 1995-01-13 | 1996-01-12 | プライオリティエンコーダおよび可変長エンコーダ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-4082 | 1995-01-13 | ||
| JP408295 | 1995-01-13 | ||
| JP00436496A JP3283172B2 (ja) | 1995-01-13 | 1996-01-12 | プライオリティエンコーダおよび可変長エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08249160A JPH08249160A (ja) | 1996-09-27 |
| JP3283172B2 true JP3283172B2 (ja) | 2002-05-20 |
Family
ID=26337804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00436496A Expired - Fee Related JP3283172B2 (ja) | 1995-01-13 | 1996-01-12 | プライオリティエンコーダおよび可変長エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283172B2 (ja) |
-
1996
- 1996-01-12 JP JP00436496A patent/JP3283172B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08249160A (ja) | 1996-09-27 |
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