JP3425875B2

JP3425875B2 - 比較回路

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Publication number: JP3425875B2
Application number: JP35919298A
Authority: JP
Inventors: 達也徳江
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-12-17
Filing date: 1998-12-17
Publication date: 2003-07-14
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリ等
に使用される比較回路に関し、特に、レイアウト面積が
縮小された比較回路に関する。

【０００２】

【従来の技術】従来、複数のビットを有するデータ用の
比較回路には、ビット数と同数のエクスクルッシブノア
（Exclusive NOR）ゲートが使用されていた。図６は従
来の８ビット用比較回路を示す回路図である。

【０００３】２つの８ビットデータＡ（Ａ２１乃至Ａ２
８）と８ビットデータＢ（Ｂ２１乃至２８）とを比較
し、それらが一致しているときにハイレベルを出力する
従来の８ビット用比較回路には、１ビット毎に１ビット
比較器としてエクスクルッシブノアゲートＥＸＮＯＲ１
乃至ＥＸＮＯＲ８が設けられている。また、４つのエク
スクルッシブノアゲートＥＸＮＯＲ１乃至ＥＸＮＯＲ４
の出力のアンドをとるアンドゲートＡＮＤ１及び４つの
エクスクルッシブノアゲートＥＸＮＯＲ５乃至ＥＸＮＯ
Ｒ８の出力のアンドをとるアンドゲートＡＮＤ２が設け
られている。更に、アンドゲートＡＮＤ１及びＡＮＤ２
の出力のアンドをとり出力信号ｃｏｍｐ２１を出力する
アンドゲートＡＮＤ３が設けられている。

【０００４】通常、エクスクルッシブノアゲートには多
数のトランジスタが必要とされる。図７（ａ）及び
（ｂ）はエクスクルッシブノアゲートの構成を示す回路
図である。

【０００５】図７（ａ）に示すように、エクスクルッシ
ブノアゲートが２個のナンド回路ＮＡＮＤ１及びＮＡＮ
Ｄ２並びにオア回路ＯＲ１から構成される場合、１個の
エクスクルッシブノアゲート当たり総計で１４個のトラ
ンジスタが必要である。

【０００６】また、図７（ｂ）に示すように、エクスク
ルッシブノアゲートが３個のインバータＩＶ１乃至ＩＶ
３並びに２個のトランスファゲートスイッチＳＷ１及び
ＳＷ２から構成される場合、１個のエクスクルッシブノ
アゲート当たり総計で１０個のトランジスタが必要であ
る。

【０００７】一方、４入力のアンド回路ＡＮＤ１及びＡ
ＮＤ２には、夫々１０個のトランジスタが必要であり、
２入力のアンド回路ＡＮＤ３には、６個のトランジスタ
が必要である。

【０００８】従って、エクスクルッシブノアゲートが図
７（ａ）に示す構成をとる場合には、総計で（１４×８
＋１０×２＋６）より１３８個のトランジスタが必要と
される。また、図７（ｂ）に示す構成をとる場合には、
総計で（１０×８＋１０×２＋６）より１０６個のトラ
ンジスタが必要とされる。

【０００９】このように、従来の比較回路には極めて多
数のトランジスタが必要であり、レイアウトに広い面積
が必要となるという欠点があった。ビット数が増加すれ
ば、ゲート数も増加し、更に多数のトランジスタが必要
になる。

【００１０】また、ビット数が多い場合には、エクスク
ルッシブノアゲートの出力信号のアンドをとるアンドゲ
ートを多段構成する必要がでてくるため、ゲート遅延時
間が増加してしまい、遅延時間の見積もりを行わなけれ
ばならなかった。

【００１１】そこで、比較対象である入力信号の遅延時
間を揃えつつレイアウト面積の縮小を図った比較回路が
提案されている（特開平９−２８８５６２号公報）。こ
の公報に記載された比較回路においては、１ビットの入
力信号を比較する１ビット比較器が入力信号のビット数
分ワイヤードオア接続されている。また、これらの１ビ
ット比較器が接続された信号線をプリチャージするプリ
チャージ素子及び入力信号の遷移を検出しこの結果に基
づく信号を出力する出力制御部が設けられている。な
お、各１ビット比較器には、エクスクルッシブオア回路
及びプルダウン素子としてのバイポーラトランジスタが
設けられている。

【００１２】このように構成された従来の比較回路にお
いては、遅延時間を揃えることが可能となると共に、前
述の従来の比較回路に必要とされていたアンドゲートが
不用とされるので、レイアウト面積が縮小されている。

【００１３】

【発明が解決しようとする課題】しかしながら、特開平
９−２８８５６２号公報に記載された比較回路において
は、１ビット比較器にエクスクルッシブオア回路が設け
られているため、１個の１ビット比較器当たり９個のト
ランジスタが必要とされる。従って、レイアウト面積の
縮小は十分ではない。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、レイアウト面積をより一層縮小することが
できる比較回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る比較回路
は、２つの１ビット信号の一致／不一致を判定しその結
果を出力する出力端が相互にワイヤードオア接続された
複数個の１ビット比較器を有し、前記各１ビット比較器
は、２つの前記１ビット信号のうち一方の１ビット信号
がゲートに入力され接地にソースが接続された第１導電
型のチャネルを有する第１のトランジスタと、他方の１
ビット信号がゲートに入力され前記第１のトランジスタ
のドレインにソースが接続され前記出力端にドレインが
接続された第２導電型のチャネルを有する第２のトラン
ジスタと、前記他方の１ビット信号がゲートに入力され
接地にソースが接続された第１導電型のチャネルを有す
る第３のトランジスタと、前記一方の１ビット信号がゲ
ートに入力され前記第３のトランジスタのドレインにソ
ースが接続され前記出力端にドレインが接続された第２
導電型のチャネルを有する第４のトランジスタと、を有
することを特徴とする。

【００１６】本発明においては、ワイヤードオア接続さ
れた１ビット比較器により１ビット毎の一致／不一致が
判定されるので、それらの出力をとるアンドゲートは不
用である。また、出力端と接地との接続を制御するスイ
ッチは簡易な構成とすることができるので、各１ビット
比較器のレイアウト面積は従来よりも縮小される。

【００１７】本発明に係る他の比較回路は、２つの１ビ
ット信号の一致／不一致を判定しその結果を出力する出
力端が相互にワイヤードオア接続された複数個の１ビッ
ト比較器を有し、前記各１ビット比較器は、２つの前記
１ビット信号のうち一方の１ビット信号がゲートに入力
され接地にソースが接続された第１導電型のチャネルを
有する第１のトランジスタと、他方の１ビット信号の反
転信号がゲートに入力され前記第１のトランジスタのド
レインにソースが接続され前記出力端にドレインが接続
された第１導電型のチャネルを有する第２のトランジス
タと、前記他方の１ビット信号がゲートに入力され接地
にソースが接続された第１導電型のチャネルを有する第
３のトランジスタと、前記一方の１ビット信号の反転信
号がゲートに入力され前記第３のトランジスタのドレイ
ンにソースが接続され前記出力端にドレインが接続され
た第１導電型のチャネルを有する第４のトランジスタ
と、を有することを特徴とする。

【００１８】

【００１９】更に、前記各１ビット比較器の出力端に接
続され２つの前記１ビット信号の判定が行われるときに
オン状態となる複数個の第１のスイッチング素子と、前
記各第１のスイッチング素子と電源電位との間に接続さ
れ前記１ビット信号の判定が行われるときにオフ状態と
なる第２のスイッチング素子と、を有することができ
る。

【００２０】更にまた、前記第１及び第２のスイッチン
グ素子は、相互に異なる導電型のチャネルを有するトラ
ンジスタであってもよく、前記第１及び第２のスイッチ
ング素子を構成するトランジスタのゲートには、判定が
行われる判定期間を示す信号が入力されてもよい。

【００２１】

【発明の実施の形態】以下、本発明の実施例に係る比較
回路について、添付の図面を参照して具体的に説明す
る。先ず、第１の実施例として８ビット用の比較回路に
ついて説明する。この８ビット用比較回路は、１ビット
データＡ１乃至Ａ８からなる８ビットのデータＡと１ビ
ットデータＢ１乃至Ｂ８からなる８ビットのデータＢと
を比較し、データＡとデータＢとが一致している場合に
ハイレベルの出力信号を出力し、それらが一致していな
い場合にロウレベルの出力信号を出力する。

【００２２】図１は本発明の第１の実施例に係る８ビッ
ト用比較回路を示すブロック図である。第１の実施例に
は、８個の１ビット比較器１乃至８が設けられている。
例えば、１ビット比較器１には１ビットデータＡ１及び
Ｂ１が入力され、それらが一致していればハイインピー
ダンス（以下、Ｈｉ−ｚという。）状態の出力信号ｃｏ
ｍｐ１が出力され、それらが一致していない場合にはロ
ウの出力信号ｃｏｍｐ１が出力される。同様に、１ビッ
ト比較器２乃至８には夫々１ビットデータＡ２乃至Ａ８
及びＢ２乃至Ｂ８が入力され、出力信号ｃｏｍｐ２乃至
ｃｏｍｐ８が出力される。

【００２３】また、１ビット比較器１乃至８の出力端
は、信号線ｎｅｔ１に共通接続されている。即ち、１ビ
ット比較器１乃至８が信号線ｎｅｔ１によりワイヤード
オア（wired OR）接続されている。更に、信号線ｎｅｔ
１には、出力信号ｃｏｍｐ１乃至ｃｏｍｐ８がＨｉ−ｚ
状態のときに信号線ｎｅｔ１がハイレベルとなり、出力
信号ｃｏｍｐ１乃至８のいずれかがロウレベルのときに
信号線ｎｅｔ１がロウレベルとなる程度に弱いＰチャネ
ルトランジスタＴｒ５のドレインが接続されている。な
お、ＰチャネルトランジスタＴｒ５のゲートは接地され
ており、そのソースには電源電圧（ＶＤＤ）が供給され
ている。また、信号線ｎｅｔ１にはバッファ回路ＢＵ１
が接続されており、このバッファ回路ＢＵ１から８ビッ
ト用比較回路による判定結果が出力信号ｃｏｍｐとして
出力される。

【００２４】次に、１ビット比較器１乃至８について説
明する。図２は１ビット比較器１乃至８と同様の構成を
有する１ビット比較器の構成を示す回路図である。

【００２５】１ビット比較器１乃至８と同様の構成を有
する１ビット比較器１０には、２個のＮチャネルトラン
ジスタＴｒ１及びＴｒ３並びに２個のＰチャネルトラン
ジスタＴｒ２及びＴｒ４から構成されるトランスファゲ
ートスイッチが設けられている。Ｎチャネルトランジス
タＴｒ１及びＴｒ３のソースは接地されている。また、
ＰチャネルトランジスタＴｒ２及びＴｒ４のドレインか
らは出力信号ｃｏｍｐ１０が出力される。従って、出力
信号ｃｏｍｐ１０は、トランスファゲートスイッチがオ
ン状態のときＨｉ−ｚ状態となり、トランスファゲート
スイッチがオフ状態のときロウレベルとなる。また、Ｎ
チャネルトランジスタＴｒ１及びＰチャネルトランジス
タＴｒ４のゲートには、１ビットデータＢ１０が入力さ
れ、ＮチャネルトランジスタＴｒ３及びＰチャネルトラ
ンジスタＴｒ２のゲートには、１ビットデータＡ１０が
入力される。なお、トランジスタＴｒ１乃至Ｔｒ４の電
流能力はトランジスタＴｒ５のそれよりも高い。

【００２６】このように構成された１ビット比較器１０
の種々の１ビットデータに対する出力信号ｃｏｍｐ１０
を下記表１に示す。

【００２７】

【表１】

【００２８】このように、１ビットデータＡ１０と１ビ
ットデータＢ１０とが一致していない場合、１対のトラ
ンジスタＴｒ１及びＴｒ２又は１対のトランジスタＴｒ
３及びＴｒ４がオン状態となる。このため、出力信号ｃ
ｏｍｐ１０は接地によりロウレベルとなる。

【００２９】一方、１ビットデータＡ１０と１ビットデ
ータＢ１０とが一致している場合、トランジスタＴｒ１
及びＴｒ２のいずれか１方がオフ状態となると共に、ト
ランジスタＴｒ３及びＴｒ４のいずれか１方がオフ状態
となる。このため、出力信号ｃｏｍｐ１は電位が供給さ
れないので、Ｈｉ−ｚ状態となる。

【００３０】次に、上述のように構成された第１の実施
例に係る８ビット用比較回路の動作について説明する。

【００３１】比較対象である２つの８ビットデータＡ
（Ａ１乃至Ａ８）と８ビットデータＢ（Ｂ１乃至Ｂ８）
とが一致している場合、上述の１ビット比較器１０と同
様にして、８個の各１ビット比較器１乃至８における１
ビットデータが一致することになるので、各１ビット比
較器１乃至８の出力信号ｃｏｍｐ１乃至ｃｏｍｐ８は、
全てＨｉ−ｚ状態となる。従って、信号線ｎｅｔ１に８
個の１ビット比較器１乃至８からは電位が供給されない
が、信号線ｎｅｔ１の電位は弱いＰチャネルトランジス
タＴｒ５によりプルアップされているためハイレベルと
なる。このため、８ビット用比較回路の出力信号ｃｏｍ
ｐは、信号線ｎｅｔ１のハイレベルをバッファリングす
ることにより、ハイレベルとなる。

【００３２】次に、比較対象である２つの８ビットデー
タＡ（Ａ１乃至Ａ８）と８ビットデータＢ（Ｂ１乃至Ｂ
８）とが一致していない場合の動作について説明する。
ここでは、例えば１ビットデータＡ１及び１ビットデー
タＢ１のみが一致していないものとする。この場合、他
の７ビットデータＡ２乃至Ａ８と７ビットデータＢ２乃
至Ｂ８とは一致しているため、各１ビット比較器２乃至
８の出力信号ｃｏｍｐ２乃至ｃｏｍｐ８はＨｉ−ｚ状態
となる。一方、１ビット比較器１の出力信号ｃｏｍｐ１
はロウレベルとなる。このとき、信号線ｎｅｔ１をプル
アップしている弱いＰチャネルトランジスタＴｒ５よ
り、出力信号ｃｏｍｐ１を駆動するトランジスタＴｒ２
又はＴｒ４の方がその電流能力が高いため、信号線ｎｅ
ｔ１の電位はロウレベルとなる。従って、８ビット用比
較回路の出力信号ｃｏｍｐはロウレベルとなる。

【００３３】なお、上述の動作では、１ビットデータの
みが一致していない場合について説明したが、２ビット
以上のデータが一致していない場合でも、一致していな
い１ビットデータが該当する１ビット比較器から、夫々
ロウレベルの出力信号が出力される。このため、これら
の場合にも、出力信号ｃｏｍｐはロウレベルとなる。即
ち、比較対象である８ビットデータＡ（Ａ１乃至Ａ８）
及び８ビットデータＢ（Ｂ１乃至Ｂ８）のうち、１ビッ
トでも不一致であるならば、出力信号ｃｏｍｐはロウレ
ベルとなる。

【００３４】このように、本実施例によれば、確実に２
個の８ビットのデータの一致を識別することができる。
また、本実施例に使用されているトランジスタの数は、
僅かに総計で３７個である。即ち、８個の１ビット比較
器に夫々４個のトランジスタが設けられ、信号線ｎｅｔ
１のプルアップ用のトランジスタＴｒ５が１個設けら
れ、バッファＢＵ１に４個のトランジスタが設けられて
おり、総計で３７個となっている。

【００３５】なお、第１の実施例では、８ビット用の比
較回路を例に挙げたが、Ｎビットの比較を行う場合に
は、Ｎ個の１ビット比較器を信号線ｎｅｔ１に並列にワ
イヤードオア接続すればよい。従って、比較対象である
データのビット数に制限はない。Ｎビットのデータを比
較対象とする場合のトランジスタの個数は、Ｐチャネル
トランジスタＴｒ５及びバッファＢＵ１の数は不変であ
るので、前述と同様に計算して、総計で（４×Ｎ＋５）
個となる。

【００３６】このため、比較対象であるデータのビット
数が多くなっても、従来のようなトランジスタ数の急増
はなく、１ビット比較器の４個分だけ増加させればよ
い。更に、この場合、ワイヤードオア接続により１ビッ
ト比較器を接続することになるので、遅延時間の増加の
影響は極めて小さい。

【００３７】次に、本発明の第２の実施例について説明
する。第２の実施例においては、１ビット比較器の構成
のみが第１の実施例と相違している。図３は本発明の第
２の実施例に使用される１ビット比較器を示す回路図で
ある。

【００３８】第２の実施例に使用される１ビット比較器
１１には、４個のＮチャネルトランジスタＴｒ１１乃至
Ｔｒ１４から構成されるトランスファゲートスイッチが
設けられている。ＮチャネルトランジスタＴｒ１及びＴ
ｒ３のソースは接地されている。また、Ｎチャネルトラ
ンジスタＴｒ２及びＴｒ４のドレインからは出力信号ｃ
ｏｍｐ１１が出力される。従って、出力信号ｃｏｍｐ１
１は、トランスファゲートスイッチがオン状態のときＨ
ｉ−ｚ状態となり、トランスファゲートスイッチがオフ
状態のときロウレベルとなる。

【００３９】１ビット比較器１１はフリップフロップ回
路ＦＦＡ及びＦＦＢに接続されており、フリップフロッ
プ回路ＦＦＡの出力端Ｑから出力された１ビットデータ
Ａ１１がトランジスタＴｒ１３のゲートに入力され、出
力端ＱＢから出力され１ビットデータＡ１１の反転信号
である１ビットデータＡ１１ｂがトランジスタＴｒ１２
に入力される。また、フリップフロップ回路ＦＦＢの出
力端Ｑから出力された１ビットデータＢ１１がトランジ
スタＴｒ１１のゲートに入力され、出力端ＱＢから出力
され１ビットデータＢ１１の反転信号である１ビットデ
ータＢ１１ｂがトランジスタＴｒ１４に入力される。な
お、トランジスタＴｒ１１乃至Ｔｒ４の電流能力はプル
アップ用のトランジスタのそれよりも高い。

【００４０】このように構成された１ビット比較器１１
は、第１の実施例における１ビット比較器１乃至８及び
１０と同様に動作する。従って、比較対象である２つの
１ビットデータＡ１１及びＢ１１の夫々の反転信号Ａ１
１ｂ及びＢ１１ｂが存在する場合、例えば、１ビットデ
ータＡ１１及びＢ１１がフリップフロップ回路ＦＦＡ及
びＦＦＢの夫々の出力である場合であって各フリップフ
ロップ回路ＦＦＡ及びＦＦＢがＱＢ出力を有している場
合であっても、第２の実施例に係る多ビット用の比較回
路は、第１の実施例と同様に動作する。

【００４１】また、第２の実施例における１ビット比較
器には、ＮチャネルトランジスタＴｒ１１乃至Ｔｒ１４
のみが設けられ、Ｐチャネルトランジスタは設けられて
いないので、レイアウト上Ｎウェルは不用である。この
ため、トランジスタ数を第１の実施例と同等として面積
をより小さくすることが可能である。なお、１ビットデ
ータＡ１１及びＢ１１の夫々の反転信号Ａ１１ｂ及びＢ
１１ｂは容易に得ることができる。

【００４２】次に、本発明の第３の実施例について説明
する。前述の第１及び第２の実施例のように弱いＰチャ
ネルトランジスタで信号線がプルアップされる構成で
は、比較対象である多ビットのデータが一致した場合、
比較回路の出力信号がロウレベルからハイレベルに変化
するまでに時間がかかってしまう。そこで、本実施例で
は、弱いＰチャネルトランジスタにより信号線がプルア
ップされる構成をプリチャージ型に変更し判定の高速化
を図る。図４は本発明の第３の実施例に係る多ビット用
の比較回路を示すブロック図である。なお、図４に示す
第３の実施例において、図１に示す第１の実施例と同一
の構成要素には、同一の符号を付してその詳細な説明は
省略する。

【００４３】第３の実施例においては、１ビット比較器
１の出力端と信号線ｎｅｔ１との間にＮチャネルトラン
ジスタＴｒ２１が設けられている。そして、Ｐチャネル
トランジスタＴｒ５及びＮチャネルトランジスタＴｒ２
１のゲートに判定期間にハイレベルとなるタイミング信
号ＳＴＲが入力される。また、第１の実施例と同様に、
信号線ｎｅｔ１はＰチャネルトランジスタＴｒ５を介し
て電源電位（ＶＤＤ）に接続されている。なお、図示し
ないが、他の各１ビット比較器の出力端と信号線ｎｅｔ
１との間にも夫々Ｎチャネルトランジスタが設けられて
いる。

【００４４】次に、上述のように構成された第３の実施
例に係る比較回路の動作について説明する。図５は第３
の実施例に係る比較回路の動作を示すタイミングチャー
トである。

【００４５】データの判定が行われないプリチャージ期
間においては、タイミング信号ＳＴＲがロウレベルとな
っており、ＮチャネルトランジスタＴｒ２１はオフ状
態、ＰチャネルトランジスタＴｒ５はオン状態となって
いるので、信号線ｎｅｔ１はハイレベルに保持される。

【００４６】その後、多ビットデータの判定が行われる
判定期間においては、タイミング信号ＳＴＲがハイレベ
ルになり、ＮチャネルトランジスタＴｒ２１はオン状
態、ＰチャネルトランジスタＴｒ５はオフ状態となるの
で、信号線ｎｅｔ１のレベルはＮ個の１ビット比較器の
出力レベルと一致するようになる。

【００４７】ここで、比較対象であるデータが不一致な
らば、不一致のビットが該当する１ビット比較器からロ
ウレベルの出力信号が出力され、他の一致しているビッ
トに該当する１ビット比較器からＨｉ−ｚ状態の出力信
号が出力されるため、信号線ｎｅｔ１はロウレベルにな
る。

【００４８】一方、データが一致していた場合には、各
１ビット比較器からＨｉ−ｚ状態の出力信号が出力され
るため、信号線ｎｅｔ１に電位が伝わらない。しかし、
判定期間の前に信号線ｎｅｔ１はハイレベルにプリチャ
ージされているため、信号線ｎｅｔ１のレベルはハイレ
ベルに保持されることになる。

【００４９】このように、判定時にデータが一致してい
た場合、即ち、信号線ｎｅｔ１がハイレベルとなる場
合、第１及び第２の実施例では、電流能力が小さい弱い
Ｐチャネルトランジスタでプルアップされるため、信号
線ｎｅｔ１がハイレベルになるまでに時間を要するが、
第３の実施例においては、瞬時に信号線がハイレベルと
なるので、判定が高速化される。

【００５０】なお、第３の実施例における１ビット比較
器は、第１の実施例におけるものと同一のものである
が、第２の実施例におけるものと同一のものであっても
よい。この場合には、面積がより一層縮小される。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
出力端と接地との接続を制御するスイッチは簡易な構成
とすることができるので、回路全体のトランジスタ数を
低減しレイアウト面積を縮小することができる。この効
果は、比較対象である信号のビット数が多くなる程大き
くなる。また、１ビット比較器を並列にワイヤードオア
接続しているので、遅延時間の増加を抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る８ビット用比較回
路を示すブロック図である。

【図２】１ビット比較器１乃至８と同様の構成を有する
１ビット比較器の構成を示す回路図である。

【図３】本発明の第２の実施例に使用される１ビット比
較器を示す回路図である。

【図４】本発明の第３の実施例に係る多ビット用の比較
回路を示すブロック図である。

【図５】第３の実施例に係る比較回路の動作を示すタイ
ミングチャートである。

【図６】従来の８ビット用比較回路を示す回路図であ
る。

【図７】（ａ）及び（ｂ）はエクスクルッシブノアゲー
トの構成を示す回路図である。

【符号の説明】

１、２、３、４、５、６、７、８、１０、１１；１ビッ
ト比較器Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ１１、
Ｔｒ２１；トランジスタＢＵ１；バッファｎｅｔ１；信号線ＦＦＡ、ＦＦＢ；フリップフロップ回路

Claims

(57)【特許請求の範囲】

【請求項１】２つの１ビット信号の一致／不一致を判
定しその結果を出力する出力端が相互にワイヤードオア
接続された複数個の１ビット比較器を有し、前記各１ビ
ット比較器は、２つの前記１ビット信号のうち一方の１
ビット信号がゲートに入力され接地にソースが接続され
た第１導電型のチャネルを有する第１のトランジスタ
と、他方の１ビット信号がゲートに入力され前記第１の
トランジスタのドレインにソースが接続され前記出力端
にドレインが接続された第２導電型のチャネルを有する
第２のトランジスタと、前記他方の１ビット信号がゲー
トに入力され接地にソースが接続された第１導電型のチ
ャネルを有する第３のトランジスタと、前記一方の１ビ
ット信号がゲートに入力され前記第３のトランジスタの
ドレインにソースが接続され前記出力端にドレインが接
続された第２導電型のチャネルを有する第４のトランジ
スタと、を有することを特徴とする比較回路。
【請求項２】２つの１ビット信号の一致／不一致を判
定しその結果を出力する出力端が相互にワイヤードオア
接続された複数個の１ビット比較器を有し、前記各１ビ
ット比較器は、２つの前記１ビット信号のうち一方の１
ビット信号がゲートに入力され接地にソースが接続され
た第１導電型のチャネルを有する第１のトランジスタ
と、他方の１ビット信号の反転信号がゲートに入力され
前記第１のトランジスタのドレインにソースが接続され
前記出力端にドレインが接続された第１導電型のチャネ
ルを有する第２のトランジスタと、前記他方の１ビット
信号がゲートに入力され接地にソースが接続された第１
導電型のチャネルを有する第３のトランジスタと、前記
一方の１ビット信号の反転信号がゲートに入力され前記
第３のトランジスタのドレインにソースが接続され前記
出力端にドレインが接続された第１導電型のチャネルを
有する第４のトランジスタと、を有することを特徴とす
る比較回路。
【請求項３】前記各１ビット比較器の出力端に接続さ
れ２つの前記１ビット信号の判定が行われるときにオン
状態となる複数個の第１のスイッチング素子と、前記各
第１のスイッチング素子と電源電位との間に接続され前
記１ビット信号の判定が行われるときにオフ状態となる
第２のスイッチング素子と、を有することを特徴とする
請求項１又は２に記載の比較回路。
【請求項４】前記第１及び第２のスイッチング素子
は、相互に異なる導電型のチャネルを有するトランジス
タであることを特徴とする請求項３に記載の比較回路。
【請求項５】前記第１及び第２のスイッチング素子を
構成するトランジスタのゲートには、前記判定が行われ
る判定期間を示す信号が入力されることを特徴とする請
求項３又は４に記載の比較回路。