KR100186342B1 - 병렬 가산기 - Google Patents

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Abstract

본 발명은 병렬 가산기의 설계기술에 관한 것으로, 종래의 병렬 가산기는 출력비트수에 비례하여 지연시간이 많이 발생되는 결함이 있고, 캐리선택형 병렬가산기는 지연시간은 어느정도 줄일 수 있으나, 중복구성으로 인하여 면적을 많이 차지하게 되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 노아게이트(NOR11), 낸드게이트(ND11)로 구성된 논리조합부(51)와 인버터부(52)를 통해 곧바로 캐리출력이 발생하도록 하여 처리시간이 향상되도록 하였고, 노아게이트(NOR11), 낸드게이트(ND11)로 구성된 논리조합부(51)를 통해 패스트랜지스터(PM14),(NM14)를 선택하는 것에 의해 합계출력(SUM)이 발생되도록 하여 레이아웃 면적을 줄일 수 있도록 하였다.

Description

병렬 가산기
제1도의 (a)는 일반적인 리플캐리형 가산기의 블록도.
(b)는 일반적인 캐리선택형 가산기의 블록도.
제2도의 (a)는 일반적인 전가산기의 로직 회로도.
(b)는 일반적인 전가산기의 일실시 예를 보인 상세 회로도.
제3도의 (a)는 일반적인 리플캐리형 가산기의 출력 타이밍도.
(b)는 일반적인 캐리선택형 가산기의 출력 타이밍도.
제4도는 본 발명의 병렬가산기에 대한 일실시 예시 블록도.
제5도는 제4도에서 홀수번째 전가산기의 일실시 예시 회로도.
제6도는 제4도에서 짝수번째 전가산기의 일실시 예시 회로도.
제7도는 제5도의 전가산기 회로의 시뮬레이션 결과를 보인 파형도.
제8도는 제6도의 전가산기 회로의 시뮬레이션 결과를 보인 파형도.
*도면의 주요부분에 대한 부호의 설명
41-48 : 전가산기 51 : 논리조합부
52 : 버퍼부 53 : 캐리출력부
54 : 합계출력 제어부 55 : 합계출력부
본 발명은 병렬 가산기의 설계기술에 관한 것으로, 특히 디지탈신호처리기(DSP)와 같이 고속연산을 필요로하면서 동시에 적은 면적을 필요로하는 부분에 적당하도록한 병렬 가산기에 관한 것이다.
제1도의 (a)는 일반적인 리플 캐리(Ripple Carry)형 병렬 가산기의 블록도로서, 이는 하위의 전가산기(Full Adder)에서 발생된 캐리가 바로 다음 상위의 전가산기의 가산입력으로 제공되게 설계된 것이다.
즉, 첫째단의 전가산기(FA10)는 입력(A0)(B0)과 캐리입력(Cin)을 가산하여 합계(S00)를 출력함과 아울러 이때, 발생된 캐리(C0)를 두번째단 전가산기(FA11)의 입력으로 제공한다. 상기 두번째단 전가산기(FA11)는 입력(A1)(B1)과 캐리입력(A0)을 가산하여 합계(S1)를 출력함과 아울러 이때 발생된 캐리(C1)를 세번째단 전가산기(FA12)의 입력으로 제공하는 방식으로 주어진 비트수만큼의 가산과정이 수행된다.
제1도의 (b)는 일반적인 캐리선택(Carry Selection)형 병렬 가산기의 블록도로서, 이는 두번째단에서 하나의 가산기(RCA21)는 캐리가 있는 것으로 가정하여 가산하고, 다른 하나의 가산기(RCA22)는 캐리가 없는 것으로 가정하여 가산하며, 첫째단 가산기(RCA11)에서 실제 가산한 결과 캐리의 유무에 따라 멀티플렉서(MUX)를 통해 두번째단에 있는 두개의 가산기(RCA21), (RCA22) 중에서 어느 하나의 가산 결과를 선택하여 출력하도록 설계된 것이다.
즉, 첫번째단 가산기(RCA11)에서 각 4bit의 입력(A0,B0),(A1,B1),(A2,B2),(A3,B3)과 캐리입력(Cin)을 가산하여 4bit의 합계출력(S0-S3)을 발생하고, 이와 병행하여 두번째단에서 하나의 가산기(RCA21)는 캐리(Cin)가 있는 것으로(Cin=1)가정하여 각 4bit의 입력(A4,B4),(A5,B5),(A6,B6),(A7,B7)과 캐리입력(Cin=1)을 가산하여 4bit의 합계출력(Cin=0)을 발생하고, 다른 가산기(RCA22)는 캐리(Cin)가 없는 것으로(Cin=0) 가정하여 각 4bit의 입력(A4,B4),(A5,B5),(A6,B6),(A7,B7)과 캐리입력(Cin=0)을 가산하여 4bit의 합계출력(S4-S7)을 발생한다.
그런데, 상기 첫번째단 가산기(RCA11)에서 실제로 가산해 보면, 캐리출력(Cout)이 발생하여 그 값이 1로 출력될 수도 있고, 발생되지 않아 그 값이 0으로 출력될 수도 있다. 따라서, 상기 캐리출력(Cout)이 발생되었으면 그 캐리출력(Cout=1)으로 멀티플렉서(MUX)를 제어하여 상기 가산기(RCA21)의 합계출력을 선택하여 출력하고, 반대로 캐리출력(Cout)이 발생되지 않았으면 그 캐리출력(Cout=0)으로 멀티플렉서(MUX)를 제어하여 상기 가산기(RCA22)의 합계출력을 선택하여 출력하게 된다.
한편, 제2도의 (a)는 일반적인 전가산기의 논리회로를 보인 것으로, 이의 가산작용을 설명하면 하기와 같다.
예로써, 입력(A),(B)이 모두 하이 즉, 논리치 1, 캐리가(C)가 1로 공급되는 경우, 오아게이트(OR1)에서 1이 출력되어 앤드게이트(AD1)에서 1이 출력되며, 이때, 또 다른 앤드게이트(AD2)의 출력에 관계없이 노아게이트(NOR1)에서 0이 출력되고, 이는 반전버퍼(Bl)를 통해 1로 반전되어 캐리(CARRY)가 1로 출력된다.
또한, 상기 노아게이트(NOR1)에서 출력되는 0이 앤드게이트(AD3)의 일측입력으로 공급되므로 오아게이트(OR2)의 출력값에 관계없이 그 앤드게이트(AD3)에서 0이 출력되지만 이때, 앤드게이트(AD4)에 1이 출력되므로 노아게이트(NOR2)에서 0이 출력되고, 이는 반전버퍼(B2)를 통해 1반전되어 합계(SUM)가 1로 출력된다.
한편, 제2도의 (b)는 제2도의 (a)와 같은 논리회로를 모스트랜지스터로 구현한 예를 보인 것으로, 이의 가산작용을 설명하면 하기와 같다.
상기의 예에서와 같이, 입럭(A),(B)이 모두 1, 캐리가(C)가 1로 공급되는 경우, 피모스(PM1-PM4)가 모두 오프되므로 노드(N1)에 0이 출력되고, 이는 반전버퍼(B2)를 통해 1로 반전되어 캐리(CARRY)가 1로 출력된다.
또한, 상기 노드(N1)에서 출력되는 0에 의해 피모스(PM9)가 온되지만 이때, 피모스(PM6-PM8) 및 피모스(PM10-PM12)가 오프되므로 공통노드(N2),(N3)에 0이 출력되고, 이는 반전버퍼(B1)를 통해 1로 반전되어 합계(SUM)가 1로 출력된다.
한편, 제3도의 (a)는 상기 제1도의 (a)과 같은 리플 캐리형 병렬 가산기의 가산처리시간을 보인 타이밍도로서 이에 도시한 바와 같이, 첫째단의 전가산기(FA10)에서 입력(A0)(B0)과 캐리입력(Cin)을 가산아여 캐리출력(C0)을 발생하기까지τc의 지연시간이 발생되고, 이와 마찬가지로 두번째단의 전가산기(FA11)에서 입력(A1)(B1)과 캐리입력(Cin=Co)을 가산하여 캐리출력(C1)을 발생하기까지 τc의 지연시간이 더 발생되어 총 2τc의 지연시간이 발생됨을 알 수 있다.
즉, 전가산기의 매 단에서 τc의 지연시간이 발생되므로 8bit 출력의 리플캐리형 병렬 가산기에 있어서, 총 8τc의 지연시간이 발생됨을 알 수 있다. 다시 말해서, 하위단의 전가산기에서 캐리출력이 발생된 후 바로 상위의 전가산기에서 가산동작이 이루어지는 방식으로 가산동작이 순차적으로 진행되어 비교적 많은 지연시간(처리시간)이 발생되는 것이다.
제3도의 (b)는 상기 제1도의 (b)와 같은 캐리선택형 병렬 가산기의 가산처리시간을 보인 타이밍도로서 이에 도시한 바와 같이, 첫째단 가산기(RCA11)에서 각 4bit의 입력(A0,B0),(A1,B1),(A2,B2),(A3,B3)과 캐리입력(Cin)을 가산하여 캐리출력(Cout)을 발생하기까지 4τc의 지연시간이 발생되고, 이와 동시에 두번째 단의 가산기(RCA21),(RCA22)에서 가산동작이 수행되므로 별도의 지연시간이 추가되지 않으며, 여기에 상기 첫째단 가산기(RCA11)의 캐리출력(Cout)에 의해 멀티플렉서(MUX)의 선택작용이 이루어지는 시간 τc가 추가되므로 총 5τc의 지연시간이 발생된다.
이와 같이 종래의 병렬 가산기에 있어서, 리플 캐리형 병렬 가산기는 하위의 가산기에서 캐리출력이 발생된 후 다음 상위의 가산기에서 가산동작이 이루어지는 방식으로 순차적인 가산동작이 수행되므로 출력비트수에 비례하여 지연시간이 많이 발생되는 결함이 있고, 캐리선택형 병렬 가산기는 상위의 가산기를 병렬로 구성하여 하위의 가산기로 부터 캐리출력이 있는 것과 없는 것을 각기 가정하여 가산한 후 실제 가산결과에 따라 그 중에서 어느 하나의 가산결과치를 선택하여 출력하게 되므로 지연시간은 어느정도 줄일 수 있으나, 중복구성으로 인하여 면적을 많이 차지하게 되는 결함이 있었다.
따라서, 본 발명의 목적은 빠른 캐리 생성을 위해 인버터 1단과 낸드게이트/노아게이트 1단을 통해 곧바로 캐리출력이 발생하도록 하고, 합계출력을 발생함에 있어서 레이아웃 면적을 줄이기 위해 낸드게이트/노아게이트 1단을 통한 후 패스트랜지스터를 선택하도록 동작하는 병렬 가산기를 제공함에 있다.
제4도는 본 발명 리플캐리형 병렬 가산기의 전체적인 블록도로서 이에 도시한 바와 같이, 캐리입력()을 공급받아 인버터 1단과 낸드게이트/노아게이트 1단을 통해 곧바로 캐리출력(COUT)을 발생하고, 입력(INA),(INB)을 공급받아 낸드게이트/노아게이트 1단을 통한 후 패스트랜지스터를 제어하여 합계출력(SUM)이 발생되도록 하는 전가산기1(41)와; 상기 전가산기1(41)로 부터 캐리입력(CIN)을 공급받아 인버터 1단과 낸드게이트/노아게이트 1단을 통해 곧바로 캐리출력()을 발생하고, 인버터(IA1),(IB1)를 통해 입력(),()을 공급받아 낸드게이트/노아게이트 1단을 통한 후 패스트랜지스터를 제어하여 합계출력(SUM)이 발생되도록 하는 전가산기2(42)와; 상기 전가산기1(41) 및 전가산기2(42)와 같이 구성된 다수개의 전가산기(43-48)를 연속적으로 접속하여 구성하였다.
제5도는 제4도에서 전가산기1(41)의 내부구성을 보인 일실시 예시 회로도로서 이에 도시한 바와 같이, 입력(INA),(INB)을 노아 및 낸드조합하여 그에 따른 제어출력을 발생하는 논리조합부(51)와; 상기 논리조합부(51)의 제어를 받아 캐리입력()을 반전출력하는 버퍼부(52)와; 상기 논리조합부(51)의 제어를 받아 캐리출력(COUT)을 발생하거나 상기 버퍼부(52)의 출력을 캐리출력(COUT)으로 발생하는 캐리출력부(53)와; 상기 논리조합부(51)의 출력신호를 논리조합하여 제어출력을 발생하는 합계출력 제어부(54)와; 상기 캐리입력()을 공급받고 상기 합계출력 제어부(54)에 의해 제어되어 합계출력(55)을 발생하는 합계출력부(55)로 구성하였다.
제6도는 제4도에서 전가산기2(42)의 내부구성을 보인 일실시 예시 회로도로서 이에 도시한 바와 같이, 제5도와 달리 인버터(IA1),(IB1)를 통해 입력(), ()을 공급받고, 앞단의 전가산기로 부터 캐리입력(CIN)을 공급받는 것이 다르며, 합계출력부(65)의 구성이 조금 다를 뿐 대체적으로 전가산기1(41) 유사하게 구성한 것으로, 이와 갈이 구성한 본 발명의 작용 및 효과를 첨부한 제7도 및 제8도를 참조하여 상세히 설명하면 다음과 갈다.
먼저, 제5도를 참조하여 전가산기1(41)의 가산작용을 설명하면 하기와 같다.
예로써, 외부입력단자(A0),(B0)에 각각 1이 공급되어 전가산기1(41) 내부의 입력단자(INA),(INB)에 각기 전달되고, 외부로 부터 캐리가 전달되지 않아 전가산기1(41) 내부의 캐리입력단자(_)에 1이 공급되는 경우를 설명한다.
노아게이트(NOR11)에서 0이 출력되어 피모스(PM11) 및 엔모스(NM13)의 게이트에 공급되므로 그 피모스(PM11)가 온되는 반면, 엔모스(NM13)가 오프된다.
또한, 상기 캐리입력()에 의해 인버터로 동작하는 피모스(PM12), 엔모스(NM11)
가 각기 오프, 온된다. 또한, 상기 입력(INA),(INB)에 의해 낸드게이트(ND11)에서 0이 출력되고, 이에 의해 엔모스(NM12)가 오프되는 반면, 피모스(PM13)가 온된다.
이에 따라 전원단자전압(Vcc)이 상기 피모스(PM13)를 통해 캐리출력단자(COUT)측으로 공급된다. 즉, 캐리출력단자(COUT)에서 1이 출력된다.
한편, 상기 캐리입력()이 직접 엔모스(NM14)의 게이트에 공급되고, 인버터(I12)를 통해서는 0으로 반전되어 피모스(PM14)의 게이트에 공급되므로 그 피모스(PM14) 및 엔모스(NM14)가 모두 온되어 출력 대기상태가 된다. 이때, 상기 노아게이트(NOR11)에서 출력되는 0이 인버터(I11)를 통해 1로 반전되어 낸드게이트(ND12)의 일측입력으로 공급되고, 상기 낸드게이트(ND11)에서 출력되는 0이 그 낸드게이트(ND12)의 타측입력으로 공급되므로 이로부터 1이 출력된다.
상기 낸드게이트(ND12)에서 출력되는 1에 의해 피모스(PM15)가 오프되고 엔모스(NM15)가 온된다. 이로 인하여 상기 낸드게이트(ND12)에서 출력되는 1이 상기 패스트랜지스터용 피모스(PM14) 및 엔모스(NM14)를 통한 후 인버터(I13)를 통해 0으로 반전되어 합계출력단자(SUM)측으로 공급된다.
걸국, 상기와 같은 입력조건에서는 전가산기1(41)에서 캐리출력(COUT) 1이 발생되어 다음단 전가산기2(42)의 캐리입력(CIN)으로 공급되므로 그 전가산기2(42)는 캐리입력이 있는 것으로 인식하고, 그 전가산기1(41)에서 합계출력(SUM) 0이 발생되어 합계출력단자(SUM0)에 공급된다.
한편, 전가산기2(42)의 가산작용은 상기 전가산기1(41)의 작용과 거의 유사한데, 이를 제6도를 참조하여 설명하면 하기와 같다.
예로써, 외부입력단자(A1),(B1)에 각각 1이 공급되어 인버터(IA1),(IB1)를 통해 0으로 반전된 후 전가산기2(42) 내부의 입력단자(),()에 각기 전달되고, 외부로 부터 캐리가 전달되어 그 전가산기2(42) 내부의 캐리입력단자(CIN)에 1이 공급되는 경우를 설명한다.
노아게이트(NOR21)에서 1이 출력되어 피모스(PM21) 및 엔모스(NM23)의 게이트에 공급되므로 그 피모스(PM21)가 오프되는 반면, 엔모스(NM23)가 온된다.
또한, 상기 캐리입력(CIN)에 의해 인버터로 동작하는 피모스(PM22), 엔모스(NM21)가 각기 오프, 온된다. 또한, 상기 입력단자(),()에 각기 공급되는 0에 의해 낸드게이트(ND21)에서 1이 출력되고, 이에 의해 엔모스(NM22)가 온되는 반면, 피모스(PM23)가 오프된다.
이에 따라 전원단자전압(Vcc)이 캐리출력단자()측으로 공급되지 않고, 접지전원(Vss)이 엔모스(NM23)를 통해 캐리출력단자()측으로 흐르므로 그 캐리출력단자()에서 0이 출력된다. 즉, 캐리출력단자()가 액티브상태로 된다.
한편, 상기 캐리입력(CIN)이 직접 피모스(PM24)의 게이트에 공급되고, 인버터(I22)를 통해서는 0으로 반전되어 엔모스(NM24)의 게이트에 공급되므로 그 피모스(PM24) 및 엔모스(NM24)가 모두 오프상태가 된다. 이때, 상기 노아게이트(NOD21)에서 출력되는 1이 인버터(I21)를 통해 0으로 반전되어 낸드게이트(ND22)의 일측입력으로 공급되고, 상기 낸드게이트(ND21)에서 출력되는 1이 그 낸드게이트(ND22)의 타측입력으로 공급되므로 이로부터 1이 출력된다.
상기 낸드게이트(ND22)에서 출력되는 1이 직접 피모스(PM25)의 게이트에 공급되고, 인버터(I22)를 통해 0으로 반전되어서는 엔모스(NM25)의 게이트에 공급되어 그 피모스(PM25) 및 엔모스(NM25)가 각각 오프, 온된다. 이때, 캐리입력(CIN)이 인버터(I22)를 통해 0으로 반전되어 엔모스(NM25)에 대기상태에 있다가 그 엔모스(NM25)가 온되는 순간 0이 공급된다. 이에 따라 인버터(I23)의 입력단에 0이 공급되므로 이로부터 1이 출력되고, 이는 합계출력단자(SUM)측으로 공급된다.
결국, 상기와 같은 입력조건에서는 전가산기(42)에서 캐리출력() 0이 발생되어 다음단 전가산기3(43)의 캐리입력()으로 공급되므로 그 전가산기3(43)는 캐리입력이 있는 것으로 인식하고, 전가산기2(42)에서 합계출력(SUM) 1이 발생되어 합계출력단자(SUM1)에 공급된다.
이와 같이 두개의 전가산기(41),(42)가 서로 보완적으로 동작하게 되며, 다음단의 전가산기(43-48)들도 이와 같이 동작한다. 즉, 전가산기(43),(45),(47)는 상기 전가산기(41)와 같이 동작하고, 전가산기(44),(46),(48)는 전가산기(42)와 같이 동작하여 최종의 합계출력(SUM0-SUM7)과 캐리출력()이 발생된다.
제7도는 상기 전가산기1(41)의 시물레이션 결과를 보인 파형도로서, (a)에서와 같이 입력(INA),(INA)을 공급하고,(b)에서와 같이 캐리입력()을 공급하는 경우 (다)와 같은 캐리입력(COUT)이 발생되고, (라)와 같은 합계출력()이 발생됨을 알 수 있다.
제8도는 상기 전가산기2(42)의 시물레이션 결과를 보인 파형도로서, (a)에서와 같이 입력(),()을 공급하고, (b)에서와 같이 캐리입력(CIM)을 공급하는 경우 (다)와 갈은 캐리출력()이 발생되고, (라)와 같은 합계출력(SUM)이 발생됨을 알 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 인버터 1단과 낸드게이트/노아게이트 1단을 통해 곧바로 캐리출력이 발생하도록 함으로써 8비트 가산기를 예로할 경우 종래의 리플캐리형 가산기에 비해 처리속도가 세배 가까이 향상되고, 낸드게이트/노아게이트 1단을 통한 후 패스트랜지스터를 선택하는 것에 의해 합계출력이 발생되도록 함으로써 레이아웃 면적을 가장 작은 리플캐리형 가산기와 같게 할 수 있어 디지탈신호 처리기의 필터나 멀티플렉서에 유용하게 적용할 수 있는 효과가 있다.

Claims (7)

  1. 입력(INA),(INB)을 노아 및 낸드조합하여 그에 따른 제어출력을 발생하는 논리조합부(51)와; 상기 논리조합부(51)의 제어를 받아 캐리입력()을 반전출력하는 버퍼부(52)와; 상기 논리조합부(51)의 제어를 받아 캐리출력(COUT)을 발생하거나 상기 버퍼부(52)의 출력을 캐리출력(COUT)으로 발생하는 캐리출력부(53)와; 상기 논리조합부(51)의 출력신호를 논리조합하여 제어출력을 발생하는 합계출력 제어부(53)와; 상기 캐리입력()을 공급받고 상기 합계출력 제어부(54)에 의해 제어되어 합계출력(SUM)을 발생하는 합계출력부(55)로 전가산기1(41)를 구성하고, 인버터(IA1),(IB1)를 통해 입력(),()을 공급받고, 상기 전가산기1(41)로 부터 캐리입력(CIN)을 공급받아 캐리출력(COUT)을 발생하기 위한 상기 논리조합부(51),버퍼부(52),캐리출력부(53)와 동일한 구성의 논리조합부(61),버퍼부(62),캐리출력부(63)와; 상기 합계출력 제어부(64)와 동일한 구성의 합계출력 제어부(64)와; 상기 캐리입력(CIN)을 공급받고 상기 합계출력 제어부(64)에 의해 제어되어 합계출력(SUM)을 발생하는 합계출력부(65)로 전가산기2(42)를 구성하며, 상기 전가산기1(41), 전가산기2(42)와 같은 구성의 전가산기를 다단으로 접속하여 구성한 것을 특징으로 하는 병렬 가산기.
  2. 제1항에 있어서, 논리조합부(51)는 입력(INA),(INB)을 공급받아 노아연산하는 노아게이트(NORl1)와; 상기 입력(INA),(INB)을 공급받아 낸드연산하는 낸드게이트(NDl1)로 구성한 것을 특징으로 하는 병렬 가산기.
  3. 제1항에 있어서, 버퍼부(52)는 전원단자(Vcc)를 피모스(PMl1),(PM12) 및 엔모스(NM11),(NM12)를 순차적으로 통해 접지단자(Vss)에 접속하고, 상기 논리조합부(51)의 노아조합된 신호를 상기 피모스(PM11)의 게이트에, 낸드조합된 신호를 엔모스(NM12)의 게이트에 각각 공급하며, 캐리입력()을 상기 피모스(PM11) 및 엔모스(NM11)의 게이트에 공급하고, 상기 피모스(PM11) 및 엔모스(NM11)의 드레인 공통접속점을 상기 캐리출력단자(COUT)에 접속하여 구성한 것을 특징으로 하는 병렬 가산기.
  4. 제1항에 있어서, 캐리출력부(53)는 전원단자(Vcc)를 피모스(PM13) 및 엔모스(NM13)를 통해 접지단자(Vss)에 접속하고, 상기 피모스(PM13) 및 엔모스(NM13)의 드레인 공통접속점을 상기 캐리출력단자(COUT)에 접속하여 구성한 것을 특징으로 하는 병렬 가산기.
  5. 제1항에 있어서, 합계출력 제어부(54)는 상기 논리조합부(51)에서 노아연산된 신호를 반전출력하는 인버터(I11)와; 상기 인버터(I11)의 출력신호와 상기 논리조합부(51)에서 낸드연산된 신호를 낸드조합하는 낸드게이트(ND11)로 구성한 것을 특징으로 하는 병렬 가산기.
  6. 제1항에 있어서, 합계출력부(55)는 상기 합계출력 제어부(54)의 출력단을 병렬 접속된 피모스(PM14) 및 엔모스(NM14)를 각기 통한 후 인버터(I13)를 통해 합계출력단자(SUM)에 접속하고, 상기 캐리입력단자()를 인버터(I12)를 통해 상기 피모스(PM14)의 게이트에 접속하여 그 접속점을 피모스(PM15)를 통해 상기 인버터(I13)의 입력단에 접속하고, 다른 한편으로는 그 캐리입력단자()를 엔모스(NM14)의 게이트에 접속하여 그 접속점을 상기 인버터(I13)의 입력단에 접속하며, 상기 합계출력 제어부(54)의 출력단을 상기 피모스(PM15) 및 엔모스(NM15)의 게이트에 공통접속하여 구성한 것을 특징으로 하는 병렬 가산기.
  7. 제1항에 있어서, 합계출력부(65)는 상기 합계출력 제어부(64)의 출력단을 병렬접속된 피모스(PM24) 및 엔모스(NM24)를 각기 통한 후 인버터(I23)를 통해 합계출력단자(SUM)에 접속하고, 상기 캐리입력단자(CIN)를 직접 상기 피모스(PM24)의 게이트에 접속하여 그 접속점을 피모스(PM25)를 통해 상기 인버터(I23)의 입력단에 접속하고, 다른 한편으로는 그 캐리입력단자(CIN)를 인버터(I22)를 통해 엔모스(NM24)의 게이트에 접속하여 그 접속점을 상기 인버터(I23)의 입력단에 접속하며, 상기 합계출력 제어부(64)의 출력단을 상기 피모스(PM25) 및 엔모스(NM25)의 게이트에 공통접속하여 구성한 것을 특징으로 하는 병렬 가산기.
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