JPS6326418B2 - - Google Patents
Info
- Publication number
- JPS6326418B2 JPS6326418B2 JP59020140A JP2014084A JPS6326418B2 JP S6326418 B2 JPS6326418 B2 JP S6326418B2 JP 59020140 A JP59020140 A JP 59020140A JP 2014084 A JP2014084 A JP 2014084A JP S6326418 B2 JPS6326418 B2 JP S6326418B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- bits
- decoder
- permutation
- replacement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000013519 translation Methods 0.000 description 4
- 230000014616 translation Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100135609 Arabidopsis thaliana PAP10 gene Proteins 0.000 description 1
- 101100271175 Oryza sativa subsp. japonica AT10 gene Proteins 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
［本発明の技術的分野］
本発明は、訂正不可能なエラー（UE）を有す
るワードを、エラー訂正コードによつて訂正でき
るメモリ・ワードに変更してメモリにあるデータ
を保護する置換論理に関連する。 ［本発明の背景］ 米国特許出願第362925号（1982年３月29日）で
提案されている技術では、メモリ・ワードの全ビ
ツト位置を個別にアドレス指定するため、同じ論
理アドレスがメモリ・アドレス・レジスタから複
数のデコーダに供給される。この論理アドレスは
途中で論理回路によつて選択的に変更された後、
各々のデコーダに入力される。前記論理回路は置
換論理と呼ばれる。置換論理によつて、メモリ・
アドレス・レジスタが供給した論理アドレスでは
ない別の論理アドレスを持つた記憶セルをメモ
リ・ワードが有することができる。 前記米国特許出願第362925号では、特定のビツ
ト位置に対応するデコーダへのｎ個のアドレス・
ビツトの各々が異なるビツトと排他的ORされ、
アドレスを変更（置換）する。 もしデコーダが２ビツトのデコーダであれば、
下記の第１表に示すように、前述の置換論理は４
種類（一般には2n種類）のアドレス置換を可能に
する。
るワードを、エラー訂正コードによつて訂正でき
るメモリ・ワードに変更してメモリにあるデータ
を保護する置換論理に関連する。 ［本発明の背景］ 米国特許出願第362925号（1982年３月29日）で
提案されている技術では、メモリ・ワードの全ビ
ツト位置を個別にアドレス指定するため、同じ論
理アドレスがメモリ・アドレス・レジスタから複
数のデコーダに供給される。この論理アドレスは
途中で論理回路によつて選択的に変更された後、
各々のデコーダに入力される。前記論理回路は置
換論理と呼ばれる。置換論理によつて、メモリ・
アドレス・レジスタが供給した論理アドレスでは
ない別の論理アドレスを持つた記憶セルをメモ
リ・ワードが有することができる。 前記米国特許出願第362925号では、特定のビツ
ト位置に対応するデコーダへのｎ個のアドレス・
ビツトの各々が異なるビツトと排他的ORされ、
アドレスを変更（置換）する。 もしデコーダが２ビツトのデコーダであれば、
下記の第１表に示すように、前述の置換論理は４
種類（一般には2n種類）のアドレス置換を可能に
する。
【表】
第１表の右欄に示した４列の入力シーケンス
は、可能なデコーダ入力シーケンスの一部を占め
るに過ぎない。２ビツトのデコーダの場合、実際
には2n！即ち24の可能な入力シーケンスがある。
可能な全シーケンスの10進法表現を第２表に示
す。
は、可能なデコーダ入力シーケンスの一部を占め
るに過ぎない。２ビツトのデコーダの場合、実際
には2n！即ち24の可能な入力シーケンスがある。
可能な全シーケンスの10進法表現を第２表に示
す。
【表】
第１表の入力シーケンスだけでは満足に解決で
きないUE状態があるが、もし第２表に示された
他の論理的に可能な2n！のシーケンスの１つが実
現できるならば、そのようなUE状態は容易に軽
減されるであろう。 米国特許出願第381266号（1982年５月24日）は
2nよりも多い入力シーケンスを供給できる論理を
開示しているが、開示された置換装置は「線形」
ではない。前記米国特許出願第362925号における
置換装置と異なつて、所与の論理アドレスによつ
て既知の実際のアドレスをアクセスするのに必要
な置換ビツトの値は計算できない。それに代わつ
て、論理アドレスを実際のアドレスに変えるのに
必要な置換ビツトを得るのにはテーブル索引構成
が使用されなければならない。更に、２個のアド
レス・ビツト以上に拡張されると、４アドレスの
特定のグループにおける１つのアドレスの変換
は、４アドレスの他のすべてのグループに影響を
及ぼす。 アクセスされるメモリのビツト位置の数には関
係なく１つの論理アドレスを異なる実際のアドレ
スに変える。単一の置換装置が米国特許出願第
429644号（1982年９月30日）に開示されている
が、実際のアドレスは順次に選択され、かつ選択
方式は線形ではない。 ［本発明の概要］ 本発明に従つて新しい置換回路が用いられる。
この置換回路はアドレス・ビツトの数よりも多い
置換ビツトを使用する。１つの実施例では、ｎ個
のアドレス・ビツトがｎ＋ｍ個の置換ビツトと共
にｎ＋ｍ個の２入力排他的ORゲートに供給さ
れ、それにより2n個の出力桁に対して2n+m種類の
変換を達成する。他の実施例では、デコーダはｋ
ビツト（ｋ）の加算器を１個以上使用して2n+m
種類の変換を達成する。両タイプの複数のデコー
ダを異なる組合せで集めて接続し、上位のアドレ
スを生成することも可能である。 従つて本発明によつて新しい置換装置が与えら
れ、メモリ・ワードのビツトをスワツプして訂正
不可能なエラーを訂正可能なエラーに変更するこ
とができる。 また、本発明によつてアドレス・ビツトの置換
のより多くの組合せをデコーダに与えることがで
きる。 更に本発明によつて、特定のブロツクにあるビ
ツトを他のブロツクと無関係にスワツプできる置
換装置を設けることができる。 ［詳細な説明］ 第１図及び第２図に示すように、２個のアドレ
ス・ビツトA0及びA1、ならびに置換ビツトP00，
P01およびP1またはP0，P10およびP11は４つの
アドレスに対し23通りのアドレス変換を可能にす
る。３つの変換された入力AT00，AT01および
AT1またはAT0，AT10およびAT11は、デコー
ダ１０に加えられると、４出力の中から１出力を
選択する。第１図の変換（置換）制御P00，P01
および第２図のP10，P11は、それらが独立して
いるので、２つのアドレスの各々のブロツクにお
いて独立して使用可能であり、アドレス・ビツト
A0およびA1で可能なアドレス変換数を２倍にす
る。２アドレス・ビツトからデコーダの３入力ビ
ツトを生成するため、アドレス・ビツトは２入力
の排他的OR回路で３個の置換ビツトの各々と排
他的ORされる。これは、実施例の各々で少なく
とも２個の置換ビツトとアドレス・ビツトの１つ
が排他的ORされることを意味する。第１図に関
連する第３図および第２図に関連する第４図に示
されているように、２アドレス・ビツト2n通り以
上の変換を与えることができる回路によつて置換
を拡張することが可能である。
きないUE状態があるが、もし第２表に示された
他の論理的に可能な2n！のシーケンスの１つが実
現できるならば、そのようなUE状態は容易に軽
減されるであろう。 米国特許出願第381266号（1982年５月24日）は
2nよりも多い入力シーケンスを供給できる論理を
開示しているが、開示された置換装置は「線形」
ではない。前記米国特許出願第362925号における
置換装置と異なつて、所与の論理アドレスによつ
て既知の実際のアドレスをアクセスするのに必要
な置換ビツトの値は計算できない。それに代わつ
て、論理アドレスを実際のアドレスに変えるのに
必要な置換ビツトを得るのにはテーブル索引構成
が使用されなければならない。更に、２個のアド
レス・ビツト以上に拡張されると、４アドレスの
特定のグループにおける１つのアドレスの変換
は、４アドレスの他のすべてのグループに影響を
及ぼす。 アクセスされるメモリのビツト位置の数には関
係なく１つの論理アドレスを異なる実際のアドレ
スに変える。単一の置換装置が米国特許出願第
429644号（1982年９月30日）に開示されている
が、実際のアドレスは順次に選択され、かつ選択
方式は線形ではない。 ［本発明の概要］ 本発明に従つて新しい置換回路が用いられる。
この置換回路はアドレス・ビツトの数よりも多い
置換ビツトを使用する。１つの実施例では、ｎ個
のアドレス・ビツトがｎ＋ｍ個の置換ビツトと共
にｎ＋ｍ個の２入力排他的ORゲートに供給さ
れ、それにより2n個の出力桁に対して2n+m種類の
変換を達成する。他の実施例では、デコーダはｋ
ビツト（ｋ）の加算器を１個以上使用して2n+m
種類の変換を達成する。両タイプの複数のデコー
ダを異なる組合せで集めて接続し、上位のアドレ
スを生成することも可能である。 従つて本発明によつて新しい置換装置が与えら
れ、メモリ・ワードのビツトをスワツプして訂正
不可能なエラーを訂正可能なエラーに変更するこ
とができる。 また、本発明によつてアドレス・ビツトの置換
のより多くの組合せをデコーダに与えることがで
きる。 更に本発明によつて、特定のブロツクにあるビ
ツトを他のブロツクと無関係にスワツプできる置
換装置を設けることができる。 ［詳細な説明］ 第１図及び第２図に示すように、２個のアドレ
ス・ビツトA0及びA1、ならびに置換ビツトP00，
P01およびP1またはP0，P10およびP11は４つの
アドレスに対し23通りのアドレス変換を可能にす
る。３つの変換された入力AT00，AT01および
AT1またはAT0，AT10およびAT11は、デコー
ダ１０に加えられると、４出力の中から１出力を
選択する。第１図の変換（置換）制御P00，P01
および第２図のP10，P11は、それらが独立して
いるので、２つのアドレスの各々のブロツクにお
いて独立して使用可能であり、アドレス・ビツト
A0およびA1で可能なアドレス変換数を２倍にす
る。２アドレス・ビツトからデコーダの３入力ビ
ツトを生成するため、アドレス・ビツトは２入力
の排他的OR回路で３個の置換ビツトの各々と排
他的ORされる。これは、実施例の各々で少なく
とも２個の置換ビツトとアドレス・ビツトの１つ
が排他的ORされることを意味する。第１図に関
連する第３図および第２図に関連する第４図に示
されているように、２アドレス・ビツト2n通り以
上の変換を与えることができる回路によつて置換
を拡張することが可能である。
【表】
〓
〓
Claims (1)
- 【特許請求の範囲】 １ ｎ個のアドレス・ビツトと2n+mの種類のアド
レス置換のうちの１つを指定するｎ＋ｍ個の置換
ビツトとを論理的に組合せてｎ＋ｍ個のデコーダ
入力ビツトを生成する論理手段と、 前記デコーダ入力ビツトに応答して2n個の出力
のうちの１つを指定されたアドレス置換に従つて
選択するデコーダと、 を具備するアドレス置換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US478594 | 1983-03-24 | ||
| US06/478,594 US4534029A (en) | 1983-03-24 | 1983-03-24 | Fault alignment control system and circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024659A JPS6024659A (ja) | 1985-02-07 |
| JPS6326418B2 true JPS6326418B2 (ja) | 1988-05-30 |
Family
ID=23900556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020140A Granted JPS6024659A (ja) | 1983-03-24 | 1984-02-08 | アドレス置換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4534029A (ja) |
| EP (1) | EP0120371B1 (ja) |
| JP (1) | JPS6024659A (ja) |
| DE (1) | DE3484542D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067105A (en) * | 1987-11-16 | 1991-11-19 | International Business Machines Corporation | System and method for automatically configuring translation of logical addresses to a physical memory address in a computer memory system |
| US5809043A (en) * | 1996-10-08 | 1998-09-15 | Ericsson Inc. | Method and apparatus for decoding block codes |
| WO1999064953A1 (en) * | 1998-06-08 | 1999-12-16 | Intel Corporation | Redundant form address decoder for cache system storing aligned data |
| US6341327B1 (en) | 1998-08-13 | 2002-01-22 | Intel Corporation | Content addressable memory addressable by redundant form input |
| US6172933B1 (en) | 1998-09-04 | 2001-01-09 | Intel Corporation | Redundant form address decoder for memory system |
| US6678836B2 (en) | 2001-01-19 | 2004-01-13 | Honeywell International, Inc. | Simple fault tolerance for memory |
| FR2854747A1 (fr) * | 2003-05-09 | 2004-11-12 | St Microelectronics Sa | Dispositif et procede d'addition-comparaison-selection- ajustement dans un decodeur |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562594A (en) * | 1978-10-30 | 1980-05-12 | Fujitsu Ltd | Memory device using defective memory element |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3812336A (en) * | 1972-12-18 | 1974-05-21 | Ibm | Dynamic address translation scheme using orthogonal squares |
| JPS5721799B2 (ja) * | 1975-02-01 | 1982-05-10 | ||
| US4047163A (en) * | 1975-07-03 | 1977-09-06 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4051354A (en) * | 1975-07-03 | 1977-09-27 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4191996A (en) * | 1977-07-22 | 1980-03-04 | Chesley Gilman D | Self-configurable computer and memory system |
| US4355376A (en) * | 1980-09-30 | 1982-10-19 | Burroughs Corporation | Apparatus and method for utilizing partially defective memory devices |
| US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| US4450559A (en) * | 1981-12-24 | 1984-05-22 | International Business Machines Corporation | Memory system with selective assignment of spare locations |
| US4459685A (en) * | 1982-03-03 | 1984-07-10 | Inmos Corporation | Redundancy system for high speed, wide-word semiconductor memories |
| US4489403A (en) * | 1982-05-24 | 1984-12-18 | International Business Machines Corporation | Fault alignment control system and circuits |
-
1983
- 1983-03-24 US US06/478,594 patent/US4534029A/en not_active Expired - Fee Related
-
1984
- 1984-02-08 JP JP59020140A patent/JPS6024659A/ja active Granted
- 1984-03-09 EP EP84102533A patent/EP0120371B1/en not_active Expired
- 1984-03-09 DE DE8484102533T patent/DE3484542D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562594A (en) * | 1978-10-30 | 1980-05-12 | Fujitsu Ltd | Memory device using defective memory element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024659A (ja) | 1985-02-07 |
| EP0120371B1 (en) | 1991-05-08 |
| EP0120371A2 (en) | 1984-10-03 |
| DE3484542D1 (de) | 1991-06-13 |
| US4534029A (en) | 1985-08-06 |
| EP0120371A3 (en) | 1988-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5754819A (en) | Low-latency memory indexing method and structure | |
| US4335458A (en) | Memory incorporating error detection and correction | |
| US20030105945A1 (en) | Methods and apparatus for a bit rake instruction | |
| US5136588A (en) | Interleaving method and apparatus | |
| JPS58123253A (ja) | エラ−訂正装置 | |
| US5751740A (en) | Error detection and correction system for use with address translation memory controller | |
| US4939733A (en) | Syndrome generator for Hamming code and method for generating syndrome for Hamming code | |
| US4296468A (en) | Address conversion unit for data processing system | |
| JPS6061848A (ja) | メモリシステム | |
| WO1997022053A9 (en) | Error detection and correction system for use with address translation memory controller | |
| EP0006480B1 (en) | Method and apparatus for generating error locating and parity check bytes | |
| EP0095028B1 (en) | Fault alignment control system and circuits | |
| US4800535A (en) | Interleaved memory addressing system and method using a parity signal | |
| JPS6326418B2 (ja) | ||
| US4130880A (en) | Data storage system for addressing data stored in adjacent word locations | |
| JPS6114540B2 (ja) | ||
| US3218612A (en) | Data transfer system | |
| US4519079A (en) | Error correction method and apparatus | |
| US4604684A (en) | Digital computer having unique instruction decoding logic | |
| JPH0413735B2 (ja) | ||
| US5671238A (en) | Method and circuitry for generating r-bit parallel CRC code for an l-bit data source | |
| JP5617776B2 (ja) | メモリ回路，メモリ装置及びメモリデータの誤り訂正方法 | |
| US20040255094A1 (en) | Address offset generation within a data processing system | |
| US6131179A (en) | Reed-Solomon decoding device | |
| JPH10116226A (ja) | 半導体記憶装置のアドレス整列装置 |