JPH0330064A - ベクトルデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業−Ｅの利用分野］ 本発明はベクトルデータ処理装置に関する。

［従来の技術］ 第５図はベクトルデータ処理装置の従来例のブロック図
、第６図は第５図中のベクトルレジスタ制御回路３０４
のブロック図、第７図は本従来例のタイムチャートであ
る。

命令デコーダ３０７は命令コードおよび付随情報をデコ
ードし、第１ベクトルレジスタ制御回路３０４および第
２ベクトルレジスタ制御回路３０５に出力する。ベクト
ルマスクレジスタ３０６は第１ベクトルレジスタ制御回
路３０４より送出されるリードアドレス（要素番号と一
致する）を人力し、第１ベクトルレジスタ３０１より読
出すベクトルデータに対応するマスクデータを第２ベク
トルレジスタ制御回路３０５に出力する。第１ベクトル
レジスタ制御回路３０４は第１ベクトルレジスタ３０１
の読出しおよび書込みの制御を行う回路で、第６図のよ
うに構成されている。人力レジスタ３０３は第１ベクト
ルレジスタ３０１から読出されたベクトルデータを内部
に格納し第２ベクトルレジスタ３０２に出力する。第２
ベクトルレジスタ３０２は人カレジスタ３０３の出力デ
ータを第２ベクトルレジスタ制御回路３０５の制御によ
り格納する。第２ベクトルレジスタ制御回路３０５は第
１ベクトルレジスタ制御回路３０４と同じ構成となって
いる。

次に、第６図の第１ベクトルレジスタ制御回路３０４の
読出しおよび書込み制御について説明する。

まず、はじめに第１ベクトルレジスタ３０１の読出し制
御について説明する。命令デコーダ３０７が第１ベクト
ルレジスタ３０１の読出し命令をデコードすると付随情
報を第１ベクトルレジスタ制御回路３０４に出力する。

ベクトル長カウンタ４０１は命令デコード情報の内の読
出すデータの要素数（以下ベクトル長と称す）をセット
し、カウント値が“０”になるまで毎夕ロックサイクル
“１″ずつ減算する。リードアドレスカウンタ４０２は
命令が発行されるとリセットされ、ベクトル長カウンタ
４０１の値が“１”になるまで毎クロックサイクル“１
”ずつ加算し、第１ベク１・ルレジスタ３０１およびベ
クトルマスクレジスタ３０６に読出しアトレスを出力す
る。

以上の動作により命令語で指定された要素数のベクトル
データが第１ベクトルレジスタ３０１より要素順に毎夕
ロックサイクル出力される。

次に、第１ベクトルレジスタ３０１の古込み時における
動作を説明する。

命令デコーダ３０７は第１ベクトルレジスタ３０１のデ
ータの書込み命令をデコードすると、第１ベクトルレジ
スタ制御回路３０４に対してベクトル長データ、ライト
アドレスデータ、タイマ値、マスクデータ有効指示信号
を出力する。タイマ値とは、命令がデコードされてから
書込みデータが第１ベクトルレジスタ３０１に到達する
までの時間である。また、マスクデータ有効指示信号は
、マスクデータの有効／！！ｌ：効を指示する。タイマ
４０４は命令デコーダ３０７より転送されるタイマ値を
格納すると“０”になるまで毎夕ロックサイクル“１”
ずつ減算し、“０”になるとべクトル長カウンタ４０５
にカウント指示信号を出力する。ベクトル長カウンタ４
０５は命令デコーダ３０７から転送されるベクトル長デ
ータを格納し、タイマ４０４から転送されるカウント指
示信号によりカウント値が“０”になるまで毎夕ロック
サイクル“１”ずつの減算を開始する。また、ベクトル
長カウンタ４０５はカウンタ値が“０″でなく、かつタ
イマ４０４がカウント指示を示しているときライトアド
レスカウンタ４０７にカウント有効を示し、アンド回路
４０８にライト有効を指示する。マスクレジスタ４０６
は命令デコーダ３０７のマスクデータ有効指示信号が有
効を示すとき、ベクトルマスクレジスタ３０６より転送
されるベクトルデータの有効／無効を示すデータ（マス
クデータ）にしたがってライト指示信号をアンド回路４
０Ｂに出力するとともに、カウント指示信号をライトア
ドレスカウンタ４０７に出力する。また、マスクレジス
タ４０６は命令デコーダ３０７のマスクデータ有効指示
信号が無効を示すとき、マスクデータによらずアンド回
路４０８にライト指示信号を出力し、カウント指示信号
をライトアドレスカウンタ４０７に出力する。ライトア
ドレスカウンタ４０７は命令デコーダ３０７から転送さ
れるライトアドレスデータを格納し、ベクトル長カウン
タ４０５がカウント有効を示し、かつ、マスクレジスタ
４０６がカウント有効を示した時に“１”を加算する。

アンド回路４０８はベクトル長カウンタ４０５がライト
有効を示し、マスクレジスタ４０６がライト指示を示す
とき、ライト指示信号を第１ベクトルレジスタ３０１に
出力する。第２ベクトルレジスタ制御回路３０５も同様
な動作を行う。

次に、以上説明したベクトルデータ処理装置において第
１ベクトルレジスタ３０１に格納されているベクトルデ
ータを第２ベクトルレジスタ３０２にマスクデータに従
ってデータ圧縮して格納する命令（以下ｖｃｐ命令と称
す）の動作について説明する。

例としてベクトル長が５、マスクデータが要素番号１，
３．４のデータを有効、要素番号０．　　２のデータを
無効を示す場合について第５図、第６図、第７図を参照
して説明する。第７図はこの例のデータの流れをクロッ
ク毎に記述したタイムチャートである。

１クロック目でまず命令デコーダ３０７のデコード情報
が各部に格納される。第１ベクトルレジスタ制御回路３
０４のベクトル長カウンタ４０１、リードアドレス４０
２にはベクトル長が“５′゛、初期リートアドレス“０
”がそれぞれ格納される。第２ベクトルレジスタ制御回
路３０５のタイマ４０４，ベクトル長カウンタ４０５、
ライトアドレスカウンタ４０７にはそれぞれタイマ値“
１”、ベクトル長“５”、初期ライトアドレス“Ｏ”が
格納され、マスクレジスタ４０６には、命令デコーダ３
０７によってベクトルマスクレジスタ３０６から転送さ
れるマスクデータの有効性が指示される。

２クロック目には、第１ペタトノレレジスタ３０１のア
ドレスＯに格納されているデータＡが人カレジスタ３０
３に格納される。第１ベクトルレジスタ制御回路３０４
のベクｌ・ル長カウンタ４０１は“５”から“１”を減
算した゜゛４”を格納し、リードアドレスカウンタ４０
２はベクトル長カウンタ４０１のカウント指示により“
０”に“１”を加算した“１”を格納する。第２ベクト
ルレジスタ制御回路３０５のタイマ４０４は“１”から
“１”を減算した“Ｏ”を格納し、ライトアドレスカウ
ンタ４０７にカウント有効を１旨示する。ベクトル長カ
ウンタ４０５はアンド回路４０８にライト有効を指示し
、ライトアトレスカウンタ４０７にカウント有効を指示
する。マスクレジスタ４０６は要素０のマスクデータを
格納するが、要素０のマスクデータはデータ無効を示し
ているのでアンド回路４０８とライトアドレスカウンタ
４０７に対してそれぞれライト指示、カウント指示を出
力しない。したがって、３クロックサイクル目での第２
ベクトルレジスタ３０１と第２ベクトルレジスタ制御回
路３０５のライトアドレスカウンタ４０７は更新されな
い。

３クロックサイクル目は入カレジスタ３０３に要素番号
１のデータＢがセットされる。第１ベクトルレジスタ制
御回路３０４のベクトル長カウンタ４０１は“４”から
“１”を減じた“３”を格納し、リードアドレスカウン
タ４０２は″１”に“１”を加算した“２”を格納する
。第２ベクトルレジスタ制御回路３０５のベクトル長カ
ウンタ４０５は“５”から“１”を減じた“４”を格納
し、アンド回路４０８とライトアドレスカウンタ４０７
にそれぞれライト有効、カウント有効を指示する。第２
ベクトルレジスタ制御回路３０５のマスクレジスタ４０
６は要素１のマスクデータを格納し、要素１のマスクデ
ータはデータ有効を示すのでアンド回路４０８とライト
アドレスカウンタ４０７にそれぞれライト指示、カウン
ト指示を出力する。アンド回路４０８は第２ベクトルレ
ジスタ３０２に対してライト指示を出力する。

４クロックサイクノレ目において、第２ペタトノレレジ
スタ３０２は第２ベクトルレジスタ制御回路３０５のア
ンド回路４０８のライト指示に従って人カレジスタ３０
３に格納されているデータＢをライトアドレスカウンタ
４０７で指示されるアドレスＯに格納する。入カレジス
タ３０３にはデータＣがセットされる。第１ベクトルレ
ジスタ制御回路３０４のベクトル長カウンタ４０１、リ
ードアドレスカウンタ４０２はそれぞれ“３′゛から“
２”、“２”から“３“へとカウントする。第２ベクト
ルレジスタ制御回路３０５のベクトル長カウンタ４０５
、ライトアドレスカウンタ４０７はそれぞれ“４”から
“３”、“Ｏ“から“１”へとカウントし、マスクレジ
スタ４０６は無効を示す。

以下、Ｌ記で述べた動作を繰り返すことによって７クロ
ックサイクル目に求めるｖＣＰ命令の結果が第２ベクト
ルレジスタ３０２に得られる。

［発明が解決しようとする課題］ 上述した従来のベクトルデータ処理装置は、ＶＣＰ命令
の場合ベクトルデータとマスクデータを１要素ずつ読出
しマスクデータに従ってベクトルレジスタ、ライトアド
レスカウンタのそれぞれ“ライト指示信号”カウント信
号”を制御しており、このことは無効データも読出す必
要があるので処理性能が低下するという欠点がある。

本発明の目的は、ｖｃｐ命令を高速に実行するベクトル
データ処理装置を提供することである。

［課題を解決するための手段］ 本発明のベクトルデータ処理装置は、 ベクトルデータが格納可能な第１、第２のベクトルレジ
スタと、 第１のベクトルレジスタに格納されているベクトルデー
タの各要素毎に有効または無効を指示するベクトルマス
クデータが格納されるベクトルレジスタと、 前記ベクトルマスクデータが有効を指示するベクトルデ
ータの格納アドレスを出力するアドレス生成手段と、 前記アトレス生成手段から出力されるアドレスのベクト
ルデータを第１のベクトルレジスタから読出し、第２の
ベクトルレジスタに書込むベクトルレジスタ制御手段と
を有している。

［作用］ ベクトルマスクデータが無効を指示するベクトルデータ
の読出しを行なわないので、ＶＣＰ命令の実行を高速に
行なうことができる。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すベクトルデータ処理装
置のブロック図、第２図は第１図の第１ベクトルレジス
タ制御回路１０４のブロック図、第３図は第１図のアド
レス生成回路１０８の回路図である。

第１ベクトルレジスタ１０１、第２ベクトルレジスタ１
０２、入カレジスタ１０３、第２ベクトルレジスタ制御
回路１０５は従来例で説明した第５図の第１ベクトルレ
ジスタ３０１、第２ベクトルレジスタ３０２、人カレジ
スタ３０３、第２ベクトルレジスタ制御回路３０５とそ
れぞれ同様の動作を行う。ベクトルマスクレジスタ１０
６は命令デコーダ１０７とアドレス生成回路１０８にベ
クトルマスクデータを出刀している点を除き従来例と同
様の動作を行う。命令デコーダ１０７の従来例と異なる
点は、ＶＣＰ命令をデコードした時に、ベクトルマスク
レジスタ１０６に格納されているデータ有効を示すマス
クデータの数をベクトル長データとして出力し，圧縮し
たデータを格納する第１ベクトルレジスタ制御回路１０
４に対してマスク無効を出力することである。アドレス
生成回路１０８は最大ベクトル長が８、マスクデータが
“１”のときマスクデータの有効を示す場合の回路で、
第１ベクトルレジスタ制御回路１０４とベクトルマスク
レジスタ１０６からアドレス生成有効信号、リードアド
レスデータＡ、ベクトルマスクデータを入力し、有効な
ベクトルデータが格納されているアドレスで、かつリー
ドアドレスデータが指示するアドレスＡより大きい、最
小のアドレスＲを第１ベクトルレジスタ制御回路１ｏ４
に出力する。ただし、リードアドレスデータＡが“０”
で、かつ、要素番号０のマスクデータがデータ有効を示
す場合には、最初に“Ｏ”の値を生成アドレスＲ　（Ｒ
Ｏ　Ｒ，　Ｒ２）として出力する。

表１はアドレス生成回路１０８の真理値表である。

表１ 次に、第１図の第１ベクトルレジスタ制御回路１０４を
第２図を参照して説明する。

本実施例の第１ベクトルレジスタ制御回路＋０４と従来
例の第６図と異なるのは、フラグレジスタ２０３とセレ
クタ２０９が追加された点とリードアドレスカウンタ２
０２の制御機能を強化した点である。フラグレジスタ２
０３は第１ベクトルレジスタ１０１に格納されているベ
クトルデータのデータ圧縮を行う命令を命令デコーダ１
０７がデコードした時にセットされ、アドレス生成回路
１０８にアドレス生成有効指示を送出する。セレクタ２
０９はフラグレジスタ２０３がリセット状態の時、リー
ドアドレスカウンタ２０２より出力されるリードアドレ
スを選択し、セット状態の時、アドレス生成回路１０８
より人力されるアドレスデータを選択して第１ベクトル
レジスタ＋０１のリードアドレスとして出力する。リー
ドアドレスカウンタ２０２はフラグレジスタ２０３がリ
セット状態の時、“１”ずつの加算結果を格納し、セッ
ト状態の時，アドレス生成回路１０８より人力されるア
ドレスデータを格納する。他の部分は従来例と同様の動
作を行う。

次に、本実施例の動作を従来例で説明したｖｃｐ命令を
例にとり第１図、第２図、第３図、表１を用いて説明す
る。

ベクトル長が５、マスクレジスタ１０６のマスクデータ
が要素番号１，３．４のデータについては有効を示し、
要素番号０．２のデータについては無効を示している。

また、第１ベクトルレジスタ１０１にはデータＡ、デー
タＢ１データＣ、データＤ、データＥが順に格納されて
いる。

今、第１ベクトルレジスタ１０１のデータを圧縮し、第
２ベクトルレジスタ１０２に格納するｖＣＰ命令を命令
デコーダ１０７がデコードすると、命令デコーダ１０７
は第１ベクトルレジスタ制御回路１０４のベクトル長カ
ウンタ２０１、フラグレジスタ２０３に対してそれぞれ
“３″“セット指示”を出力し、第２ベクトルレジスタ
制御回路１０５のタイマ２０４、ベクトル長カウンタ２
０５、ライトアドレスカウンタ２０７、マスクレジスタ
２０６に対してそれぞれ“１゛“３．　　“Ｏ”、“マ
スク無効指示”を出力する。ここで、ベクトル長カウン
タ２０５に出力される“３”はｖＣＰ命令以外ではベク
トル長の“５”であるが、ｖＣＰ命令ではベクトル長で
示される要素の中の有効なデータの数に命令デコーダ１
０７で変換された値である。

１クロックサイクノレ目に第１ベクトノレレジスタ制御
回路１０４のベクトル長カウンタ２０１、リードアドレ
スカウンタ２０２はそれぞれ”３““０”を格納し、フ
ラグレジスタ２０３はセット状態となる。また、第２ベ
クトルレジスタ制御回路１０５のタイマ２０４、ベクト
ル長カウンタ２０５、ライトアドレスカウンタ２０７は
それぞれ″ｌ”，”３”，　　“Ｏ″を格納し、マスク
レジスタ２０６は“マスク無効”を格納する。

２クロックサイクノレ目には、１クロックサイクル目で
第１ベクトルレジスタ制御回路１０４のフラグレジスタ
２０３がセット状態となるのでり一ドアドレスカウンタ
２０２はアドレス生成回路１０８から出力されるリート
アドレスデータを格納し、セレクタ２０９はアドレス生
成回路１０８から出力されるリードアドレスデータを選
択して第１ベクトルレジスタ１０１に出力する。アドレ
ス’ｔ成回路１０８は、第１ベクトルレジスタ制御回路
１０４のリートアドレスカウンタ２０２のリートアドレ
スデータの“Ｏ”とベクトルマスクレジスタ１０６のマ
スクデータにより、リードアトレスデータの“０′゜よ
り大きくしかも有効なベクトルデータのうちの最小の要
素番号の“１”をリードアトレスデータとして第１ベク
トルレジスタ制御回路１０４に出力する。つまりアドレ
ス生成回路１０８は、１クロックサイクル目に、リード
アドレスＡである“０”と、マスクデータである“０１
０１１−−−　　　（一は不定値〉が人力されるため、
リードアドレスＲとして“ｌ”を第１ベクトルレジスタ
制御回路＋０４に出力する。セレクタ２０９はアドレス
生成回路１０８のアドレスデータ“１”を選択するので
第１ベクトルレジスタ１０１に格納されている要素番号
１のデータＢが入カレジスタ１０３に格納される。第２
ベクトルレジスタ制御回路１０５のタイマ２０４は“０
”に更新され、ベクトル長カウンタ２０５に対してカウ
ント指示信号を出力するのでベクトル長カウンタ２０５
はライトアドレスヵウンタ２０７、アンド回路２０８に
対してそれぞれ゛カウント有効指示　，“ライト有効指
示”を出力する。アンド回路２０８はマスクレジスタ２
０６かマスク無効を示すので、ベクトル長カウンタ２０
５のライト有効によってライト指示を第２ベクトルレジ
スタ１０２に出力する。

３クロックサイクル目では、人カレジスタ１０３に格納
されているデータＢが第２ベクトルレジスタ１０２の“
Ｏ”番地に格納される。アトレス生成回路１０８は、リ
ードアドレスＡの″１”を、マスクデータの“０１０１
１−−−”を人力し、表１に示す真理値表からわかるよ
うにリードアドレスＲとして“３“を出力する。このリ
ードアドレスＲはセレクタ２０９によって選択され第１
ベクトルレジスタ１０１のアドレスとして出力される。

したがって、入カレジスタ１０３は、第１ベクトルレジ
スタ１０１の３番地に格納されているデータＤを格納す
る。第１ベクトルレジスタ制御回路１０４のベクトル長
カウンタ２０１、リードアドレスカウンタ２０２はそれ
ぞれ“１”“５”を格納する。第２ベクトルレジスタ制
御回路１０５のベクトル長カウンタ４０５、ライトアド
レスカウンタ２０７は、それぞれ“２”“１゜゜に更新
され、アンド回路２０８は第２ベクトルレジスタ１０２
に対してライト指示を出力する。

以下同様に繰り返すと５クロックサイクル目には求める
ｖＣＰ命令が終了する。

上述したベクトルデータ処理装置は、本発明の−実施例
であり、ｖＣＰ命令のベクトル長の変更を他の命令で実
行してもよい。

［発明の効果］ 以上説明したように本発明は、アドレス生成手段によっ
て有効なベクトルデータの要素番号のみを得、無効なデ
ータの読出しを除くことにより、ｖＣＰ命令の実行を高
速に行うことかできる効果がある。

【図面の簡単な説明】

節１図は本発明の一実施例のベクトルデータ処理装置の
ブロック図、箪２図は第１図の第１ヘクトルレジスタ制
御回路１０４のブロック図、第３図はアドレスＩ［成回
路１０８の回路図、第４図は本実施例のタイムチャート
、第５図は従来例のブロック図、第６図は第５図の第１
ベクトルレジスタ制御回路３０４のブロック図、第７図
は従来例のタイムチャートである。 １０１，３０１・・・第１ベクトルレジスタ、１０２，
３０２・・・ｉ２ベクトルレジスタ、１０３，３０３・
・・人力レジスタ、 １０４，３０４ ・・・第１ベクトルレジスタ制御回路、１０５，３０５ ・・・第２ベクトルレジスタ制御回路、１０６，３０６
・・・ベクトルマスクレジスタ、１０７，３０７・・・
命令デコーダ、 １０８・・・アドレス生成回路、 ２０１，２０５，４０１，４０５ ・・・ベクトル長カウンタ、 ２０２，４０２・・・リードアトレスカウンタ、２０３
・・・フラグレジスタ、 ２０４，４０４・・・タイマ、 ２０６，４０６・・・マスクレジスタ、２０７，４０７
・・・ライトアドレスカウンタ、２０８，４０８・・・
アンド回路、 ２０９・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 １、ベクトルデータが格納可能な第１、第２のベクトル
   レジスタと、 第１のベクトルレジスタに格納されているベクトルデー
   タの各要素毎に有効または無効を指示するベクトルマス
   クデータが格納されるベクトルマスクレジスタと、 前記ベクトルマスクデータが有効を指示するベクトルデ
   ータの格納アドレスを出力するアドレス生成手段と、 前記アドレス生成手段から出力されるアドレスのベクト
   ルデータを第１のベクトルレジスタから読出し、第２の
   ベクトルレジスタに書込むベクトルレジスタ制御手段と
   を有するベクトルデータ処理装置。