JP3149345B2 - データ・ストリームの個々のストリング・シーケンスのデータ圧縮方法及びその実行プロセッサ - Google Patents
データ・ストリームの個々のストリング・シーケンスのデータ圧縮方法及びその実行プロセッサInfo
- Publication number
- JP3149345B2 JP3149345B2 JP31893495A JP31893495A JP3149345B2 JP 3149345 B2 JP3149345 B2 JP 3149345B2 JP 31893495 A JP31893495 A JP 31893495A JP 31893495 A JP31893495 A JP 31893495A JP 3149345 B2 JP3149345 B2 JP 3149345B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- string
- instruction
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3084—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method
- H03M7/3088—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction using adaptive string matching, e.g. the Lempel-Ziv method employing the use of a dictionary, e.g. LZ78
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/005—Statistical coding, e.g. Huffman, run length coding
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はデータ圧縮システム
に関し、特に、各ストリングに対応する指標を有するス
トリングのセットを含む辞書の使用にもとづく、データ
・ストリームの個々のストリング・シーケンスのデータ
圧縮方法及び装置に関する。
に関し、特に、各ストリングに対応する指標を有するス
トリングのセットを含む辞書の使用にもとづく、データ
・ストリームの個々のストリング・シーケンスのデータ
圧縮方法及び装置に関する。
【０００２】
【従来の技術】データ圧縮方法は、特に通信技術におい
て既知である。
て既知である。
【０００３】Ziv及びLempelの名で知られる基本アルゴ
リズムが、Ziv及びLempelによる論文"Compression of I
ndividual Sequences via Variable Rate Coding"（IEE
E Transactions on Infomation Theory IT-24 pp530-53
6）で開示されている。
リズムが、Ziv及びLempelによる論文"Compression of I
ndividual Sequences via Variable Rate Coding"（IEE
E Transactions on Infomation Theory IT-24 pp530-53
6）で開示されている。
【０００４】欧州特許第１２７８１５号"Data compress
ion method"は、Ziv及びLempelのアルゴリズムを改良す
るデータ圧縮方法を開示しており、特に次のステップを
含む。各ストリングに対応する指標を有する前記ストリ
ングのセットと、長さ１の全ての可能なストリングとを
含む辞書を初期化するステップ、現入力位置を前記デー
タ・ストリームの開始にセットし、圧縮されるデータ・
ストリームが尽きるまで以降のステップを繰返すステッ
プ、現入力位置から開始するデータ・ストリーム内の現
ストリングに一致する、前記辞書内の最長のストリング
を決定するステップ、前記最長の一致ストリングＳに対
応付けられる指標の符号化を含む、Ｓに対応する識別子
Ｉを生成するステップ、現入力位置をデータ・ストリー
ム内の前記現ストリングの直後に進めるステップ、先行
する最長一致ストリングＳ、データ・ストリーム内の次
のストリング内のすぐに続く記号、及び以前に一致した
ストリングのシーケンスにもとづき、前記辞書を変更す
るステップ、識別子Ｉを使用装置に送信するステップ及
び前記使用装置においてＩを復号化し、前記ストリング
Ｓを回復するステップ。
ion method"は、Ziv及びLempelのアルゴリズムを改良す
るデータ圧縮方法を開示しており、特に次のステップを
含む。各ストリングに対応する指標を有する前記ストリ
ングのセットと、長さ１の全ての可能なストリングとを
含む辞書を初期化するステップ、現入力位置を前記デー
タ・ストリームの開始にセットし、圧縮されるデータ・
ストリームが尽きるまで以降のステップを繰返すステッ
プ、現入力位置から開始するデータ・ストリーム内の現
ストリングに一致する、前記辞書内の最長のストリング
を決定するステップ、前記最長の一致ストリングＳに対
応付けられる指標の符号化を含む、Ｓに対応する識別子
Ｉを生成するステップ、現入力位置をデータ・ストリー
ム内の前記現ストリングの直後に進めるステップ、先行
する最長一致ストリングＳ、データ・ストリーム内の次
のストリング内のすぐに続く記号、及び以前に一致した
ストリングのシーケンスにもとづき、前記辞書を変更す
るステップ、識別子Ｉを使用装置に送信するステップ及
び前記使用装置においてＩを復号化し、前記ストリング
Ｓを回復するステップ。
【０００５】ＣＣＩＴＴ Ｖ．４２勧告は特にデータ圧
縮方法を取り扱う。しかしながら、こうした方法の実現
はまだ大量の処理資源の使用を必要とする。しかしなが
ら、これらの文書は圧縮機構に関連するストリングの処
理を容易にし、また辞書を記憶するメモリへの多数のア
クセスを容易にするために、どのようにアルゴリズムを
実現するかについては明らかにしていない。
縮方法を取り扱う。しかしながら、こうした方法の実現
はまだ大量の処理資源の使用を必要とする。しかしなが
ら、これらの文書は圧縮機構に関連するストリングの処
理を容易にし、また辞書を記憶するメモリへの多数のア
クセスを容易にするために、どのようにアルゴリズムを
実現するかについては明らかにしていない。
【０００６】
【発明が解決しようとする課題】本発明により解決され
る問題は、記憶効率及び伝送効率を向上させる効率的な
データ圧縮方法及び装置を提供することである。
る問題は、記憶効率及び伝送効率を向上させる効率的な
データ圧縮方法及び装置を提供することである。
【０００７】この問題は、データ・ストリームの個々の
ストリング・シーケンスをデータ圧縮する方法により解
決される。この方法は辞書にもとづき辞書は初期化さ
れ、各ストリングに対応する指標またはコードワードを
有する前記ストリングのセットと、長さ１の全ての可能
なストリングとを含む。辞書はメモリ記憶装置に記憶さ
れ、辞書の現ストリングに対応する現指標またはコード
ワードによりアドレス指定される。本発明により、ツリ
ー構造内の異なるストリングの関係を考慮するようにメ
モリが構成される。これはメモリに記憶される各データ
を４つの別個のフィールドに配列することにより達成さ
れる。
ストリング・シーケンスをデータ圧縮する方法により解
決される。この方法は辞書にもとづき辞書は初期化さ
れ、各ストリングに対応する指標またはコードワードを
有する前記ストリングのセットと、長さ１の全ての可能
なストリングとを含む。辞書はメモリ記憶装置に記憶さ
れ、辞書の現ストリングに対応する現指標またはコード
ワードによりアドレス指定される。本発明により、ツリ
ー構造内の異なるストリングの関係を考慮するようにメ
モリが構成される。これはメモリに記憶される各データ
を４つの別個のフィールドに配列することにより達成さ
れる。
【０００８】
【課題を解決するための手段】第１のフィールドは、メ
モリ内でアドレス指定される現ストリングの最後の文字
の指標またはコードワードを定義する。
モリ内でアドレス指定される現ストリングの最後の文字
の指標またはコードワードを定義する。
【０００９】第２のフィールドは現ストリングと追加の
文字とを含み、その生成がメモリ内でアクセスされる現
ストリングの生成に年代順（chronologically）に続く
第１のストリング（子ストリング）の指標またはコード
ワードを定義する。
文字とを含み、その生成がメモリ内でアクセスされる現
ストリングの生成に年代順（chronologically）に続く
第１のストリング（子ストリング）の指標またはコード
ワードを定義する。
【００１０】第３のフィールドは、メモリ内でアクセス
される現ストリングの生成後に辞書内に現れ、最後の文
字を除き、前記現ストリングと同一の共通文字を有する
ストリング（兄弟ストリング）の指標またはコードワー
ドを定義する。
される現ストリングの生成後に辞書内に現れ、最後の文
字を除き、前記現ストリングと同一の共通文字を有する
ストリング（兄弟ストリング）の指標またはコードワー
ドを定義する。
【００１１】最後に第４のフィールドは、前記現ストリ
ングの最後の文字を除く全ての文字を含むストリング
（親）の指標を定義する。
ングの最後の文字を除く全ての文字を含むストリング
（親）の指標を定義する。
【００１２】従って、辞書内の異なるストリング間の
子、兄弟及び親の関係が辞書を物理的に記憶するメモリ
の構成により表される。このことがデータ圧縮処理を提
供するために必要とされる異なる指標またはコードワー
ドの処理を容易にし、プロセッサから少ない処理資源を
要求する。
子、兄弟及び親の関係が辞書を物理的に記憶するメモリ
の構成により表される。このことがデータ圧縮処理を提
供するために必要とされる異なる指標またはコードワー
ドの処理を容易にし、プロセッサから少ない処理資源を
要求する。
【００１３】更に本発明は、上述の方法を有利に実現す
る新たなプロセッサ構造を提供する。プロセッサ５００
が外部バスにより、辞書を記憶するメモリ記憶装置に接
続される。プロセッサは更に内部バス６５０と、前記外
部バスと前記内部バスとの間に接続され、前記メモリ記
憶装置から読出される前記辞書を表すデータを記憶する
４つのレジスタ７０１、７０２、７０３、７０４の第１
のセットであって、前記第１のレジスタ・セットが前記
メモリ記憶装置から読出されるデータの前記第１、前記
第２、前記第３及び前記第４のフィールドをそれぞれ記
憶する第１、第２、第３及び第４のラッチを含む、前記
第１のレジスタ・セットと全てが前記外部バスと前記内
部バスとの間に接続され、前記メモリ記憶装置から読出
される前記辞書を表すデータを記憶する４つのレジスタ
７０５、７０６、７０７、７０８の第２のセットであっ
て、前記第２のレジスタ・セットが前記メモリ記憶装置
から抽出されるデータの前記第１、前記第２、前記第３
及び前記第４のフィールドをそれぞれ記憶する第１、第
２、第３及び第４のラッチを含む、前記第２のレジスタ
・セットと、前記少なくとも１つのメモリ記憶装置をア
ドレス指定する命令アドレスを記憶するプログラム・カ
ウンタ・レジスタ７１３と、前記少なくとも１つのメモ
リ記憶装置に記憶される命令を受信し、前記プロセッサ
に必要とされる制御信号を生成する処理ユニット６００
とを含む。
る新たなプロセッサ構造を提供する。プロセッサ５００
が外部バスにより、辞書を記憶するメモリ記憶装置に接
続される。プロセッサは更に内部バス６５０と、前記外
部バスと前記内部バスとの間に接続され、前記メモリ記
憶装置から読出される前記辞書を表すデータを記憶する
４つのレジスタ７０１、７０２、７０３、７０４の第１
のセットであって、前記第１のレジスタ・セットが前記
メモリ記憶装置から読出されるデータの前記第１、前記
第２、前記第３及び前記第４のフィールドをそれぞれ記
憶する第１、第２、第３及び第４のラッチを含む、前記
第１のレジスタ・セットと全てが前記外部バスと前記内
部バスとの間に接続され、前記メモリ記憶装置から読出
される前記辞書を表すデータを記憶する４つのレジスタ
７０５、７０６、７０７、７０８の第２のセットであっ
て、前記第２のレジスタ・セットが前記メモリ記憶装置
から抽出されるデータの前記第１、前記第２、前記第３
及び前記第４のフィールドをそれぞれ記憶する第１、第
２、第３及び第４のラッチを含む、前記第２のレジスタ
・セットと、前記少なくとも１つのメモリ記憶装置をア
ドレス指定する命令アドレスを記憶するプログラム・カ
ウンタ・レジスタ７１３と、前記少なくとも１つのメモ
リ記憶装置に記憶される命令を受信し、前記プロセッサ
に必要とされる制御信号を生成する処理ユニット６００
とを含む。
【００１４】このプロセッサは、メモリに記憶されるデ
ータの異なるフィールドへの独立アクセスを容易にし、
辞書の使用にもとづく強力なデータ圧縮機構の設計を可
能にする。
ータの異なるフィールドへの独立アクセスを容易にし、
辞書の使用にもとづく強力なデータ圧縮機構の設計を可
能にする。
【００１５】本発明は、いわゆるZIP-LEMPEL圧縮アルゴ
リズムに由来する任意のデータ圧縮方法または装置に適
応される。特に本発明はＣＣＩＴＴ Ｖ．４２bis勧告
を実現する上で好適である。
リズムに由来する任意のデータ圧縮方法または装置に適
応される。特に本発明はＣＣＩＴＴ Ｖ．４２bis勧告
を実現する上で好適である。
【００１６】
【発明の実施の形態】図１は、本発明による特殊化され
た圧縮プロセッサの一般的なアーキテクチャを示す図で
ある。図中"ブラック・ボックス"で示されるプロセッサ
５００は、フロー制御回路１００と通信してＤＴＥとの
間で送受信されるＤＴＥデータ・フローを管理するよう
に設計される。データのフローはDATA_IN（データ入
力）バス１０１を介して、プロセッサ５００との間で送
受信される。本発明の好適な実施例ではDATA_INバス１
０１は８ビット・バスである。プロセッサ５００はWRIT
E_DATA（データ書込み）及びREAD_DATA（データ読出
し）制御リード５０１及び５０２のセットを有し、これ
らはそれぞれフロー制御１回路１００におけるデータの
書込み及び読出しに使用される。例えばプロセッサ５０
０がこの回路から１バイトを抽出したい場合、プロセッ
サ５００はリード５０２上にREAD_DATA制御信号を活動
化することにより、この抽出を実行する。追加のCNTL_1
_IN（制御１入力）及びCNTL_1_OUT（制御１出力）制御
バス１０２及び５０３のセットは、それぞれフロー制御
の管理のための制御コードのセットとして使用され、こ
れについては以降で詳述される。本発明の好適な実施例
では、バス１０２及び５０３は４ビット・バスの形式を
取る。
た圧縮プロセッサの一般的なアーキテクチャを示す図で
ある。図中"ブラック・ボックス"で示されるプロセッサ
５００は、フロー制御回路１００と通信してＤＴＥとの
間で送受信されるＤＴＥデータ・フローを管理するよう
に設計される。データのフローはDATA_IN（データ入
力）バス１０１を介して、プロセッサ５００との間で送
受信される。本発明の好適な実施例ではDATA_INバス１
０１は８ビット・バスである。プロセッサ５００はWRIT
E_DATA（データ書込み）及びREAD_DATA（データ読出
し）制御リード５０１及び５０２のセットを有し、これ
らはそれぞれフロー制御１回路１００におけるデータの
書込み及び読出しに使用される。例えばプロセッサ５０
０がこの回路から１バイトを抽出したい場合、プロセッ
サ５００はリード５０２上にREAD_DATA制御信号を活動
化することにより、この抽出を実行する。追加のCNTL_1
_IN（制御１入力）及びCNTL_1_OUT（制御１出力）制御
バス１０２及び５０３のセットは、それぞれフロー制御
の管理のための制御コードのセットとして使用され、こ
れについては以降で詳述される。本発明の好適な実施例
では、バス１０２及び５０３は４ビット・バスの形式を
取る。
【００１７】同様に他の側では、ＤＣＥ変換器のデータ
・フローを管理するためにフロー回路２００が使用され
る。
・フローを管理するためにフロー回路２００が使用され
る。
【００１８】後者のデータ・フローはＣＣＩＴＴ勧告
Ｖ．４２bisで定義される可変長のコードワード形式を
有し、DATA_OUTバス５０４を介してプロセッサ５００と
の間で送受信される。DATA_OUTバス５０４は１２ビット
・バスであり、最上位８ビット乃至１２ビットは圧縮処
理の状態に関連する。プロセッサ５００はWRITE_CODEW
（コードワード書込み）及びREAD_CODEW（コードワード
読出し）制御リード５０７及び５０６のセットを有し、
これらはそれぞれフロー制御２回路２００におけるデー
タの書込み及び読出しに使用される。例えばプロセッサ
５００がこの回路２００にコードワードの書込みを希望
する場合、プロセッサ５００はリード５０７上のWRITE_
CODEW制御信号を活動化することによりこの書込みを実
行する。追加のCNTL_2_IN（制御２入力）及びCNTL_2_OU
T（制御２出力）制御バス５０８及び５０５のセット
は、それぞれフロー制御の管理のための制御コードのセ
ットとして使用され、これについては以降で詳述され
る。同様にバス５０８及び５０５は４ビット・バスであ
る。
Ｖ．４２bisで定義される可変長のコードワード形式を
有し、DATA_OUTバス５０４を介してプロセッサ５００と
の間で送受信される。DATA_OUTバス５０４は１２ビット
・バスであり、最上位８ビット乃至１２ビットは圧縮処
理の状態に関連する。プロセッサ５００はWRITE_CODEW
（コードワード書込み）及びREAD_CODEW（コードワード
読出し）制御リード５０７及び５０６のセットを有し、
これらはそれぞれフロー制御２回路２００におけるデー
タの書込み及び読出しに使用される。例えばプロセッサ
５００がこの回路２００にコードワードの書込みを希望
する場合、プロセッサ５００はリード５０７上のWRITE_
CODEW制御信号を活動化することによりこの書込みを実
行する。追加のCNTL_2_IN（制御２入力）及びCNTL_2_OU
T（制御２出力）制御バス５０８及び５０５のセット
は、それぞれフロー制御の管理のための制御コードのセ
ットとして使用され、これについては以降で詳述され
る。同様にバス５０８及び５０５は４ビット・バスであ
る。
【００１９】２つのメモリ回路４００及び３００のセッ
トは、以降で詳述されるように、それぞれプロセッサ５
００のプログラム命令及び辞書入力を記憶するために使
用される。本発明の好適な実施例では、メモリ回路４０
０は１６ビット・ワード命令ワードを記憶するように構
成され、メモリ回路３００は４４ビット辞書入力を記憶
するように構成される。後述のように、各４４ビット入
力は４つの別個フィールド、すなわちデータのための８
ビット・フィールド、及び各々が辞書のツリー構造内の
データ関係を特徴付けるポインタとして作用する３つの
１２ビット・フィールドのセットを含む。
トは、以降で詳述されるように、それぞれプロセッサ５
００のプログラム命令及び辞書入力を記憶するために使
用される。本発明の好適な実施例では、メモリ回路４０
０は１６ビット・ワード命令ワードを記憶するように構
成され、メモリ回路３００は４４ビット辞書入力を記憶
するように構成される。後述のように、各４４ビット入
力は４つの別個フィールド、すなわちデータのための８
ビット・フィールド、及び各々が辞書のツリー構造内の
データ関係を特徴付けるポインタとして作用する３つの
１２ビット・フィールドのセットを含む。
【００２０】メモリ回路４００は、１６ビット・データ
・バス４０１及び１２ビットのCO_ADDRESSアドレス・バ
ス４０２によりプロセッサ５００と通信する。メモリ回
路４００のアドレス指定はプロセッサ５００によるＯＥ
出力許可制御リード４０３の活動化により実行され、メ
モリ回路はアドレス・バス４０２上に同時に存在するア
ドレスに記憶されるデータを提供する。
・バス４０１及び１２ビットのCO_ADDRESSアドレス・バ
ス４０２によりプロセッサ５００と通信する。メモリ回
路４００のアドレス指定はプロセッサ５００によるＯＥ
出力許可制御リード４０３の活動化により実行され、メ
モリ回路はアドレス・バス４０２上に同時に存在するア
ドレスに記憶されるデータを提供する。
【００２１】メモリ回路３００は、４４ビット・データ
・バス３０１、１２ビットのDIC_ADDRESS（辞書アドレ
ス）アドレス・バス３０２により、プロセッサ５００と
通信する。メモリ回路４００のアドレス指定は、リード
５１０及び５１１上の従来のWRITE（書込み）及びREAD
（読出し）制御信号により実行される。
・バス３０１、１２ビットのDIC_ADDRESS（辞書アドレ
ス）アドレス・バス３０２により、プロセッサ５００と
通信する。メモリ回路４００のアドレス指定は、リード
５１０及び５１１上の従来のWRITE（書込み）及びREAD
（読出し）制御信号により実行される。
【００２２】追加のMASTER_RESET（マスタ・リセット）
制御リード００２が、プロセッサ５００の一般リセット
を制御するために使用される。最後にリード００１上の
クロック信号が各回路に提供される。
制御リード００２が、プロセッサ５００の一般リセット
を制御するために使用される。最後にリード００１上の
クロック信号が各回路に提供される。
【００２３】図２は、図３及び図４の特定の構成を示す
ものであり、プロセッサ５００の内部構造の完全な包括
的な図を提供する。図３及び図４は、複数の組合わせ論
理から成る命令状態マシンにもとづき、全ての制御信号
が圧縮処理の実行に使用される。最初に命令状態マシン
６００が、上述のリード００１上のマスタ・クロック、
リード００２上のマスタ・リセット、及びメモリ回路４
００からデータ・バス４０１を介して命令コマンドを受
信する。逆に命令状態マシン６００は、リード５０１上
の出力信号WRITE_DATA、リード５０２上のREAD_DATA、
リード５０７上のWRITE_CODEW、リード５０６上のREAD_
CODEW、及びリード５０９上のＯＥ信号を提供する。
ものであり、プロセッサ５００の内部構造の完全な包括
的な図を提供する。図３及び図４は、複数の組合わせ論
理から成る命令状態マシンにもとづき、全ての制御信号
が圧縮処理の実行に使用される。最初に命令状態マシン
６００が、上述のリード００１上のマスタ・クロック、
リード００２上のマスタ・リセット、及びメモリ回路４
００からデータ・バス４０１を介して命令コマンドを受
信する。逆に命令状態マシン６００は、リード５０１上
の出力信号WRITE_DATA、リード５０２上のREAD_DATA、
リード５０７上のWRITE_CODEW、リード５０６上のREAD_
CODEW、及びリード５０９上のＯＥ信号を提供する。
【００２４】更に状態マシン６００は、それぞれがＷＲ
１／ＲＤ１乃至ＷＲ３０／ＲＤ３０として参照される３
０セットの書込み及び読出し制御信号を提供し、各制御
信号セットは３０個の関連レジスタのセットの１つを制
御するために使用される。これらの３０個の全てのレジ
スタは、双方向トライステート・レジスタであり、１２
ビット内部データ・バス６５０を介して一緒に接続され
る。ＷＲ１書込み制御信号及びＲＤ１読出し制御信号
は、レジスタ７０１を制御するために使用される。同様
にＷＲ２書込み制御信号及びＲＤ２読出し制御信号は、
第２のレジスタ７０２を制御するために使用され、ＷＲ
３書込み制御信号及びＲＤ３読出し制御信号は、第３の
レジスタ７０３を制御するために使用され、ＷＲ４書込
み制御信号及びＲＤ４読出し制御信号は、第４のレジス
タ７０４を制御するために使用され、以下同様であり、
最後にＷＲ３０書込み制御信号及びＲＤ３０読出し制御
信号は、３０番目のレジスタ７３０を制御するために使
用される。
１／ＲＤ１乃至ＷＲ３０／ＲＤ３０として参照される３
０セットの書込み及び読出し制御信号を提供し、各制御
信号セットは３０個の関連レジスタのセットの１つを制
御するために使用される。これらの３０個の全てのレジ
スタは、双方向トライステート・レジスタであり、１２
ビット内部データ・バス６５０を介して一緒に接続され
る。ＷＲ１書込み制御信号及びＲＤ１読出し制御信号
は、レジスタ７０１を制御するために使用される。同様
にＷＲ２書込み制御信号及びＲＤ２読出し制御信号は、
第２のレジスタ７０２を制御するために使用され、ＷＲ
３書込み制御信号及びＲＤ３読出し制御信号は、第３の
レジスタ７０３を制御するために使用され、ＷＲ４書込
み制御信号及びＲＤ４読出し制御信号は、第４のレジス
タ７０４を制御するために使用され、以下同様であり、
最後にＷＲ３０書込み制御信号及びＲＤ３０読出し制御
信号は、３０番目のレジスタ７３０を制御するために使
用される。
【００２５】命令状態マシン６００はまた、メモリ回路
３００の読出し及び書込みを制御する制御信号のセット
を提供し、これらの制御信号には、WRMEM_A、WRMEM_B、
REDMEM_A、RDMEM_B制御信号が含まれる。WRMEM_A及びWR
MEM_BはＯＲゲート８４０の２つの入力リードに伝送さ
れ、ＯＲゲート８４０はリード５１１上にREAD信号を伝
播する出力を有する。RDMEM_A及びRDMEM_Bは、ＯＲゲー
ト８５０の２つの入力リードに伝送され、ＯＲゲート８
５０はリード５１０上に上述のWRITE信号を伝播する出
力を有する。
３００の読出し及び書込みを制御する制御信号のセット
を提供し、これらの制御信号には、WRMEM_A、WRMEM_B、
REDMEM_A、RDMEM_B制御信号が含まれる。WRMEM_A及びWR
MEM_BはＯＲゲート８４０の２つの入力リードに伝送さ
れ、ＯＲゲート８４０はリード５１１上にREAD信号を伝
播する出力を有する。RDMEM_A及びRDMEM_Bは、ＯＲゲー
ト８５０の２つの入力リードに伝送され、ＯＲゲート８
５０はリード５１０上に上述のWRITE信号を伝播する出
力を有する。
【００２６】命令状態マシン６００は、メモリ回路４０
０をアドレス指定するための命令アドレスを含むプログ
ラム・カウンタ（ＰＣ）・レジスタ７１３を制御する制
御信号のセットを提供する。この制御信号セットには、
ＰＣレジスタ７１３内で実行される増分を制御するＩＮ
Ｃ１及びＩＮＣ２制御信号が含まれる。ＩＮＣ１及びＩ
ＮＣ２の２つの制御信号の一方の活動化により、ＰＣレ
ジスタ７１３の増分が１または２ステップにより実行さ
れる。上述のように、ＰＣレジスタ７１３は命令状態マ
シン６００により提供される２つの制御信号ＷＲ１３／
ＲＤ１３を受信する。
０をアドレス指定するための命令アドレスを含むプログ
ラム・カウンタ（ＰＣ）・レジスタ７１３を制御する制
御信号のセットを提供する。この制御信号セットには、
ＰＣレジスタ７１３内で実行される増分を制御するＩＮ
Ｃ１及びＩＮＣ２制御信号が含まれる。ＩＮＣ１及びＩ
ＮＣ２の２つの制御信号の一方の活動化により、ＰＣレ
ジスタ７１３の増分が１または２ステップにより実行さ
れる。上述のように、ＰＣレジスタ７１３は命令状態マ
シン６００により提供される２つの制御信号ＷＲ１３／
ＲＤ１３を受信する。
【００２７】命令状態マシン６００は、ＤＥＣ減分制御
信号及びＩＮＣ増分制御信号を提供し、これらは両者と
もカウンタ・レジスタ７２９に伝送される。カウンタ・
レジスタ７２９はまた、上述のように、２つの制御信号
ＷＲ２９／ＲＤ２９を状態マシン６００から受信する。
信号及びＩＮＣ増分制御信号を提供し、これらは両者と
もカウンタ・レジスタ７２９に伝送される。カウンタ・
レジスタ７２９はまた、上述のように、２つの制御信号
ＷＲ２９／ＲＤ２９を状態マシン６００から受信する。
【００２８】更に２つの制御信号ＡＮＤ及びＯＲのセッ
トが命令状態マシン６００により生成され、ブール回路
８３０の入力リードに伝送される。ブール回路８３０は
また、内部データ・バス６５０及びＲＥＧＬレジスタ７
２７の出力バスの内容を受信する。命令状態マシン６０
０により提供される２つの制御信号ＡＮＤ及びＯＲのレ
ベルにより、ブール回路８３０は、内部データ・バス６
５０とＲＥＧＬレジスタ７２７の出力バスの内容のＡＮ
Ｄ及びＯＲ論理演算を実行する。
トが命令状態マシン６００により生成され、ブール回路
８３０の入力リードに伝送される。ブール回路８３０は
また、内部データ・バス６５０及びＲＥＧＬレジスタ７
２７の出力バスの内容を受信する。命令状態マシン６０
０により提供される２つの制御信号ＡＮＤ及びＯＲのレ
ベルにより、ブール回路８３０は、内部データ・バス６
５０とＲＥＧＬレジスタ７２７の出力バスの内容のＡＮ
Ｄ及びＯＲ論理演算を実行する。
【００２９】命令状態マシン６００は、ＰＣレジスタ７
１３とＳＷＡＰレジスタ７１５の内容の相互交換を制御
するＳＷＡＰ制御信号を提供する。上述のように、前者
は命令状態マシン６００により生成される２つの制御信
号ＲＤ１３及びＷＲ１３を受信する。低感度走査設計
（ＬＳＳＤ：Low Sensitive Design）環境では、各ラッ
チ・セルに対応して２つの別個のラッチが使用されるの
で、こうしたスワップ・オペレーションが直接獲得され
る。非ＬＳＳＤ環境では、こうしたオペレーションは当
業者にとって簡単であるので、詳しい説明は省略する。
１３とＳＷＡＰレジスタ７１５の内容の相互交換を制御
するＳＷＡＰ制御信号を提供する。上述のように、前者
は命令状態マシン６００により生成される２つの制御信
号ＲＤ１３及びＷＲ１３を受信する。低感度走査設計
（ＬＳＳＤ：Low Sensitive Design）環境では、各ラッ
チ・セルに対応して２つの別個のラッチが使用されるの
で、こうしたスワップ・オペレーションが直接獲得され
る。非ＬＳＳＤ環境では、こうしたオペレーションは当
業者にとって簡単であるので、詳しい説明は省略する。
【００３０】更に、状態マシン６００は２つのＳＨＬ左
シフト及びＳＨＲ右シフト制御信号のセットを提供し、
これらの信号はＳＲＥＧシフト・レジスタ７３０の２つ
の入力リードに伝送される。ＳＲＥＧシフト・レジスタ
７３０はまた、上述のように、ＷＲ３０及びＲＤ３０制
御信号を受信する。このレジスタ７３０は左右のいずれ
かの方向への従来のシフト機能を実行するために使用さ
れる。
シフト及びＳＨＲ右シフト制御信号のセットを提供し、
これらの信号はＳＲＥＧシフト・レジスタ７３０の２つ
の入力リードに伝送される。ＳＲＥＧシフト・レジスタ
７３０はまた、上述のように、ＷＲ３０及びＲＤ３０制
御信号を受信する。このレジスタ７３０は左右のいずれ
かの方向への従来のシフト機能を実行するために使用さ
れる。
【００３１】またＡＤＤ制御信号が状態マシン回路６０
０により提供され、算術加算器８２０を制御するために
使用される。加算器８２０は２つの入力バスを有し、そ
れぞれはＡＤＲＥＧレジスタ７２０の内容、及び内部デ
ータ・バス６５０の内容を受信する。実行された加算結
果は、ＲＥＧＲレジスタ７１６の入力バスに伝送され
る。両レジスタ７２０及び７１６は、それぞれＷＲ２０
／ＲＤ２０及びＷＲ１６／ＲＤ１６制御リードを受信す
る。
０により提供され、算術加算器８２０を制御するために
使用される。加算器８２０は２つの入力バスを有し、そ
れぞれはＡＤＲＥＧレジスタ７２０の内容、及び内部デ
ータ・バス６５０の内容を受信する。実行された加算結
果は、ＲＥＧＲレジスタ７１６の入力バスに伝送され
る。両レジスタ７２０及び７１６は、それぞれＷＲ２０
／ＲＤ２０及びＷＲ１６／ＲＤ１６制御リードを受信す
る。
【００３２】比較器８１０は、SEL_LE（選択長）制御信
号の他に、ＣＯＭＰ制御信号を命令状態マシン６００か
ら受信する。SEL_LE制御信号は３ビット・バス上を伝播
される。比較器８１０はまたCOMPREGレジスタ７１８の
内容、及び内部データ・バス６５０の内容を受信する。
命令状態マシン６００により生成されるＣＯＭＰ制御信
号の活動化に際し、またSEL_LEバスに従い、比較器８１
０はCOMPREGレジスタ７１８の出力バス及び内部データ
・バス６５０の両者の８ビット乃至１２ビットの比較を
実行する。比較結果が命令状態マシン６００に接続され
る３つの出力リードＲＥＳ１、ＲＥＳ２及びＲＥＳ３の
セットにより伝播される。本発明の好適な実施例では、
ＲＥＳ１出力リードは内部データ・バス６５０の内容が
COMPREGレジスタ７１８の内容よりも小さい場合に活動
化される。またＲＥＳ２出力リードは、内部データ・バ
ス６５０の内容がCOMPREGレジスタ７１８の内容よりも
大きい場合に活動化され、ＲＥＳ３出力リードは両者の
内容が等しいことを示す。
号の他に、ＣＯＭＰ制御信号を命令状態マシン６００か
ら受信する。SEL_LE制御信号は３ビット・バス上を伝播
される。比較器８１０はまたCOMPREGレジスタ７１８の
内容、及び内部データ・バス６５０の内容を受信する。
命令状態マシン６００により生成されるＣＯＭＰ制御信
号の活動化に際し、またSEL_LEバスに従い、比較器８１
０はCOMPREGレジスタ７１８の出力バス及び内部データ
・バス６５０の両者の８ビット乃至１２ビットの比較を
実行する。比較結果が命令状態マシン６００に接続され
る３つの出力リードＲＥＳ１、ＲＥＳ２及びＲＥＳ３の
セットにより伝播される。本発明の好適な実施例では、
ＲＥＳ１出力リードは内部データ・バス６５０の内容が
COMPREGレジスタ７１８の内容よりも小さい場合に活動
化される。またＲＥＳ２出力リードは、内部データ・バ
ス６５０の内容がCOMPREGレジスタ７１８の内容よりも
大きい場合に活動化され、ＲＥＳ３出力リードは両者の
内容が等しいことを示す。
【００３３】リード１０２及び５０８上のCNTL_1_IN及
びCNTL_2_IN制御信号は、命令状態マシン６００により
制御されるマスク・レジスタ７１７の２つの入力にそれ
ぞれ伝送される。マスク・レジスタ７１７の内容は命令
状態マシン６００により生成される制御信号ＷＲ１７及
びＲＤ１７により、（内部データ・バス６５０を介し
て）読み書きされる。マスク・レジスタ７１７が２つの
バス１０２及び５０８の一方により伝播される信号レベ
ルの変化を検出すると、割込み信号がＩＮＴ出力リード
に生成され、この信号がマスク・レジスタ７１７に記憶
される割込みビット・マスクの内容に従い、命令状態マ
シン６００に伝送される。両方のバス１０２及び５０８
の全ての入力信号線のステータスが命令状態マシン６０
０により生成されるＲＤ３１制御信号により読出され
る。
びCNTL_2_IN制御信号は、命令状態マシン６００により
制御されるマスク・レジスタ７１７の２つの入力にそれ
ぞれ伝送される。マスク・レジスタ７１７の内容は命令
状態マシン６００により生成される制御信号ＷＲ１７及
びＲＤ１７により、（内部データ・バス６５０を介し
て）読み書きされる。マスク・レジスタ７１７が２つの
バス１０２及び５０８の一方により伝播される信号レベ
ルの変化を検出すると、割込み信号がＩＮＴ出力リード
に生成され、この信号がマスク・レジスタ７１７に記憶
される割込みビット・マスクの内容に従い、命令状態マ
シン６００に伝送される。両方のバス１０２及び５０８
の全ての入力信号線のステータスが命令状態マシン６０
０により生成されるＲＤ３１制御信号により読出され
る。
【００３４】DATA_INバス１０１により伝達されるデー
タ・フローは、DATA_INレジスタ７１０の入力バスに伝
送される。DATA_INレジスタ７１０もまた内部データ・
バス６５０に接続され、リード５０１及び５０２上のＷ
Ｒ及びＲＤ制御信号により、バス１０１との間のデータ
の送受信を制御される。同様に双方向の内部データ・バ
ス６５０へのアクセスを制御するために、ＷＲ１９及び
ＲＤ１９制御信号が使用される。
タ・フローは、DATA_INレジスタ７１０の入力バスに伝
送される。DATA_INレジスタ７１０もまた内部データ・
バス６５０に接続され、リード５０１及び５０２上のＷ
Ｒ及びＲＤ制御信号により、バス１０１との間のデータ
の送受信を制御される。同様に双方向の内部データ・バ
ス６５０へのアクセスを制御するために、ＷＲ１９及び
ＲＤ１９制御信号が使用される。
【００３５】一方、DATA_OUTバス５０４により伝達され
るデータ・フローは、DATAOUT（データ出力）レジスタ
７２６の入力バスに伝送される。DATAOUTレジスタ７２
６は内部データ・バス６５０にも接続され、リード５０
７及び５０６上のそれぞれWR_CODEW及びRD_CODEW制御信
号により制御されて、コードワードをDATA_OUTバス５０
４との間で送受信する。同様に双方向の内部データ・バ
ス６５０へのアクセスを制御するために、ＷＲ２６及び
ＲＤ２６制御信号が使用される。
るデータ・フローは、DATAOUT（データ出力）レジスタ
７２６の入力バスに伝送される。DATAOUTレジスタ７２
６は内部データ・バス６５０にも接続され、リード５０
７及び５０６上のそれぞれWR_CODEW及びRD_CODEW制御信
号により制御されて、コードワードをDATA_OUTバス５０
４との間で送受信する。同様に双方向の内部データ・バ
ス６５０へのアクセスを制御するために、ＷＲ２６及び
ＲＤ２６制御信号が使用される。
【００３６】ＷＲ２５及びＲＤ２５制御信号のセットに
よりそのアクセスを制御されるOUT_REGレジスタ７２５
が、内部データ・バス６５０に接続される。OUT_REGレ
ジスタ７２５の内容は、CNTL_2_OUTバス５０５及びCNTL
_1_OUTバス５０３上に連続的に提供される。
よりそのアクセスを制御されるOUT_REGレジスタ７２５
が、内部データ・バス６５０に接続される。OUT_REGレ
ジスタ７２５の内容は、CNTL_2_OUTバス５０５及びCNTL
_1_OUTバス５０３上に連続的に提供される。
【００３７】４つのレジスタ７０５乃至７０８は、外部
データ・バス３０１及び内部データ・バス６５０に接続
され、メモリ回路３００とのインタフェースを可能にす
る。４つのレジスタは、バス４４により伝播される異な
る信号を共有する。バス４４は次のように構成される。
データ・バス３０１及び内部データ・バス６５０に接続
され、メモリ回路３００とのインタフェースを可能にす
る。４つのレジスタは、バス４４により伝播される異な
る信号を共有する。バス４４は次のように構成される。
【００３８】ビット０乃至７：データ・ビット、ビット
８乃至１９：Ｓ１２（子コードワードの１２ビット）、
ビット２０乃至３１：Ｂ１２（兄弟コードワードの１２
ビット）、ビット３２乃至４３：Ｐ１２（親コードワー
ドの１２ビット）。
８乃至１９：Ｓ１２（子コードワードの１２ビット）、
ビット２０乃至３１：Ｂ１２（兄弟コードワードの１２
ビット）、ビット３２乃至４３：Ｐ１２（親コードワー
ドの１２ビット）。
【００３９】レジスタ７０５はDATA_Aレジスタとして参
照され、外部データ・バス３０１のビット０乃至７を受
信する。レジスタ７０６はＳ１２＿Ａレジスタとして参
照され、外部データ・バス３０１のビット８乃至１９を
受信する。レジスタ７０７はＢ１２＿Ａレジスタとして
参照され、外部データ・バス３０１のビット２０乃至３
１を受信する。レジスタ７０８はＰ１２＿Ａレジスタと
して参照され、外部データ・バス３０１のビット３２乃
至４３を受信する。レジスタ７０５乃至７０８の外部デ
ータ・バス３０１へのアクセスは、命令状態マシン６０
０により生成される書込み（WR_MEM_A）及び読出し（RD
_MEM_A）制御信号により、同時に制御される。レジスタ
７０５乃至７０８は、内部データ・バス６５０へもアク
セスできる。しかしながら、このアクセスは別々に実行
される。なぜなら、各レジスタがその固有の書込み及び
読出し制御信号により制御されるからである。レジスタ
７０５は命令状態マシン６００により生成されるＷＲ５
及びＲＤ５制御信号により制御され、レジスタ７０６は
ＷＲ６及びＲＤ６制御信号により制御される。同様にレ
ジスタ７０７はＷＲ７及びＲＤ７制御信号により制御さ
れ、レジスタ７０８はＷＲ８及びＲＤ８制御信号により
制御される。
照され、外部データ・バス３０１のビット０乃至７を受
信する。レジスタ７０６はＳ１２＿Ａレジスタとして参
照され、外部データ・バス３０１のビット８乃至１９を
受信する。レジスタ７０７はＢ１２＿Ａレジスタとして
参照され、外部データ・バス３０１のビット２０乃至３
１を受信する。レジスタ７０８はＰ１２＿Ａレジスタと
して参照され、外部データ・バス３０１のビット３２乃
至４３を受信する。レジスタ７０５乃至７０８の外部デ
ータ・バス３０１へのアクセスは、命令状態マシン６０
０により生成される書込み（WR_MEM_A）及び読出し（RD
_MEM_A）制御信号により、同時に制御される。レジスタ
７０５乃至７０８は、内部データ・バス６５０へもアク
セスできる。しかしながら、このアクセスは別々に実行
される。なぜなら、各レジスタがその固有の書込み及び
読出し制御信号により制御されるからである。レジスタ
７０５は命令状態マシン６００により生成されるＷＲ５
及びＲＤ５制御信号により制御され、レジスタ７０６は
ＷＲ６及びＲＤ６制御信号により制御される。同様にレ
ジスタ７０７はＷＲ７及びＲＤ７制御信号により制御さ
れ、レジスタ７０８はＷＲ８及びＲＤ８制御信号により
制御される。
【００４０】更に外部データ・バス３０１及び内部デー
タ・バス６５０に接続される、別の４つのレジスタ７０
１乃至７０４のセットが存在する。これらは前記同様、
メモリ回路３００とのインタフェースを可能にする。レ
ジスタ７０１はDATA_Bレジスタとして参照され、外部デ
ータ・バス３０１のビット０乃至７を受信する。レジス
タ７０２はＳ１２＿Ｂレジスタとして参照され、外部デ
ータ・バス３０１のビット８乃至１９を受信する。レジ
スタ７０３はＢ１２＿Ｂレジスタとして参照され、外部
データ・バス３０１のビット２０乃至３１を受信する。
レジスタ７０４はＰ１２＿Ｂレジスタとして参照され、
外部データ・バス３０１のビット３２乃至４３を受信す
る。レジスタ７０１乃至７０４の外部データ・バス３０
１へのアクセスは、命令状態マシン６００により生成さ
れる書込み（WR_MEM_B）及び読出し（RD_MEM_B）制御信
号により、同時に制御される。レジスタ７０１乃至７０
４は、内部データ・バス６５０へもアクセスできる。し
かしながら、前記同様、各レジスタがその固有の書込み
及び読出し制御信号により制御されるために、このアク
セスは別々に実行される。レジスタ７０１は、命令状態
マシン６００により生成されるＷＲ１及びＲＤ１制御信
号により制御され、同様にレジスタ７０２はＷＲ２及び
ＲＤ２制御信号により制御され、レジスタ７０３はＷＲ
３及びＲＤ３制御信号により制御され、レジスタ７０４
はＷＲ４及びＲＤ４制御信号により制御される。
タ・バス６５０に接続される、別の４つのレジスタ７０
１乃至７０４のセットが存在する。これらは前記同様、
メモリ回路３００とのインタフェースを可能にする。レ
ジスタ７０１はDATA_Bレジスタとして参照され、外部デ
ータ・バス３０１のビット０乃至７を受信する。レジス
タ７０２はＳ１２＿Ｂレジスタとして参照され、外部デ
ータ・バス３０１のビット８乃至１９を受信する。レジ
スタ７０３はＢ１２＿Ｂレジスタとして参照され、外部
データ・バス３０１のビット２０乃至３１を受信する。
レジスタ７０４はＰ１２＿Ｂレジスタとして参照され、
外部データ・バス３０１のビット３２乃至４３を受信す
る。レジスタ７０１乃至７０４の外部データ・バス３０
１へのアクセスは、命令状態マシン６００により生成さ
れる書込み（WR_MEM_B）及び読出し（RD_MEM_B）制御信
号により、同時に制御される。レジスタ７０１乃至７０
４は、内部データ・バス６５０へもアクセスできる。し
かしながら、前記同様、各レジスタがその固有の書込み
及び読出し制御信号により制御されるために、このアク
セスは別々に実行される。レジスタ７０１は、命令状態
マシン６００により生成されるＷＲ１及びＲＤ１制御信
号により制御され、同様にレジスタ７０２はＷＲ２及び
ＲＤ２制御信号により制御され、レジスタ７０３はＷＲ
３及びＲＤ３制御信号により制御され、レジスタ７０４
はＷＲ４及びＲＤ４制御信号により制御される。
【００４１】ＡＤＤ＿Ａレジスタ７１０は内部データ・
バス６５０によりアクセスされ、メモリ回路３００にDI
C_ADDRESSバス３０２を介し、１２ビットのアドレスを
提供するために使用される。これは辞書を更新するため
の（書込みオペレーション時）、或いは辞書のラインを
読出すための（読出しオペレーション時）、命令状態マ
シン６００によるメモリ回路３００へのアクセスを可能
にする。このレジスタはそのバスをレジスタ７０５乃至
７０８のバスに接続される。これを達成するために、Ａ
ＤＤ＿Ａレジスタ７１０はＷＲ１０書込み制御信号及び
ＲＤ１０読出し制御信号により制御される。
バス６５０によりアクセスされ、メモリ回路３００にDI
C_ADDRESSバス３０２を介し、１２ビットのアドレスを
提供するために使用される。これは辞書を更新するため
の（書込みオペレーション時）、或いは辞書のラインを
読出すための（読出しオペレーション時）、命令状態マ
シン６００によるメモリ回路３００へのアクセスを可能
にする。このレジスタはそのバスをレジスタ７０５乃至
７０８のバスに接続される。これを達成するために、Ａ
ＤＤ＿Ａレジスタ７１０はＷＲ１０書込み制御信号及び
ＲＤ１０読出し制御信号により制御される。
【００４２】ＡＤＤ＿Ｂレジスタ７０９は、内部データ
・バス６５０によりアクセスされ、メモリ回路３００に
DIC_ADDRESSバス３０２を介し、１２ビットのアドレス
を提供するために使用される。これは辞書を更新するた
めの（書込みオペレーション時）、或いは辞書のライン
を読出すための（読出しオペレーション時）、命令状態
マシン６００によるメモリ回路３００へのアクセスを可
能にする。この第２のレジスタは、レジスタ７０１乃至
７０４に対応付けられる。これを達成するために、ＡＤ
Ｄ＿Ｂレジスタ７０９は、ＷＲ９書込み制御信号及びＲ
Ｄ９読出し制御信号により制御される。
・バス６５０によりアクセスされ、メモリ回路３００に
DIC_ADDRESSバス３０２を介し、１２ビットのアドレス
を提供するために使用される。これは辞書を更新するた
めの（書込みオペレーション時）、或いは辞書のライン
を読出すための（読出しオペレーション時）、命令状態
マシン６００によるメモリ回路３００へのアクセスを可
能にする。この第２のレジスタは、レジスタ７０１乃至
７０４に対応付けられる。これを達成するために、ＡＤ
Ｄ＿Ｂレジスタ７０９は、ＷＲ９書込み制御信号及びＲ
Ｄ９読出し制御信号により制御される。
【００４３】下記に上述のプロセッサにより使用されう
る命令セットを生成するテーブルを表１に示す。各命令
は１６ビット・ワードであり、特定の命令を定義する第
１の４ビット・フィールドを含む。２つの追加の６ビッ
ト・フィールドは、１つまたは２つのオペランドを定義
するために使用される。
る命令セットを生成するテーブルを表１に示す。各命令
は１６ビット・ワードであり、特定の命令を定義する第
１の４ビット・フィールドを含む。２つの追加の６ビッ
ト・フィールドは、１つまたは２つのオペランドを定義
するために使用される。
【００４４】
【表１】
【００４５】転送（MOVE）命令は、出所（SOURCE）オペ
ランドにより定義されるレジスタの内容を、宛先（DEST
INATION）オペランドにより定義されるレジスタに移動
する。これを達成するために、命令状態マシン６００は
出所オペランドにより定義される読出し制御信号と、宛
先オペランドにより定義される書込み制御信号の両方を
活動化する。例えばDATA_Aレジスタ７０５の内容をＲＥ
Ｇ４レジスタ７２４に移動する場合、次の命令"0001/01
100/000101"が使用される。なぜなら0001は命令MOVEを
表し、01100はレジスタ７２４をさす値"２４"の２進コ
ードを表し、000101はレジスタ７０５をさす値"５"の２
進コードを表すからである。
ランドにより定義されるレジスタの内容を、宛先（DEST
INATION）オペランドにより定義されるレジスタに移動
する。これを達成するために、命令状態マシン６００は
出所オペランドにより定義される読出し制御信号と、宛
先オペランドにより定義される書込み制御信号の両方を
活動化する。例えばDATA_Aレジスタ７０５の内容をＲＥ
Ｇ４レジスタ７２４に移動する場合、次の命令"0001/01
100/000101"が使用される。なぜなら0001は命令MOVEを
表し、01100はレジスタ７２４をさす値"２４"の２進コ
ードを表し、000101はレジスタ７０５をさす値"５"の２
進コードを表すからである。
【００４６】比較（COMPARE）命令は、出所オペランド
により定義されるレジスタの内容を、COMPREGレジスタ
７１８の内容と比較する。宛先オペランドの３つのＬＳ
ＢビットがSEL_LEバスの内容、すなわちこの比較を実行
するために使用されるビット数を定義する。従って比較
命令を解読するとき、命令状態マシン６００がこれらの
３ビットをSEL_LEバス上に生成し、比較器８１０がCOMP
REGレジスタ７１８の最下位８ビット乃至１２ビット
と、出所オペランドにより定義されるレジスタ（例えば
ＲＥＧ３レジスタ７１４は、番号１４の２進コードに相
当するアドレス"001110"を有する）とを比較する。比較
結果がＲＥＳ１、ＲＥＳ２及びＲＥＳ３リードを介して
命令状態マシン６００に伝送される。ＲＥＳ１、ＲＥＳ
２及びＲＥＳ３の３つのリードの内のＲＥＳ信号の最後
の選択は、宛先オペランドに含まれる３ＭＳＢビットの
内容に従い、命令状態マシン６００により実行される。
により定義されるレジスタの内容を、COMPREGレジスタ
７１８の内容と比較する。宛先オペランドの３つのＬＳ
ＢビットがSEL_LEバスの内容、すなわちこの比較を実行
するために使用されるビット数を定義する。従って比較
命令を解読するとき、命令状態マシン６００がこれらの
３ビットをSEL_LEバス上に生成し、比較器８１０がCOMP
REGレジスタ７１８の最下位８ビット乃至１２ビット
と、出所オペランドにより定義されるレジスタ（例えば
ＲＥＧ３レジスタ７１４は、番号１４の２進コードに相
当するアドレス"001110"を有する）とを比較する。比較
結果がＲＥＳ１、ＲＥＳ２及びＲＥＳ３リードを介して
命令状態マシン６００に伝送される。ＲＥＳ１、ＲＥＳ
２及びＲＥＳ３の３つのリードの内のＲＥＳ信号の最後
の選択は、宛先オペランドに含まれる３ＭＳＢビットの
内容に従い、命令状態マシン６００により実行される。
【００４７】加算（ADD）命令は、ＡＤＲＥＧレジスタ
７２０の内容と、出所オペランドにより定義されるレジ
スタの内容との算術加算を実行する。これを達成するた
めに、ＡＤＤ命令の解読に際し、命令状態マシン６００
は出所オペランドにより定義されるレジスタの読出し
（READ）信号と共に、加算器回路８２０へのＡＤＤ制御
信号を活動化する。従って、そのレジスタの内容が内部
データ・バス６５０に伝送され、加算器回路８２０は内
部データ・バス６５０上のこの内容と、ＡＤＲＥＧレジ
スタ７２０の内容との加算を計算する。結果がＲＥＧＲ
レジスタ７１６に記憶される。
７２０の内容と、出所オペランドにより定義されるレジ
スタの内容との算術加算を実行する。これを達成するた
めに、ＡＤＤ命令の解読に際し、命令状態マシン６００
は出所オペランドにより定義されるレジスタの読出し
（READ）信号と共に、加算器回路８２０へのＡＤＤ制御
信号を活動化する。従って、そのレジスタの内容が内部
データ・バス６５０に伝送され、加算器回路８２０は内
部データ・バス６５０上のこの内容と、ＡＤＲＥＧレジ
スタ７２０の内容との加算を計算する。結果がＲＥＧＲ
レジスタ７１６に記憶される。
【００４８】ＡＮＤ命令はＲＥＧＬレジスタ７２７の内
容と、出所オペランドの内容により定義されるレジスタ
の内容との論理積演算を実行する。これを達成するため
に、ＡＮＤ命令の解読に際し、命令状態マシン６００は
ブール回路８３０へのＡＮＤ制御信号、及び出所オペラ
ンドにより定義されるアドレスを有するレジスタの読出
し制御信号を活動化する。従ってブール回路８３０は、
そのレジスタの内容と、ＲＥＧＬレジスタ７２７の内容
とのビット毎の論理積演算を実行する。結果がＲＥＧＲ
レジスタ７２８に転送される。
容と、出所オペランドの内容により定義されるレジスタ
の内容との論理積演算を実行する。これを達成するため
に、ＡＮＤ命令の解読に際し、命令状態マシン６００は
ブール回路８３０へのＡＮＤ制御信号、及び出所オペラ
ンドにより定義されるアドレスを有するレジスタの読出
し制御信号を活動化する。従ってブール回路８３０は、
そのレジスタの内容と、ＲＥＧＬレジスタ７２７の内容
とのビット毎の論理積演算を実行する。結果がＲＥＧＲ
レジスタ７２８に転送される。
【００４９】同様にＯＲ命令は、ＲＥＧＬレジスタ７２
７の内容と、出所オペランドの内容により定義されるレ
ジスタの内容との論理和演算を実行する。これを達成す
るためにＯＲ命令の解読に際し、命令状態マシン６００
はブール回路８３０へのＯＲ制御信号、及び出所オペラ
ンドにより定義されるアドレスを有するレジスタの読出
し制御信号を活動化する。従ってブール回路８３０は、
そのレジスタの内容と、ＲＥＧＬレジスタ７２７の内容
とのビット毎の論理和演算を実行する。結果がＲＥＧＲ
レジスタ７２８に転送される。
７の内容と、出所オペランドの内容により定義されるレ
ジスタの内容との論理和演算を実行する。これを達成す
るためにＯＲ命令の解読に際し、命令状態マシン６００
はブール回路８３０へのＯＲ制御信号、及び出所オペラ
ンドにより定義されるアドレスを有するレジスタの読出
し制御信号を活動化する。従ってブール回路８３０は、
そのレジスタの内容と、ＲＥＧＬレジスタ７２７の内容
とのビット毎の論理和演算を実行する。結果がＲＥＧＲ
レジスタ７２８に転送される。
【００５０】ＩＬＯＡＤ命令はＲＥＧ１レジスタ７１２
に、宛先及び出所オペランドの内容により定義されるデ
ータをロードする。宛先オペランドは最上位６ビットを
形成し、出所オペランドは最下位６ビットを形成する。
これを達成するためにＩＬＯＡＤ命令の解読に際し、命
令状態マシン６００はＷＲ１１制御信号を活動化し、ま
た内部データ・バス６５０上に１６ビット・データ・バ
ス４０１により伝播される最下位１２ビットの内容を転
送し、これが宛先及び出所オペランドを形成する。
に、宛先及び出所オペランドの内容により定義されるデ
ータをロードする。宛先オペランドは最上位６ビットを
形成し、出所オペランドは最下位６ビットを形成する。
これを達成するためにＩＬＯＡＤ命令の解読に際し、命
令状態マシン６００はＷＲ１１制御信号を活動化し、ま
た内部データ・バス６５０上に１６ビット・データ・バ
ス４０１により伝播される最下位１２ビットの内容を転
送し、これが宛先及び出所オペランドを形成する。
【００５１】間接ジャンプ（INDIRECT JUMP）命令は、
出所オペランドにより定義されるアドレスのレジスタの
内容を、ＰＣレジスタ７１３に転送する。これを達成す
るために、間接ジャンプ命令の解読に際し、命令状態マ
シン６００は、出所レジスタの読出し制御信号、及びＰ
Ｃレジスタ７１３へのＷＲ１３書込み制御信号を活動化
する。
出所オペランドにより定義されるアドレスのレジスタの
内容を、ＰＣレジスタ７１３に転送する。これを達成す
るために、間接ジャンプ命令の解読に際し、命令状態マ
シン６００は、出所レジスタの読出し制御信号、及びＰ
Ｃレジスタ７１３へのＷＲ１３書込み制御信号を活動化
する。
【００５２】左シフト（ＳＨＬ）命令は、ＳＲＥＧレジ
スタ７３０の内容の左シフト機能を実行するために使用
される。これを達成するために左シフト命令の解読に際
し、命令状態マシン６００はＳＲＥＧレジスタ７３０へ
のＳＨＬ制御信号を活動化する。
スタ７３０の内容の左シフト機能を実行するために使用
される。これを達成するために左シフト命令の解読に際
し、命令状態マシン６００はＳＲＥＧレジスタ７３０へ
のＳＨＬ制御信号を活動化する。
【００５３】反対に、右シフト（ＳＨＲ）命令は、ＳＲ
ＥＧレジスタ７３０の内容の右シフト機能を実行するた
めに使用される。これを達成するために右シフト命令の
解読に際し、命令状態マシン６００はＳＲＥＧレジスタ
７３０へのＳＨＲ制御信号を活動化する。
ＥＧレジスタ７３０の内容の右シフト機能を実行するた
めに使用される。これを達成するために右シフト命令の
解読に際し、命令状態マシン６００はＳＲＥＧレジスタ
７３０へのＳＨＲ制御信号を活動化する。
【００５４】ＩＮＣ命令は、ＣＮＴＲレジスタ７２９に
接続されるＩＮＣ制御リードの活動化により、ＣＮＴＲ
レジスタ７２９の増分を実行する。
接続されるＩＮＣ制御リードの活動化により、ＣＮＴＲ
レジスタ７２９の増分を実行する。
【００５５】同様にＤＥＣ命令は、ＣＮＴＲレジスタ７
２９に接続されるＤＥＣ制御リードの活動化により、Ｃ
ＮＴＲレジスタ７２９の減分を実行する。従って、ＣＮ
ＴＲレジスタ７２９は、命令状態マシン６００により生
成され、ＩＮＣまたはＤＥＣ制御リードにより伝播され
る制御信号に従い、その内容の増分または減分を実行す
ることができる。
２９に接続されるＤＥＣ制御リードの活動化により、Ｃ
ＮＴＲレジスタ７２９の減分を実行する。従って、ＣＮ
ＴＲレジスタ７２９は、命令状態マシン６００により生
成され、ＩＮＣまたはＤＥＣ制御リードにより伝播され
る制御信号に従い、その内容の増分または減分を実行す
ることができる。
【００５６】スワップ（SWAP）命令は、ＰＣレジスタ７
１３の内容とスワップ・レジスタ７１５の内容との相互
交換を制御するために使用される。命令バス４０１上の
スワップ命令の解読に際し、命令状態マシン６００はス
ワップ制御信号を生成し、これがＰＣレジスタ７１３及
びスワップ・レジスタ７１５の両方に伝送される。
１３の内容とスワップ・レジスタ７１５の内容との相互
交換を制御するために使用される。命令バス４０１上の
スワップ命令の解読に際し、命令状態マシン６００はス
ワップ制御信号を生成し、これがＰＣレジスタ７１３及
びスワップ・レジスタ７１５の両方に伝送される。
【００５７】外部転送（MOVE EXTERNAL）命令は、宛先
オペランドの内容（転送のタイプをさす）に従い、プロ
セッサ５００と外部装置１００、２００、３００の１つ
との間でデータの８つの個々の転送のセットを提供す
る。
オペランドの内容（転送のタイプをさす）に従い、プロ
セッサ５００と外部装置１００、２００、３００の１つ
との間でデータの８つの個々の転送のセットを提供す
る。
【００５８】第１のタイプの転送（READ_DATA）は、FLO
W_CONTROL1_IN回路１００により提供されるデータをDAT
A_IN（データ入力）レジスタ７１９に転送する。これを
達成するために、このタイプの外部転送命令の解読に際
し、命令状態マシン６００はREAD_DATAリード５０２を
活動化し、これがFLOW_CONTROL1_IN回路１００及びDATA
_INレジスタ７１９のREAD_DATA入力リードに伝送され
る。
W_CONTROL1_IN回路１００により提供されるデータをDAT
A_IN（データ入力）レジスタ７１９に転送する。これを
達成するために、このタイプの外部転送命令の解読に際
し、命令状態マシン６００はREAD_DATAリード５０２を
活動化し、これがFLOW_CONTROL1_IN回路１００及びDATA
_INレジスタ７１９のREAD_DATA入力リードに伝送され
る。
【００５９】第２のタイプの転送（WRITE_DATA）は、DA
TA_INレジスタ７１９により提供されるデータをFLOW_CO
NTROL1_IN回路１００に転送する。これを達成するため
に、この第２のタイプの外部転送命令の解読に際し、命
令状態マシン６００はWRITE_DATAリード５０１を活動化
し、これがFLOW_CONTROL1_IN回路１００及びDATA_INレ
ジスタ７１９のWRITE_DATA入力リードに伝送される。
TA_INレジスタ７１９により提供されるデータをFLOW_CO
NTROL1_IN回路１００に転送する。これを達成するため
に、この第２のタイプの外部転送命令の解読に際し、命
令状態マシン６００はWRITE_DATAリード５０１を活動化
し、これがFLOW_CONTROL1_IN回路１００及びDATA_INレ
ジスタ７１９のWRITE_DATA入力リードに伝送される。
【００６０】第３のタイプの転送（READ_CODEWORD）
は、FLOW_CONTROL2_OUT回路２００により提供されるデ
ータをDATA_OUTレジスタ７２６に転送する。これを達成
するために、この第３のタイプの外部転送命令の解読に
際し、命令状態マシン６００はREAD_CODEWORDリード５
０６を活動化し、これがFLOW_CONTROL2_OUT回路２００
及びDATA_OUTレジスタ７２６のREAD_CODEWORD入力リー
ドに伝送される。
は、FLOW_CONTROL2_OUT回路２００により提供されるデ
ータをDATA_OUTレジスタ７２６に転送する。これを達成
するために、この第３のタイプの外部転送命令の解読に
際し、命令状態マシン６００はREAD_CODEWORDリード５
０６を活動化し、これがFLOW_CONTROL2_OUT回路２００
及びDATA_OUTレジスタ７２６のREAD_CODEWORD入力リー
ドに伝送される。
【００６１】第４のタイプの転送（WRITE_CODEWORD）
は、DATA_OUTレジスタ７２６により提供されるデータを
FLOW_CONTROL2_OUT回路２００に転送する。これを達成
するために、この第４のタイプの外部転送命令の解読に
際し、命令状態マシン６００はWRITE_CODEWORDリード５
０７を活動化し、これがFLOW_CONTROL2_OUT回路２００
及びDATA_OUTレジスタ７２６のWRITE_CODEWORD入力リー
ドに伝送される。
は、DATA_OUTレジスタ７２６により提供されるデータを
FLOW_CONTROL2_OUT回路２００に転送する。これを達成
するために、この第４のタイプの外部転送命令の解読に
際し、命令状態マシン６００はWRITE_CODEWORDリード５
０７を活動化し、これがFLOW_CONTROL2_OUT回路２００
及びDATA_OUTレジスタ７２６のWRITE_CODEWORD入力リー
ドに伝送される。
【００６２】第５のタイプの転送（READ_MEM_to_A）
は、ＡＤＤＡレジスタ７１０の内容により定義されるメ
モリ３００のアドレスから、レジスタ７０５、７０６、
７０７及び７０８のセットにデータを転送する。これを
達成するためにこの第５のタイプの外部転送命令の解読
に際し、命令状態マシン６００はＯＲゲート８５０の入
力に接続される他に、DATA_Aレジスタ７０５、Ｓ１２Ａ
レジスタ７０６、Ｂ１２Ａレジスタ７０７、及びＰ１２
Ａレジスタ７０８のそれぞれの内容をアクセスするため
にも使用されるRDMEM_Aリードを活動化する。従って、
ＯＲゲート８５０の出力はメモリ３００の読出し（REA
D）入力リード５１１を活動化する。
は、ＡＤＤＡレジスタ７１０の内容により定義されるメ
モリ３００のアドレスから、レジスタ７０５、７０６、
７０７及び７０８のセットにデータを転送する。これを
達成するためにこの第５のタイプの外部転送命令の解読
に際し、命令状態マシン６００はＯＲゲート８５０の入
力に接続される他に、DATA_Aレジスタ７０５、Ｓ１２Ａ
レジスタ７０６、Ｂ１２Ａレジスタ７０７、及びＰ１２
Ａレジスタ７０８のそれぞれの内容をアクセスするため
にも使用されるRDMEM_Aリードを活動化する。従って、
ＯＲゲート８５０の出力はメモリ３００の読出し（REA
D）入力リード５１１を活動化する。
【００６３】第６のタイプの転送（READ_MEM_to_B）
は、ＡＤＤＢレジスタ７０９の内容により定義されるメ
モリ３００のアドレスから、レジスタ７０１、７０２、
７０３及び７０４のセットにデータを転送する。これを
達成するために、この第６のタイプの外部転送命令の解
読に際し、命令状態マシン６００はＯＲゲート８５０の
入力に接続される他、DATA_Bレジスタ７０１、Ｓ１２Ｂ
レジスタ７０２、Ｂ１２Ｂレジスタ７０３、及びＰ１２
Ｂレジスタ７０４のそれぞれの内容をアクセスするため
にも使用されるRDMEM_Bリードを活動化する。従ってＯ
Ｒゲート８５０の出力は、メモリ３００の読出し（REA
D）入力リード５１１を活動化する。
は、ＡＤＤＢレジスタ７０９の内容により定義されるメ
モリ３００のアドレスから、レジスタ７０１、７０２、
７０３及び７０４のセットにデータを転送する。これを
達成するために、この第６のタイプの外部転送命令の解
読に際し、命令状態マシン６００はＯＲゲート８５０の
入力に接続される他、DATA_Bレジスタ７０１、Ｓ１２Ｂ
レジスタ７０２、Ｂ１２Ｂレジスタ７０３、及びＰ１２
Ｂレジスタ７０４のそれぞれの内容をアクセスするため
にも使用されるRDMEM_Bリードを活動化する。従ってＯ
Ｒゲート８５０の出力は、メモリ３００の読出し（REA
D）入力リード５１１を活動化する。
【００６４】第７のタイプの転送（WRITE_MEM_to_A）
は、レジスタ７０５、７０６、７０７及び７０８のセッ
トから、ＡＤＤＡレジスタ７１０の内容により定義され
るメモリ３００のアドレスにデータを転送する。これを
達成するために、この第７のタイプの外部転送命令の解
読に際し、命令状態マシン６００は、ＯＲゲート８４０
の入力に接続される他、DATA_Aレジスタ７０５、Ｓ１２
Ａレジスタ７０６、Ｂ１２Ａレジスタ７０７、及びＰ１
２Ａレジスタ７０８のそれぞれの内容をアクセスするた
めにも使用されるWRMEM_Aリードを活動化する。従っ
て、ＯＲゲート８４０の出力は、メモリ３００の書込み
（WRITE）入力リード５１０を活動化する。
は、レジスタ７０５、７０６、７０７及び７０８のセッ
トから、ＡＤＤＡレジスタ７１０の内容により定義され
るメモリ３００のアドレスにデータを転送する。これを
達成するために、この第７のタイプの外部転送命令の解
読に際し、命令状態マシン６００は、ＯＲゲート８４０
の入力に接続される他、DATA_Aレジスタ７０５、Ｓ１２
Ａレジスタ７０６、Ｂ１２Ａレジスタ７０７、及びＰ１
２Ａレジスタ７０８のそれぞれの内容をアクセスするた
めにも使用されるWRMEM_Aリードを活動化する。従っ
て、ＯＲゲート８４０の出力は、メモリ３００の書込み
（WRITE）入力リード５１０を活動化する。
【００６５】第８のタイプの転送（WRITE_MEM_to_B）
は、レジスタ７０１、７０２、７０３及び７０４のセッ
トから、ＡＤＤＢレジスタ７０９の内容により定義され
るメモリ３００のアドレスにデータを転送する。これを
達成するために、この第８のタイプの外部転送命令の解
読に際し、命令状態マシン６００はＯＲゲート８４０の
入力に接続される他に、DATA_Bレジスタ７０１、Ｓ１２
Ｂレジスタ７０、Ｂ１２Ｂレジスタ７０３、及びＰ１２
Ｂレジスタ７０４のそれぞれの内容をアクセスするため
にも使用されるWRMEM_Bリードを活動化する。従ってＯ
Ｒゲート８４０の出力は、メモリ３００の書込み（WRIT
E）入力リード５１０を活動化する。
は、レジスタ７０１、７０２、７０３及び７０４のセッ
トから、ＡＤＤＢレジスタ７０９の内容により定義され
るメモリ３００のアドレスにデータを転送する。これを
達成するために、この第８のタイプの外部転送命令の解
読に際し、命令状態マシン６００はＯＲゲート８４０の
入力に接続される他に、DATA_Bレジスタ７０１、Ｓ１２
Ｂレジスタ７０、Ｂ１２Ｂレジスタ７０３、及びＰ１２
Ｂレジスタ７０４のそれぞれの内容をアクセスするため
にも使用されるWRMEM_Bリードを活動化する。従ってＯ
Ｒゲート８４０の出力は、メモリ３００の書込み（WRIT
E）入力リード５１０を活動化する。
【００６６】直接ジャンプ（IMMEDIATE JUMP）命令は、
宛先及び出所オペランドの内容により定義されるアドレ
スをＰＣレジスタ７１３に転送する。宛先オペランドは
そのアドレスの最上位６ビットを形成し、出所オペラン
ドはそのアドレスの最下位６ビットを形成する。これを
達成するために、直接ジャンプ命令の解読に際し、命令
状態マシン６００はＰＣレジスタ７１３に接続されるＷ
Ｒ１３制御リードを活動化する。また命令状態マシン６
００は、バス４０１の最下位１２ビットの内容を内部バ
ス６５０上に転送し、ＰＣレジスタ７１３にこの内容を
ロードする。
宛先及び出所オペランドの内容により定義されるアドレ
スをＰＣレジスタ７１３に転送する。宛先オペランドは
そのアドレスの最上位６ビットを形成し、出所オペラン
ドはそのアドレスの最下位６ビットを形成する。これを
達成するために、直接ジャンプ命令の解読に際し、命令
状態マシン６００はＰＣレジスタ７１３に接続されるＷ
Ｒ１３制御リードを活動化する。また命令状態マシン６
００は、バス４０１の最下位１２ビットの内容を内部バ
ス６５０上に転送し、ＰＣレジスタ７１３にこの内容を
ロードする。
【００６７】以降で定義される命令セットは網羅的では
なく、追加の命令が本発明のプロセッサに導入されうる
ことに気付かれよう。一般的に言えば、順序付けはＰＣ
レジスタ７１３の動作にもとづく。マシン全体を通じて
リード００１上に提供されるマスタ・クロック信号の２
つの状態、並びに立上り及び立下りエッジが、次のよう
に使用される。本発明の好適な実施例では、マスタ・ク
ロック信号の立上りエッジにおいて、命令状態マシン６
００がバス４０１上の命令をフェッチし、そのアドレス
がＰＣレジスタ７１３に記憶される。これは記憶装置４
００に伝送されるリード４０３上のＯＥ制御信号を活動
化することにより達成される。命令が従ってそのメモリ
からバス４０１上に転送される。立上りエッジに続く正
状態では、命令状態マシン６００は命令の解読を実行
し、解読される命令に関連する回路を制御するために必
要な全ての論理状態を生成する。状態が固定されると、
マスタ・クロック信号の立下りエッジにおいて、命令状
態マシン６００は命令の実行を完了するために必要なパ
ルスを生成する。こうした順序付けは、ＲＩＳＣ（縮小
命令セット制御）プロセッサ技術において既知である。 注）pour les inventeurs：merci de verifier l'appel
lation RISC。
なく、追加の命令が本発明のプロセッサに導入されうる
ことに気付かれよう。一般的に言えば、順序付けはＰＣ
レジスタ７１３の動作にもとづく。マシン全体を通じて
リード００１上に提供されるマスタ・クロック信号の２
つの状態、並びに立上り及び立下りエッジが、次のよう
に使用される。本発明の好適な実施例では、マスタ・ク
ロック信号の立上りエッジにおいて、命令状態マシン６
００がバス４０１上の命令をフェッチし、そのアドレス
がＰＣレジスタ７１３に記憶される。これは記憶装置４
００に伝送されるリード４０３上のＯＥ制御信号を活動
化することにより達成される。命令が従ってそのメモリ
からバス４０１上に転送される。立上りエッジに続く正
状態では、命令状態マシン６００は命令の解読を実行
し、解読される命令に関連する回路を制御するために必
要な全ての論理状態を生成する。状態が固定されると、
マスタ・クロック信号の立下りエッジにおいて、命令状
態マシン６００は命令の実行を完了するために必要なパ
ルスを生成する。こうした順序付けは、ＲＩＳＣ（縮小
命令セット制御）プロセッサ技術において既知である。 注）pour les inventeurs：merci de verifier l'appel
lation RISC。
【００６８】こうしたプロセッサは、通常、１クロック
周期内において、１命令の読出し、解読及び実行を成し
遂げる。命令の実行が完了すると（これはリード００１
上のマスタ・クロックの負の状態において発生する）、
ＰＣレジスタ７１３はスワップされるか（スワップ・レ
ジスタ７１５を巻込む）、若しくはリセットされるか、
または命令の実行に従い１乃至２だけ増分される。
周期内において、１命令の読出し、解読及び実行を成し
遂げる。命令の実行が完了すると（これはリード００１
上のマスタ・クロックの負の状態において発生する）、
ＰＣレジスタ７１３はスワップされるか（スワップ・レ
ジスタ７１５を巻込む）、若しくはリセットされるか、
または命令の実行に従い１乃至２だけ増分される。
【００６９】ＰＣレジスタ７１３のリセットは、マスタ
・リセット制御信号がリード００２上に受信されるとき
に実行される。
・リセット制御信号がリード００２上に受信されるとき
に実行される。
【００７０】ＰＣレジスタ７１３とスワップ・レジスタ
７１５とのスワップは、後述のスワップ命令の解読また
は実行において、または１命令の完了時に実行され、そ
の時割込み制御信号がマスク・レジスタ７１７のＩＮＴ
出力リードに生成される。
７１５とのスワップは、後述のスワップ命令の解読また
は実行において、または１命令の完了時に実行され、そ
の時割込み制御信号がマスク・レジスタ７１７のＩＮＴ
出力リードに生成される。
【００７１】（スワップ命令を除く）各命令の実行の終
りに、ＰＣレジスタ７１３の増分がＲＥＳ１、ＲＥＳ２
またはＲＥＳ３の３信号の１つの状態に従い制御され
る。これは丁度、特別な比較命令が処理されているもの
と見なされる。考慮されるＲＥＳ１、ＲＥＳ２またはＲ
ＥＳ３の１つが'０'レベルを伝播する場合、命令状態マ
シン６００はＩＮＣ１制御信号を活動化し、この信号が
ＰＣレジスタ７１３を１だけ増分する。逆に考慮される
ＲＥＳ１、ＲＥＳ２またはＲＥＳ３の１つが'１'レベル
を伝播する場合、命令状態マシン６００はＩＮＣ２制御
信号を活動化し、この信号がＰＣレジスタ７１３を２だ
け増分する。また命令状態マシン６００はＰＣレジスタ
７１３をデフォルト指定により１だけ増分するために、
すなわち、比較命令以外の命令が処理されるとき、ＩＮ
Ｃ１制御信号を活動化する。
りに、ＰＣレジスタ７１３の増分がＲＥＳ１、ＲＥＳ２
またはＲＥＳ３の３信号の１つの状態に従い制御され
る。これは丁度、特別な比較命令が処理されているもの
と見なされる。考慮されるＲＥＳ１、ＲＥＳ２またはＲ
ＥＳ３の１つが'０'レベルを伝播する場合、命令状態マ
シン６００はＩＮＣ１制御信号を活動化し、この信号が
ＰＣレジスタ７１３を１だけ増分する。逆に考慮される
ＲＥＳ１、ＲＥＳ２またはＲＥＳ３の１つが'１'レベル
を伝播する場合、命令状態マシン６００はＩＮＣ２制御
信号を活動化し、この信号がＰＣレジスタ７１３を２だ
け増分する。また命令状態マシン６００はＰＣレジスタ
７１３をデフォルト指定により１だけ増分するために、
すなわち、比較命令以外の命令が処理されるとき、ＩＮ
Ｃ１制御信号を活動化する。
【００７２】上述の構造は、特にＶ．４２bisデータ圧
縮プロシージャに準拠する符号化及び復号化機構を提供
するために設計される。
縮プロシージャに準拠する符号化及び復号化機構を提供
するために設計される。
【００７３】要するに、符号化機構は特定の長さを有す
るコードワードの使用にもとづく。ＤＴＥから中継回路
を通じて受信される各文字は、文字ストリングの１部を
形成し、これが次に特徴付けコードワードにより表現さ
れる。この処理は辞書を使用また保守し、ストリングが
それらの対応するコードワードと共に記憶される。辞書
は符号化機構の間に動的に更新される。
るコードワードの使用にもとづく。ＤＴＥから中継回路
を通じて受信される各文字は、文字ストリングの１部を
形成し、これが次に特徴付けコードワードにより表現さ
れる。この処理は辞書を使用また保守し、ストリングが
それらの対応するコードワードと共に記憶される。辞書
は符号化機構の間に動的に更新される。
【００７４】エラー制御機能を通じて信号変換器から受
信されるコードワードが、次に復号化機構により復号化
され、文字の元のストリングが生成される。これを達成
するために、復号化機構に関連する第２の辞書もまた連
続的に更新される。
信されるコードワードが、次に復号化機構により復号化
され、文字の元のストリングが生成される。これを達成
するために、復号化機構に関連する第２の辞書もまた連
続的に更新される。
【００７５】データ圧縮及び伸長処理を実行するため
に、後述の本発明の好適な実施例では、特定のツリー構
造を使用する。
に、後述の本発明の好適な実施例では、特定のツリー構
造を使用する。
【００７６】例えば任意の時刻に辞書が次の文字ストリ
ングを含むとしよう。下記の表２は辞書のステータスを
表す。
ングを含むとしよう。下記の表２は辞書のステータスを
表す。
【表２】
【００７７】このツリー構造が図７の本応用例に示され
る。
る。
【００７８】本発明の好適な実施例では、辞書を記憶す
るメモリ３００が非常に特定の構成で設計される。メモ
リの構成を表３に示す。
るメモリ３００が非常に特定の構成で設計される。メモ
リの構成を表３に示す。
【００７９】
【表３】
【００８０】メモリの最初の物理ロケーションは、一般
に制御コードワードを記憶するために使用される。次の
ロケーションはＡＳＣＩＩ文字を記憶するために使用さ
れる。更に次のロケーションは辞書の記憶のために予約
される。
に制御コードワードを記憶するために使用される。次の
ロケーションはＡＳＣＩＩ文字を記憶するために使用さ
れる。更に次のロケーションは辞書の記憶のために予約
される。
【００８１】メモリの各物理ロケーションは、辞書内で
作成されるストリングを特長付けるために使用される
（制御コードワードのために使用されない最初のロケー
ションは、ＡＳＣＩＩ文字の記憶に割当てられる）。こ
のストリングの物理アドレスが、このストリングに対応
付けられるコードワードを定義する。
作成されるストリングを特長付けるために使用される
（制御コードワードのために使用されない最初のロケー
ションは、ＡＳＣＩＩ文字の記憶に割当てられる）。こ
のストリングの物理アドレスが、このストリングに対応
付けられるコードワードを定義する。
【００８２】本発明によれば、メモリ３００の４４ビッ
トのデータが４つの別個のフィールドのセットに編成さ
れる。
トのデータが４つの別個のフィールドのセットに編成さ
れる。
【００８３】第１のフィールドは、フィールドの最後の
文字のコードワードに対応する。表３を参照すると、ス
トリング"ＢＲＩ"はコードワード２６７により特長付け
されている。従ってプロセッサ５００がメモリ３００の
物理アドレス'２６７'を読出すと、メモリは４４ビット
のデータを提供し、最上位８ビット（８ＭＳＢ）が文
字"Ｉ"のコードワードを表す値'７６'を提供する。同様
にメモリ３００のアドレス'２７３'（ストリング"ＢＲ
ＡＶＯ"のコードワードに相当する）をアドレス指定す
ると、８ＭＳＢが文字"Ｏ"のコードワード（'８２'）を
表す４４ビットのデータが返却される。
文字のコードワードに対応する。表３を参照すると、ス
トリング"ＢＲＩ"はコードワード２６７により特長付け
されている。従ってプロセッサ５００がメモリ３００の
物理アドレス'２６７'を読出すと、メモリは４４ビット
のデータを提供し、最上位８ビット（８ＭＳＢ）が文
字"Ｉ"のコードワードを表す値'７６'を提供する。同様
にメモリ３００のアドレス'２７３'（ストリング"ＢＲ
ＡＶＯ"のコードワードに相当する）をアドレス指定す
ると、８ＭＳＢが文字"Ｏ"のコードワード（'８２'）を
表す４４ビットのデータが返却される。
【００８４】メモリ３００の４４ビット・データの第２
のフィールドは、考慮ストリング（４４ビット・データ
のアドレスにより定義される）と追加の文字とを含み、
考慮ストリングの作成に年代順に続く第１のストリング
に相当するストリング（子）のコードワードを定義す
る。再度表３の例を参照すると、考慮ストリングは"Ｂ
ＲＩ"である。表３は、ストリング"ＢＲＩ"と１つの追
加文字とを組込むように、辞書内で作成される第１のス
トリングがストリング"ＢＲＩＱ"であることを示してい
る。結果的に後者のコードワード、すなわちコードワー
ドは'２６８'が第２のフィールドに対応して使用され
る。ストリング"ＢＲＩＤ"に関しては、その作成後に現
れ、１つの追加文字を組込む第１のストリングがストリ
ング"ＢＲＩＤＥ"であることがわかる。後者のコードワ
ード、すなわちコードワード'２７６'が、第２のフィー
ルドを定義するために使用される。
のフィールドは、考慮ストリング（４４ビット・データ
のアドレスにより定義される）と追加の文字とを含み、
考慮ストリングの作成に年代順に続く第１のストリング
に相当するストリング（子）のコードワードを定義す
る。再度表３の例を参照すると、考慮ストリングは"Ｂ
ＲＩ"である。表３は、ストリング"ＢＲＩ"と１つの追
加文字とを組込むように、辞書内で作成される第１のス
トリングがストリング"ＢＲＩＱ"であることを示してい
る。結果的に後者のコードワード、すなわちコードワー
ドは'２６８'が第２のフィールドに対応して使用され
る。ストリング"ＢＲＩＤ"に関しては、その作成後に現
れ、１つの追加文字を組込む第１のストリングがストリ
ング"ＢＲＩＤＥ"であることがわかる。後者のコードワ
ード、すなわちコードワード'２７６'が、第２のフィー
ルドを定義するために使用される。
【００８５】メモリ３００の４４ビット・データの第３
のフィールドは、考慮ストリングの作成後に辞書内に現
れ、最後の文字を除き同一の文字を共有するストリング
（兄弟）のコードワードを定義する。再度ストリング"
ＢＲＩ"の場合を取り上げてみよう。表３からストリン
グ"ＢＲＡ"及び"ＢＲＥ"は最後の文字を除き、ストリン
グ"ＢＲＩ"と同一の文字を共有する。これらの両者は兄
弟（兄弟）として現れる。しかしながら、表２はこれら
両者がストリング"ＢＲＩ"の作成以前に現れることを示
している。結果的に、ストリング"ＢＲＩ"を特長付ける
４４ビット・データの第３のフィールドは'０００'にセ
ットされる。別の例"ＢＲＩＱ"について考えてみよう。
表３は"ＢＲＩＤ"が兄弟として現れることを示してい
る。なぜなら、これは１文字を除き同一の最初の文字を
有するからである。後者（ＢＲＩＤ）は前者（ＢＲＩ
Ｑ）の作成後に辞書内に現れる。結果的に、ストリン
グ"ＢＲＩＱ"を特長付ける４４ビット・データの第３の
フィールドは、ストリング'ＢＲＩＤのコードワードに
等しい'値'２６９'にセットされる。
のフィールドは、考慮ストリングの作成後に辞書内に現
れ、最後の文字を除き同一の文字を共有するストリング
（兄弟）のコードワードを定義する。再度ストリング"
ＢＲＩ"の場合を取り上げてみよう。表３からストリン
グ"ＢＲＡ"及び"ＢＲＥ"は最後の文字を除き、ストリン
グ"ＢＲＩ"と同一の文字を共有する。これらの両者は兄
弟（兄弟）として現れる。しかしながら、表２はこれら
両者がストリング"ＢＲＩ"の作成以前に現れることを示
している。結果的に、ストリング"ＢＲＩ"を特長付ける
４４ビット・データの第３のフィールドは'０００'にセ
ットされる。別の例"ＢＲＩＱ"について考えてみよう。
表３は"ＢＲＩＤ"が兄弟として現れることを示してい
る。なぜなら、これは１文字を除き同一の最初の文字を
有するからである。後者（ＢＲＩＤ）は前者（ＢＲＩ
Ｑ）の作成後に辞書内に現れる。結果的に、ストリン
グ"ＢＲＩＱ"を特長付ける４４ビット・データの第３の
フィールドは、ストリング'ＢＲＩＤのコードワードに
等しい'値'２６９'にセットされる。
【００８６】第４のフィールドは、考慮ストリングの最
後の文字を除く全ての文字により定義されるストリング
（親）のコードワードを記憶するために使用される。考
慮ストリングがｎ文字を含む場合、親ストリングはｎ−
１の最初の文字により定義されるストリングである。
後の文字を除く全ての文字により定義されるストリング
（親）のコードワードを記憶するために使用される。考
慮ストリングがｎ文字を含む場合、親ストリングはｎ−
１の最初の文字により定義されるストリングである。
【００８７】例えばストリング"ＢＲＩ"は親ストリング
としてストリング"ＢＲ"を有する。結果的に、後者のコ
ードワードすなわち'２５９'がメモリ３００に記憶され
る４４ビット・データの第４のフィールドを定義するた
めに使用される。
としてストリング"ＢＲ"を有する。結果的に、後者のコ
ードワードすなわち'２５９'がメモリ３００に記憶され
る４４ビット・データの第４のフィールドを定義するた
めに使用される。
【００８８】前記定義から、第２及び第３のフィールド
が年代順に密接に関係することがわかる。従ってストリ
ングの作成日が、第２及び第３のフィールドを定義する
ために考慮される。辞書の生成におけるこの時間関係が
第２、第３及び第４のフィールドにより定義されるスト
リングをそれぞれ特長付けるために使用される、用語"
子（SUN）"、"兄弟（BROTHER）"及び"親（PARENT）"に
より表される。この関係が本発明のプロセッサの構造に
おいて、特にレジスタ７０５乃至７０８及びレジスタ７
０１乃至７０４のセットの構成において考慮される。
が年代順に密接に関係することがわかる。従ってストリ
ングの作成日が、第２及び第３のフィールドを定義する
ために考慮される。辞書の生成におけるこの時間関係が
第２、第３及び第４のフィールドにより定義されるスト
リングをそれぞれ特長付けるために使用される、用語"
子（SUN）"、"兄弟（BROTHER）"及び"親（PARENT）"に
より表される。この関係が本発明のプロセッサの構造に
おいて、特にレジスタ７０５乃至７０８及びレジスタ７
０１乃至７０４のセットの構成において考慮される。
【００８９】圧縮処理の開始に、子、兄弟及び親フィー
ルドが"０"に初期化されることが理解されよう（辞書内
に配置される考慮ストリングに対応して、子も兄弟も親
も存在しない事実による）。
ルドが"０"に初期化されることが理解されよう（辞書内
に配置される考慮ストリングに対応して、子も兄弟も親
も存在しない事実による）。
【００９０】後述されるメモリの特定の構成は、特定の
物理ロケーションが常に使用可能であり、辞書により使
用されないことを示す。本発明はこの予備のメモリ空間
を、プロセッサ５００による命令処理のための特定の制
御データを記憶するために有益に使用する。Ｖ．４２bi
sアルゴリズムにより、Ｎ5-1の最初の辞書入力（ＣＣＩ
ＴＴ勧告では、ストリングを記憶するための最初の辞書
入力の指標番号として参照される）は、この処理におい
て決して使用されることの無い親及び兄弟フィールドを
有する。結果的にメモリ内において、圧縮処理に関連し
てデータを一時的に記憶するために有益に使用される特
定の使用可能なロケーションが獲得されることになる。
物理ロケーションが常に使用可能であり、辞書により使
用されないことを示す。本発明はこの予備のメモリ空間
を、プロセッサ５００による命令処理のための特定の制
御データを記憶するために有益に使用する。Ｖ．４２bi
sアルゴリズムにより、Ｎ5-1の最初の辞書入力（ＣＣＩ
ＴＴ勧告では、ストリングを記憶するための最初の辞書
入力の指標番号として参照される）は、この処理におい
て決して使用されることの無い親及び兄弟フィールドを
有する。結果的にメモリ内において、圧縮処理に関連し
てデータを一時的に記憶するために有益に使用される特
定の使用可能なロケーションが獲得されることになる。
【００９１】以降で明らかになるように、本発明による
プロセッサ５００は、ＣＣＩＴＴＶ．４２bis勧告に準
拠し、特に当該勧告の付録Ｉで定義され、関連図面にお
いて示される符号化機構を実現する圧縮システムを提供
するために有用である。
プロセッサ５００は、ＣＣＩＴＴＶ．４２bis勧告に準
拠し、特に当該勧告の付録Ｉで定義され、関連図面にお
いて示される符号化機構を実現する圧縮システムを提供
するために有用である。
【００９２】本発明のプロセッサにより提供される特定
の利点を説明するために、ＣＣＩＴＴ Ｖ．４２bis勧
告において定義される特定のプロシージャの具体例につ
いて述べることにする。このプロシージャは'文字処理
プロシージャ（process character procedure）'として
参照され、本出願の図５に再生されるＣＣＩＴＴ勧告の
図Ｉ−３／Ｖ．４２bisにおいて定義される。
の利点を説明するために、ＣＣＩＴＴ Ｖ．４２bis勧
告において定義される特定のプロシージャの具体例につ
いて述べることにする。このプロシージャは'文字処理
プロシージャ（process character procedure）'として
参照され、本出願の図５に再生されるＣＣＩＴＴ勧告の
図Ｉ−３／Ｖ．４２bisにおいて定義される。
【００９３】この説明のために、次の仮定が成される。
文字がFLOW_CONTROL1_IN回路１００から受信される。こ
のことはCNTL_1_INバス１０２の活動化により、プロセ
ッサ５００に知らされる。結果的に、マスク・レジスタ
７１７により割込みが命令状態マシン６００に対して生
成される。また説明の都合上、プロセッサ５００がこの
時ある待機ループを実行しており、それにより割込みを
待機しているものと仮定する。割込み信号の受信によ
り、命令状態マシン６００はスワップ・レジスタ７１５
の内容と、ＰＣレジスタ７１３の内容とを交換する。従
ってプログラムがＰＣレジスタ７１３に記憶されるアド
レスに分岐する。この例では、文字処理プロシージャ・
ルーチンが実行される。以降で図５を参照しながらこの
ルーチンについて詳述する。
文字がFLOW_CONTROL1_IN回路１００から受信される。こ
のことはCNTL_1_INバス１０２の活動化により、プロセ
ッサ５００に知らされる。結果的に、マスク・レジスタ
７１７により割込みが命令状態マシン６００に対して生
成される。また説明の都合上、プロセッサ５００がこの
時ある待機ループを実行しており、それにより割込みを
待機しているものと仮定する。割込み信号の受信によ
り、命令状態マシン６００はスワップ・レジスタ７１５
の内容と、ＰＣレジスタ７１３の内容とを交換する。従
ってプログラムがＰＣレジスタ７１３に記憶されるアド
レスに分岐する。この例では、文字処理プロシージャ・
ルーチンが実行される。以降で図５を参照しながらこの
ルーチンについて詳述する。
【００９４】ここでまた、ＣＣＩＴＴ勧告の第１０章で
定義されるパラメータＮ１乃至Ｎ７、Ｃ１乃至Ｃ３及び
Ｐ０乃至Ｐ２が、メモリ３００のアドレス０乃至１２の
ロケーションの親フィールドに記憶され、このロケーシ
ョンが本発明の好適な実施例では、圧縮機構により使用
されることのない使用可能なロケーションであると仮定
する。すなわち、Ｎ１はアドレス'０'のロケーションの
親フィールドに記憶され、Ｎ２はアドレス'１'のロケー
ションの親フィールドに記憶され、Ｎ３はアドレス'２'
のロケーションの親フィールドに記憶され、Ｎ７はアド
レス'６'のロケーションの親フィールドに記憶され、Ｃ
１はアドレス'７'のロケーションの親フィールドに記憶
され、Ｃ２はアドレス'８'のロケーションの親フィール
ドに記憶され、Ｃ３はアドレス'９'のロケーションの親
フィールドに記憶され、Ｐ０はアドレス'１０'のロケー
ションの親フィールドに記憶され、Ｐ１はアドレス'１
１'のロケーションの親フィールドに記憶され、Ｐ２は
アドレス'１２'のロケーションの親フィールドに記憶さ
れる。
定義されるパラメータＮ１乃至Ｎ７、Ｃ１乃至Ｃ３及び
Ｐ０乃至Ｐ２が、メモリ３００のアドレス０乃至１２の
ロケーションの親フィールドに記憶され、このロケーシ
ョンが本発明の好適な実施例では、圧縮機構により使用
されることのない使用可能なロケーションであると仮定
する。すなわち、Ｎ１はアドレス'０'のロケーションの
親フィールドに記憶され、Ｎ２はアドレス'１'のロケー
ションの親フィールドに記憶され、Ｎ３はアドレス'２'
のロケーションの親フィールドに記憶され、Ｎ７はアド
レス'６'のロケーションの親フィールドに記憶され、Ｃ
１はアドレス'７'のロケーションの親フィールドに記憶
され、Ｃ２はアドレス'８'のロケーションの親フィール
ドに記憶され、Ｃ３はアドレス'９'のロケーションの親
フィールドに記憶され、Ｐ０はアドレス'１０'のロケー
ションの親フィールドに記憶され、Ｐ１はアドレス'１
１'のロケーションの親フィールドに記憶され、Ｐ２は
アドレス'１２'のロケーションの親フィールドに記憶さ
れる。
【００９５】透過／圧縮モデルを表すフラグがアドレ
ス'０'のメモリ・ロケーションの兄弟フィールドに記憶
される。値０は透過モデルを表し、値１は圧縮モードを
表す。本発明の好適な実施例では、勧告において"スト
リング"として参照される対象に対応するコードワード
が、ＲＥＧ４レジスタ７２４に記憶される。辞書内の最
後の入力に対応するコードワードが、ＲＥＧ５レジスタ
７２３に記憶される。処理の実行が図１のメモリ４００
に配置されるプログラム命令により実行される。
ス'０'のメモリ・ロケーションの兄弟フィールドに記憶
される。値０は透過モデルを表し、値１は圧縮モードを
表す。本発明の好適な実施例では、勧告において"スト
リング"として参照される対象に対応するコードワード
が、ＲＥＧ４レジスタ７２４に記憶される。辞書内の最
後の入力に対応するコードワードが、ＲＥＧ５レジスタ
７２３に記憶される。処理の実行が図１のメモリ４００
に配置されるプログラム命令により実行される。
【００９６】文字処理プロシージャの実現について、図
６を参照しながら説明する。プロシージャがステップ１
で開始する。次にステップ２で、プロセッサ５００がＲ
ＥＧ４レジスタ７２４（ストリングのコードワードを記
憶するために使用される）の内容により定義されるメモ
リのアドレスを読出す。メモリの内容がレジスタ７０５
乃至７０８のブロックに記憶される。次にステップ３
で、ストリングが子を有するかどうかが判断される。こ
れは現在Ｓ１２Ａレジスタ７０６に記憶される第２のフ
ィールド（すなわち子フィールド）が、'１'に等しいか
どうかをテストすることにより達成される。等しい場
合、処理はステップ４に移行し、考慮対象の子フィール
ドと受信文字との比較が実行される。子フィールドが受
信文字と異なる場合、処理はステップ５に移行し、スト
リングが兄弟を有するかどうかを判断する別のテストが
実行される。これは比較命令とCOMPREGレジスタ７１８
とにより、Ｂ１２Ａレジスタ７０７の内容をチェックす
ることにより達成される。ストリングが兄弟を有するこ
とが判明すると、命令状態マシン６００はステップ６
で、この兄弟が受信文字であるかどうかをチェックす
る。否定の場合、処理はステップ７に移行し、（受信ス
トリングの）別の兄弟の存在がチェックされる。本発明
の好適な実施例では、これはステップ５にループして戻
ることにより達成される。
６を参照しながら説明する。プロシージャがステップ１
で開始する。次にステップ２で、プロセッサ５００がＲ
ＥＧ４レジスタ７２４（ストリングのコードワードを記
憶するために使用される）の内容により定義されるメモ
リのアドレスを読出す。メモリの内容がレジスタ７０５
乃至７０８のブロックに記憶される。次にステップ３
で、ストリングが子を有するかどうかが判断される。こ
れは現在Ｓ１２Ａレジスタ７０６に記憶される第２のフ
ィールド（すなわち子フィールド）が、'１'に等しいか
どうかをテストすることにより達成される。等しい場
合、処理はステップ４に移行し、考慮対象の子フィール
ドと受信文字との比較が実行される。子フィールドが受
信文字と異なる場合、処理はステップ５に移行し、スト
リングが兄弟を有するかどうかを判断する別のテストが
実行される。これは比較命令とCOMPREGレジスタ７１８
とにより、Ｂ１２Ａレジスタ７０７の内容をチェックす
ることにより達成される。ストリングが兄弟を有するこ
とが判明すると、命令状態マシン６００はステップ６
で、この兄弟が受信文字であるかどうかをチェックす
る。否定の場合、処理はステップ７に移行し、（受信ス
トリングの）別の兄弟の存在がチェックされる。本発明
の好適な実施例では、これはステップ５にループして戻
ることにより達成される。
【００９７】ステップ４またはステップ６のテストが肯
定の場合には、これは受信文字に関連するストリング
が、辞書に既に記憶されているストリングを形成するこ
とを意味し、処理はステップ８に移行する。ステップ８
では、後者のストリング（すなわち前者のストリングと
受信文字との組合わせにより形成される）が、辞書内で
作成される最後のストリングかどうかがテストされる。
肯定の場合、プロセッサ５００はステップ９に移行し、
モードが透過かまたは圧縮かがテストされる。これはメ
モリのアドレス'０'を読出し、そのロケーションの兄弟
フィールドの値をテストすることにより達成される。こ
のテストは、ステップ３及びステップ５で実行されるテ
ストが否定の場合にも実行される。ステップ９のテスト
結果が肯定の場合、コードワード・サイズ・チェック・
ルーチンがステップ１０で開始される。このプロシージ
ャはＣＣＩＴＴ勧告の付録Ｉの図Ｃに関連して言及され
ているので、ここでは説明を省略する。このプロシージ
ャの読出しは本発明において、スワップ・レジスタ７１
５に関連付けられるスワップ命令により達成されること
が理解されよう。これは読出しオペレーションを実行す
る非常に高速な方法を提供する。なぜなら、スワップ・
レジスタ７１５及びＰＣレジスタ７１３の両者の内容
が、一瞬にして交換されるからである。コードワード・
サイズ・チェック・ルーチンの完了時に、処理はステッ
プ１１に移行し、コードワードがDATA_OUTレジスタ７２
６により、FLOW_CONTROL_2_OUT回路２００に伝送され
る。
定の場合には、これは受信文字に関連するストリング
が、辞書に既に記憶されているストリングを形成するこ
とを意味し、処理はステップ８に移行する。ステップ８
では、後者のストリング（すなわち前者のストリングと
受信文字との組合わせにより形成される）が、辞書内で
作成される最後のストリングかどうかがテストされる。
肯定の場合、プロセッサ５００はステップ９に移行し、
モードが透過かまたは圧縮かがテストされる。これはメ
モリのアドレス'０'を読出し、そのロケーションの兄弟
フィールドの値をテストすることにより達成される。こ
のテストは、ステップ３及びステップ５で実行されるテ
ストが否定の場合にも実行される。ステップ９のテスト
結果が肯定の場合、コードワード・サイズ・チェック・
ルーチンがステップ１０で開始される。このプロシージ
ャはＣＣＩＴＴ勧告の付録Ｉの図Ｃに関連して言及され
ているので、ここでは説明を省略する。このプロシージ
ャの読出しは本発明において、スワップ・レジスタ７１
５に関連付けられるスワップ命令により達成されること
が理解されよう。これは読出しオペレーションを実行す
る非常に高速な方法を提供する。なぜなら、スワップ・
レジスタ７１５及びＰＣレジスタ７１３の両者の内容
が、一瞬にして交換されるからである。コードワード・
サイズ・チェック・ルーチンの完了時に、処理はステッ
プ１１に移行し、コードワードがDATA_OUTレジスタ７２
６により、FLOW_CONTROL_2_OUT回路２００に伝送され
る。
【００９８】次に、ストリング＋文字の辞書への追加
（ADD_STRING+CHARACTER_to_DICTIONARY）プロシージャ
がステップ１２で開始され、ＣＣＩＴＴ Ｖ．４２bis
勧告で述べられるように、受信されたストリングと文字
とが辞書に追加される。この後者のプロシージャは、勧
告の付録Ｉの図ｉに示される。ステップ１２は、ステッ
プ９で実行されるテストが透過モードの存在を示す場合
にも実行される。
（ADD_STRING+CHARACTER_to_DICTIONARY）プロシージャ
がステップ１２で開始され、ＣＣＩＴＴ Ｖ．４２bis
勧告で述べられるように、受信されたストリングと文字
とが辞書に追加される。この後者のプロシージャは、勧
告の付録Ｉの図ｉに示される。ステップ１２は、ステッ
プ９で実行されるテストが透過モードの存在を示す場合
にも実行される。
【００９９】ステップ１２の完了後、実際のモードを決
定するために、ステップ９に類似のテストがステップ１
３で実行される。透過モードの場合には、ステップ１４
で受信文字をFLOW_CONTROL_2_OUT回路２００に送信す
る。ステップ１４の後、或いはステップ１３のテスト結
果がモードが透過的でないことを示すと、ＣＣＩＴＴ
Ｖ．４２bis勧告の付録Ｉの図ｇに示されるエスケープ
文字プロシージャが実行される。
定するために、ステップ９に類似のテストがステップ１
３で実行される。透過モードの場合には、ステップ１４
で受信文字をFLOW_CONTROL_2_OUT回路２００に送信す
る。ステップ１４の後、或いはステップ１３のテスト結
果がモードが透過的でないことを示すと、ＣＣＩＴＴ
Ｖ．４２bis勧告の付録Ｉの図ｇに示されるエスケープ
文字プロシージャが実行される。
【０１００】ステップ８で実行されるテストが、ストリ
ング及び受信文字が、辞書内で作成される最後のストリ
ングでないことを示すと、処理はステップ１６に移行
し、受信文字がストリング変数に追加され、ストリング
が更新される。
ング及び受信文字が、辞書内で作成される最後のストリ
ングでないことを示すと、処理はステップ１６に移行
し、受信文字がストリング変数に追加され、ストリング
が更新される。
【０１０１】表４は、図６に関連して述べた上述の流れ
図を実現する実際の命令のリストを示すものである。
図を実現する実際の命令のリストを示すものである。
【０１０２】
【表４】
【０１０３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【０１０４】（１）データ・ストリームの個々のシーケ
ンスをデータ圧縮する方法であって、複数の各ストリン
グに対応する指標またはコードワードを有する前記スト
リングのセットと、長さ１の全ての可能なストリングと
を含む辞書を初期化するステップを含むものにおいて、
前記辞書の各現ストリングが、当該現ストリングに対応
する現指標によりアドレス指定されるメモリ記憶装置に
記憶され、前記メモリ記憶装置に記憶されるデータが、
記憶される前記ストリングの最後の文字の前記指標を定
義する第１のフィールドと、前記現ストリングと追加の
文字とを含み、前記現ストリングの生成に年代順に続く
第１のストリング（子ストリング）の前記指標を定義す
る第２のフィールドと、前記現ストリングの生成後に辞
書内に現れ、最後の文字を除き、前記現ストリングと同
一の共通文字を有するストリング（兄弟ストリング）の
前記指標を定義する第３のフィールドと、前記現ストリ
ングの最後の文字を除く全ての文字を含むストリング
（親ストリング）の前記指標を定義する第４のフィール
ドとを含む、方法。 （２）前記第１、第２、第３及び第４のフィールドが、
それぞれ８、１２、１２及び１２ビット・データであ
り、前記メモリ装置が４４ビット・データを記憶する、
前記（１）記載の方法。 （３）外部バスにより、命令セットと前記辞書を表すデ
ータとを記憶する少なくとも１つのメモリ記憶装置に接
続され、請求項１記載の方法を実行するプロセッサであ
って、内部バスと、前記外部バスと前記内部バスとの間
に接続され、前記メモリ記憶装置から読出される前記辞
書を表すデータを記憶する４つのレジスタの第１のセッ
トであって、前記第１のレジスタ・セットが、前記メモ
リ記憶装置から読出されるデータの前記第１、前記第
２、前記第３及び前記第４のフィールドをそれぞれ記憶
する第１、第２、第３及び第４のラッチを含む、前記第
１のレジスタ・セットと、前記外部バスと前記内部バス
との間に接続され、前記メモリ記憶装置から読出される
前記辞書を表すデータを記憶する４つのレジスタの第２
のセットであって、前記第２のレジスタ・セットが、前
記メモリ記憶装置から抽出されるデータの前記第１、前
記第２、前記第３及び前記第４のフィールドをそれぞれ
記憶する第１、第２、第３及び第４のラッチを含む、前
記第２のレジスタ・セットと、前記少なくとも１つのメ
モリ記憶装置をアドレス指定する命令アドレスを記憶す
るプログラム・カウンタ・レジスタと、前記少なくとも
１つのメモリ記憶装置に記憶される命令を受信し、前記
プロセッサに必要とされる制御信号を生成する処理ユニ
ットとを含む、プロセッサ。 （４）スワップ制御信号を前記処理ユニットから受信す
るスワップ・レジスタを含み、前記スワップ制御信号
が、前記スワップ・レジスタと前記プログラム・カウン
タ・レジスタの内容の相互交換を生じる、前記（３）記
載のプロセッサ。 （５）前記内部バスにより伝播されるデータと前記比較
レジスタの内容との比較を実行する比較レジスタと比較
器とを含み、前記比較器が比較オペレーション及び前記
比較を実行するために使用されるビット数をそれぞれ制
御する第１（COMP）及び第２（SE_LE）の制御信号を受
信する、前記（４）記載のプロセッサ。 （６）ＤＴＥデータ・フロー制御などのデータ・フロー
制御を表す外部データ・フロー制御信号を受信するマス
ク・レジスタを含み、前記マスク・レジスタが前記処理
ユニットにより制御され、前記外部データ・フロー制御
信号（CNTL_1_IN、CNTL_2_IN）のレベルの変化を検出す
ると、割込み信号を生成し、前記処理ユニットに伝送す
る、前記（５）記載のプロセッサ。 （７）ＲＥＧＬレジスタに接続されるブール回路を含
み、前記ブール回路が前記処理ユニットから、前記ＲＥ
ＧＬレジスタと前記内部バスの内容の論理積または論理
和演算を実行する制御信号を受信する、前記（６）記載
のプロセッサ。 （８）前記処理ユニットが、前記外部バスから受信され
る転送（MOVE）命令を解読し、それに従い適切な制御信
号を生成することにより、あるレジスタの内容を別のレ
ジスタへ転送する手段を含む、前記（７）記載のプロセ
ッサ。 （９）前記処理ユニットが、前記外部バスから受信され
る比較（COMPARE）命令を解読し、それに従い適切な制
御信号を生成することにより、あるレジスタの内容と前
記比較レジスタの内容との比較を実行する手段を含む、
前記（７）記載のプロセッサ。 （１０）前記処理ユニットが、前記外部バスから受信さ
れる加算（ADD）命令を解読し、それに従い適切な制御
信号を生成することにより、ＡＤＲＥＧレジスタの内容
と、前記加算命令内で定義される別のレジスタの内容と
の算術加算を実行する手段を含む、前記（７）記載のプ
ロセッサ。 （１１）前記処理ユニットが、前記外部バスから受信さ
れる間接ジャンプ（INDIRECT JUMP）命令を解読し、そ
れに従い適切な制御信号を生成することにより、前記間
接ジャンプ命令により定義されるレジスタの内容を前記
プログラム・カウンタ・レジスタに転送する手段を含
む、前記（７）記載のプロセッサ。 （１２）前記処理ユニットが、前記外部バスから受信さ
れるＩＬＯＡＤ命令を解読し、それに従い適切な制御信
号を生成することにより、ＲＥＧ１レジスタに前記ＩＬ
ＯＡＤ命令により定義される第１のレジスタの最上位６
ビット、及び前記ＩＬＯＡＤ命令により定義される第２
のレジスタの最下位６ビットをロードする手段を含む、
前記（７）記載のプロセッサ。 （１３）前記（３）または（１２）記載のプロセッサを
含む通信装置。
ンスをデータ圧縮する方法であって、複数の各ストリン
グに対応する指標またはコードワードを有する前記スト
リングのセットと、長さ１の全ての可能なストリングと
を含む辞書を初期化するステップを含むものにおいて、
前記辞書の各現ストリングが、当該現ストリングに対応
する現指標によりアドレス指定されるメモリ記憶装置に
記憶され、前記メモリ記憶装置に記憶されるデータが、
記憶される前記ストリングの最後の文字の前記指標を定
義する第１のフィールドと、前記現ストリングと追加の
文字とを含み、前記現ストリングの生成に年代順に続く
第１のストリング（子ストリング）の前記指標を定義す
る第２のフィールドと、前記現ストリングの生成後に辞
書内に現れ、最後の文字を除き、前記現ストリングと同
一の共通文字を有するストリング（兄弟ストリング）の
前記指標を定義する第３のフィールドと、前記現ストリ
ングの最後の文字を除く全ての文字を含むストリング
（親ストリング）の前記指標を定義する第４のフィール
ドとを含む、方法。 （２）前記第１、第２、第３及び第４のフィールドが、
それぞれ８、１２、１２及び１２ビット・データであ
り、前記メモリ装置が４４ビット・データを記憶する、
前記（１）記載の方法。 （３）外部バスにより、命令セットと前記辞書を表すデ
ータとを記憶する少なくとも１つのメモリ記憶装置に接
続され、請求項１記載の方法を実行するプロセッサであ
って、内部バスと、前記外部バスと前記内部バスとの間
に接続され、前記メモリ記憶装置から読出される前記辞
書を表すデータを記憶する４つのレジスタの第１のセッ
トであって、前記第１のレジスタ・セットが、前記メモ
リ記憶装置から読出されるデータの前記第１、前記第
２、前記第３及び前記第４のフィールドをそれぞれ記憶
する第１、第２、第３及び第４のラッチを含む、前記第
１のレジスタ・セットと、前記外部バスと前記内部バス
との間に接続され、前記メモリ記憶装置から読出される
前記辞書を表すデータを記憶する４つのレジスタの第２
のセットであって、前記第２のレジスタ・セットが、前
記メモリ記憶装置から抽出されるデータの前記第１、前
記第２、前記第３及び前記第４のフィールドをそれぞれ
記憶する第１、第２、第３及び第４のラッチを含む、前
記第２のレジスタ・セットと、前記少なくとも１つのメ
モリ記憶装置をアドレス指定する命令アドレスを記憶す
るプログラム・カウンタ・レジスタと、前記少なくとも
１つのメモリ記憶装置に記憶される命令を受信し、前記
プロセッサに必要とされる制御信号を生成する処理ユニ
ットとを含む、プロセッサ。 （４）スワップ制御信号を前記処理ユニットから受信す
るスワップ・レジスタを含み、前記スワップ制御信号
が、前記スワップ・レジスタと前記プログラム・カウン
タ・レジスタの内容の相互交換を生じる、前記（３）記
載のプロセッサ。 （５）前記内部バスにより伝播されるデータと前記比較
レジスタの内容との比較を実行する比較レジスタと比較
器とを含み、前記比較器が比較オペレーション及び前記
比較を実行するために使用されるビット数をそれぞれ制
御する第１（COMP）及び第２（SE_LE）の制御信号を受
信する、前記（４）記載のプロセッサ。 （６）ＤＴＥデータ・フロー制御などのデータ・フロー
制御を表す外部データ・フロー制御信号を受信するマス
ク・レジスタを含み、前記マスク・レジスタが前記処理
ユニットにより制御され、前記外部データ・フロー制御
信号（CNTL_1_IN、CNTL_2_IN）のレベルの変化を検出す
ると、割込み信号を生成し、前記処理ユニットに伝送す
る、前記（５）記載のプロセッサ。 （７）ＲＥＧＬレジスタに接続されるブール回路を含
み、前記ブール回路が前記処理ユニットから、前記ＲＥ
ＧＬレジスタと前記内部バスの内容の論理積または論理
和演算を実行する制御信号を受信する、前記（６）記載
のプロセッサ。 （８）前記処理ユニットが、前記外部バスから受信され
る転送（MOVE）命令を解読し、それに従い適切な制御信
号を生成することにより、あるレジスタの内容を別のレ
ジスタへ転送する手段を含む、前記（７）記載のプロセ
ッサ。 （９）前記処理ユニットが、前記外部バスから受信され
る比較（COMPARE）命令を解読し、それに従い適切な制
御信号を生成することにより、あるレジスタの内容と前
記比較レジスタの内容との比較を実行する手段を含む、
前記（７）記載のプロセッサ。 （１０）前記処理ユニットが、前記外部バスから受信さ
れる加算（ADD）命令を解読し、それに従い適切な制御
信号を生成することにより、ＡＤＲＥＧレジスタの内容
と、前記加算命令内で定義される別のレジスタの内容と
の算術加算を実行する手段を含む、前記（７）記載のプ
ロセッサ。 （１１）前記処理ユニットが、前記外部バスから受信さ
れる間接ジャンプ（INDIRECT JUMP）命令を解読し、そ
れに従い適切な制御信号を生成することにより、前記間
接ジャンプ命令により定義されるレジスタの内容を前記
プログラム・カウンタ・レジスタに転送する手段を含
む、前記（７）記載のプロセッサ。 （１２）前記処理ユニットが、前記外部バスから受信さ
れるＩＬＯＡＤ命令を解読し、それに従い適切な制御信
号を生成することにより、ＲＥＧ１レジスタに前記ＩＬ
ＯＡＤ命令により定義される第１のレジスタの最上位６
ビット、及び前記ＩＬＯＡＤ命令により定義される第２
のレジスタの最下位６ビットをロードする手段を含む、
前記（７）記載のプロセッサ。 （１３）前記（３）または（１２）記載のプロセッサを
含む通信装置。
【０１０５】
【発明の効果】以上説明したように、本発明によれば、
記憶効率及び伝送効率を向上させる効率的なデータ圧縮
方法及び装置を提供することができる。
記憶効率及び伝送効率を向上させる効率的なデータ圧縮
方法及び装置を提供することができる。
【図１】本発明によるプロセッサの一般的アーキテクチ
ャを示す図である。
ャを示す図である。
【図２】図３及び図４の構成を示す図である。
【図３】本発明によるプロセッサの構造を示す図であ
る。
る。
【図４】本発明によるプロセッサの構造を示す図であ
る。
る。
【図５】ＣＣＩＴＴ Ｖ．４２bis勧告の図Ｉ−３／
Ｖ．４２bisで定義される文字処理プロシージャを示す
図である。
Ｖ．４２bisで定義される文字処理プロシージャを示す
図である。
【図６】本発明による文字処理プロシージャの実現を示
す流れ図である。
す流れ図である。
【図７】コード化ストリングのツリーを示す図である。
００２ MASTER_RESET（マスタ・リセット）制御リード ４４ バス １００ フロー制御回路 １０１ DATA_IN（データ入力）バス １０２ CNTL_1_IN（制御１入力）制御バス ２００ フロー回路 ３００、４００ メモリ回路 ３０１ ４４ビット・データ・バス ３０２ DIC_ADDRESS（辞書アドレス）アドレス・バス ４０１ １６ビット・データ・バス ４０２ CO_ADDRESSアドレス・バス ４０３ ＯＥ出力許可制御リード ５００ プロセッサ ５０１ WRITE_DATA（データ書込み）制御リード ５０２ READ_DATA（データ読出し）制御リード ５０３ CNTL_1_OUT（制御１出力）制御バス ５０４ DATA_OUTバス ５０５ CNTL_2_OUT（制御２出力）制御バス ５０６ READ_CODEW（コードワード読出し）制御リード ５０７ WRITE_CODEW（コードワード書込み）制御リー
ド ５０８ CNTL_2_IN（制御２入力）制御バス ５０９、５１０、５１１ リード ６００ 命令状態マシン ６５０ １２ビット内部データ・バス ７０１ レジスタ ７０２ 第２のレジスタ ７０３ 第３のレジスタ ７０４ 第４のレジスタ ７０５、７０６、７０７、７０８ レジスタ ７１０ DATA_INレジスタ ７１３ プログラム・カウンタ（ＰＣ）・レジスタ ７１５ ＳＷＡＰレジスタ ７１７ マスク・レジスタ ７２５ OUT_REGレジスタ ７２６ DATAOUT（データ出力）レジスタ ７２７ ＲＥＧＬレジスタ ７２９ カウンタ・レジスタ ７３０ ＳＲＥＧシフト・レジスタ ８３０ ブール回路 ８４０、８５０ ＯＲゲート
ド ５０８ CNTL_2_IN（制御２入力）制御バス ５０９、５１０、５１１ リード ６００ 命令状態マシン ６５０ １２ビット内部データ・バス ７０１ レジスタ ７０２ 第２のレジスタ ７０３ 第３のレジスタ ７０４ 第４のレジスタ ７０５、７０６、７０７、７０８ レジスタ ７１０ DATA_INレジスタ ７１３ プログラム・カウンタ（ＰＣ）・レジスタ ７１５ ＳＷＡＰレジスタ ７１７ マスク・レジスタ ７２５ OUT_REGレジスタ ７２６ DATAOUT（データ出力）レジスタ ７２７ ＲＥＧＬレジスタ ７２９ カウンタ・レジスタ ７３０ ＳＲＥＧシフト・レジスタ ８３０ ブール回路 ８４０、８５０ ＯＲゲート
フロントページの続き (72)発明者 フェスチ・ジャキュース フランス、セント・ローレント・デュ・ バル 06700、アベニュー・ポール・セ ザンヌ 66、バット ビィ、レ・ロー ズ・ガーデン (72)発明者 ミッシェル・パトリック フランス、ラ・ゴーデ 06610、シェミ ン・フォント・デ・リブ 621 (72)発明者 レ・ペネク・ジーン−フラン−オイス フランス、ニース 06100、ルート・ デ・ガイラント、シェミン・デ・ラ・セ レーナ 11 (56)参考文献 特開 平４−123619（ＪＰ，Ａ) 米国特許4464650（ＵＳ，Ａ) 米国特許4558302（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40 G06F 5/00
Claims (12)
- 【請求項１】データ・ストリームの個々のシーケンスを
データ圧縮する方法であって、複数の各ストリングに対
応する指標またはコードワードを有する前記ストリング
のセットと、長さ１の全ての可能なストリングとを含む
辞書を初期化するステップを含むものにおいて、 前記辞書の各現ストリングが、当該現ストリングに対応
する現指標によりアドレス指定されるメモリ記憶装置に
記憶され、 前記メモリ記憶装置に記憶されるデータが、 記憶される前記ストリングの最後の文字の前記指標を定
義する第１のフィールドと、 前記現ストリングと追加の文字とを含み、前記現ストリ
ングの生成に年代順に続く第１のストリング（子ストリ
ング）の前記指標を定義する第２のフィールドと、 前記現ストリングの生成後に辞書内に現れ、最後の文字
を除き、前記現ストリングと同一の共通文字を有するス
トリング（兄弟ストリング）の前記指標を定義する第３
のフィールドと、 前記現ストリングの最後の文字を除く全ての文字を含む
ストリング（親ストリング）の前記指標を定義する第４
のフィールドとを含む、方法。 - 【請求項２】前記第１、第２、第３及び第４のフィール
ドが、それぞれ８、１２、１２及び１２ビット・データ
であり、前記メモリ装置が４４ビット・データを記憶す
る、請求項１記載の方法。 - 【請求項３】外部バスにより、命令セットと前記辞書を
表すデータとを記憶する少なくとも１つのメモリ記憶装
置に接続され、請求項１記載の方法を実行するプロセッ
サであって、 内部バスと、 前記外部バスと前記内部バスとの間に接続され、前記メ
モリ記憶装置から読出される前記辞書を表すデータを記
憶する４つのレジスタの第１のセットであって、前記第
１のレジスタ・セットが、前記メモリ記憶装置から読出
されるデータの前記第１、前記第２、前記第３及び前記
第４のフィールドをそれぞれ記憶する第１、第２、第３
及び第４のラッチを含む、前記第１のレジスタ・セット
と、 前記外部バスと前記内部バスとの間に接続され、前記メ
モリ記憶装置から読出される前記辞書を表すデータを記
憶する４つのレジスタの第２のセットであって、前記第
２のレジスタ・セットが、前記メモリ記憶装置から抽出
されるデータの前記第１、前記第２、前記第３及び前記
第４のフィールドをそれぞれ記憶する第１、第２、第３
及び第４のラッチを含む、前記第２のレジスタ・セット
と、 前記少なくとも１つのメモリ記憶装置をアドレス指定す
る命令アドレスを記憶するプログラム・カウンタ・レジ
スタと、 前記少なくとも１つのメモリ記憶装置に記憶される命令
を受信し、前記プロセッサに必要とされる制御信号を生
成する処理ユニットとを含む、プロセッサ。 - 【請求項４】スワップ制御信号を前記処理ユニットから
受信するスワップ・レジスタを含み、前記スワップ制御
信号が、前記スワップ・レジスタと前記プログラム・カ
ウンタ・レジスタの内容の相互交換を生じる、請求項３
記載のプロセッサ。 - 【請求項５】前記内部バスにより伝播されるデータと前
記比較レジスタの内容との比較を実行する比較レジスタ
と比較器とを含み、前記比較器が比較オペレーション及
び前記比較を実行するために使用されるビット数をそれ
ぞれ制御する第１（COMP）及び第２（SE_LE）の制御信
号を受信する、請求項４記載のプロセッサ。 - 【請求項６】ＤＴＥデータ・フロー制御などのデータ・
フロー制御を表す外部データ・フロー制御信号を受信す
るマスク・レジスタを含み、前記マスク・レジスタが前
記処理ユニットにより制御され、前記外部データ・フロ
ー制御信号（CNTL_1_IN、CNTL_2_IN）のレベルの変化を
検出すると、割込み信号を生成し、前記処理ユニットに
伝送する、請求項５記載のプロセッサ。 - 【請求項７】ＲＥＧＬレジスタに接続されるブール回路
を含み、前記ブール回路が前記処理ユニットから、前記
ＲＥＧＬレジスタと前記内部バスの内容の論理積または
論理和演算を実行する制御信号を受信する、請求項６記
載のプロセッサ。 - 【請求項８】前記処理ユニットが、前記外部バスから受
信される転送（MOVE）命令を解読し、それに従い適切な
制御信号を生成することにより、あるレジスタの内容を
別のレジスタへ転送する手段を含む、請求項７記載のプ
ロセッサ。 - 【請求項９】前記処理ユニットが、前記外部バスから受
信される比較（COMPARE）命令を解読し、それに従い適
切な制御信号を生成することにより、あるレジスタの内
容と前記比較レジスタの内容との比較を実行する手段を
含む、請求項７記載のプロセッサ。 - 【請求項１０】前記処理ユニットが、前記外部バスから
受信される加算（ADD）命令を解読し、それに従い適切
な制御信号を生成することにより、ＡＤＲＥＧレジスタ
の内容と、前記加算命令内で定義される別のレジスタの
内容との算術加算を実行する手段を含む、請求項７記載
のプロセッサ。 - 【請求項１１】前記処理ユニットが、前記外部バスから
受信される間接ジャンプ（INDIRECT JUMP）命令を解読
し、それに従い適切な制御信号を生成することにより、
前記間接ジャンプ命令により定義されるレジスタの内容
を前記プログラム・カウンタ・レジスタに転送する手段
を含む、請求項７記載のプロセッサ。 - 【請求項１２】前記処理ユニットが、前記外部バスから
受信されるＩＬＯＡＤ命令を解読し、それに従い適切な
制御信号を生成することにより、ＲＥＧ１レジスタに前
記ＩＬＯＡＤ命令により定義される第１のレジスタの最
上位６ビット、及び前記ＩＬＯＡＤ命令により定義され
る第２のレジスタの最下位６ビットをロードする手段を
含む、請求項７記載のプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94480176A EP0718980A1 (en) | 1994-12-20 | 1994-12-20 | Data compression method of individual sequences of strings of a data stream based on a dictionary and device for performing the same |
| FR94480176.0 | 1994-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08314690A JPH08314690A (ja) | 1996-11-29 |
| JP3149345B2 true JP3149345B2 (ja) | 2001-03-26 |
Family
ID=8218146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31893495A Expired - Fee Related JP3149345B2 (ja) | 1994-12-20 | 1995-12-07 | データ・ストリームの個々のストリング・シーケンスのデータ圧縮方法及びその実行プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701468A (ja) |
| EP (1) | EP0718980A1 (ja) |
| JP (1) | JP3149345B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415061B1 (en) | 1997-06-13 | 2002-07-02 | Cisco Technology, Inc. | Method of updating dictionaries in a data transmission system using data compression |
| SE510000C2 (sv) * | 1997-07-21 | 1999-03-29 | Ericsson Telefon Ab L M | Struktur vid databas |
| JP3541930B2 (ja) * | 1998-08-13 | 2004-07-14 | 富士通株式会社 | 符号化装置及び復号化装置 |
| US6697525B1 (en) | 1998-10-02 | 2004-02-24 | Parthusceva Ltd. | System method and apparatus for performing a transform on a digital image |
| US6341346B1 (en) * | 1999-02-05 | 2002-01-22 | Cisco Technology, Inc. | Method for comparison between a pattern sequence and a variable length key |
| US6611213B1 (en) | 1999-03-22 | 2003-08-26 | Lucent Technologies Inc. | Method and apparatus for data compression using fingerprinting |
| US6470347B1 (en) | 1999-09-01 | 2002-10-22 | International Business Machines Corporation | Method, system, program, and data structure for a dense array storing character strings |
| IL132859A (en) | 1999-11-10 | 2008-07-08 | Nds Ltd | Data stream processing system |
| US7203834B1 (en) * | 1999-12-02 | 2007-04-10 | International Business Machines Corporation | Method of updating encryption keys in a data communication system |
| US6236341B1 (en) | 2000-03-16 | 2001-05-22 | Lucent Technologies Inc. | Method and apparatus for data compression of network packets employing per-packet hash tables |
| US6388584B1 (en) | 2000-03-16 | 2002-05-14 | Lucent Technologies Inc. | Method and apparatus for data compression of network packets |
| US6868186B1 (en) | 2000-07-13 | 2005-03-15 | Ceva D.S.P. Ltd. | Visual lossless image compression |
| US7451235B2 (en) * | 2000-10-11 | 2008-11-11 | Broadcom Corporation | Dynamic delta encoding for cable modem header suppression |
| GB0117926D0 (en) | 2001-07-23 | 2001-09-12 | Nds Ltd | Method for random access to encrypted content |
| US6961011B2 (en) * | 2001-08-27 | 2005-11-01 | Freescale Semiconductor, Inc. | Data compression system |
| US7667630B2 (en) * | 2004-12-07 | 2010-02-23 | Nippon Telegraph And Telephone Corporation | Information compression-encoding device, its decoding device, method thereof, program thereof, and recording medium storing the program |
| US20070070067A1 (en) * | 2005-04-29 | 2007-03-29 | Modviz, Inc. | Scene splitting for perspective presentations |
| WO2008047246A2 (en) * | 2006-09-29 | 2008-04-24 | Peter Salemink | Systems and methods for managing information |
| US8456331B2 (en) * | 2011-04-15 | 2013-06-04 | Cavium, Inc. | System and method of compression and decompression |
| JP2022047426A (ja) | 2020-09-11 | 2022-03-24 | キオクシア株式会社 | メモリシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464650A (en) * | 1981-08-10 | 1984-08-07 | Sperry Corporation | Apparatus and method for compressing data signals and restoring the compressed data signals |
| JPS59231683A (ja) * | 1983-06-01 | 1984-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | データ圧縮方法 |
| JPH0644264B2 (ja) * | 1983-12-23 | 1994-06-08 | シャープ株式会社 | 単語記憶方式 |
| US4535320A (en) * | 1984-06-22 | 1985-08-13 | Digital Recording Research Limited Partnership | Method and apparatus for digital Huffman decoding |
| GB8815978D0 (en) * | 1988-07-05 | 1988-08-10 | British Telecomm | Method & apparatus for encoding decoding & transmitting data in compressed form |
-
1994
- 1994-12-20 EP EP94480176A patent/EP0718980A1/en not_active Withdrawn
-
1995
- 1995-05-18 US US08/444,139 patent/US5701468A/en not_active Expired - Lifetime
- 1995-12-07 JP JP31893495A patent/JP3149345B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0718980A1 (en) | 1996-06-26 |
| US5701468A (en) | 1997-12-23 |
| JPH08314690A (ja) | 1996-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3149345B2 (ja) | データ・ストリームの個々のストリング・シーケンスのデータ圧縮方法及びその実行プロセッサ | |
| US5594919A (en) | Method and system for reordering bytes in a data stream | |
| US9201846B2 (en) | Round for reround mode in a decimal floating point instruction | |
| US5805086A (en) | Method and system for compressing data that facilitates high-speed data decompression | |
| US5778255A (en) | Method and system in a data processing system for decompressing multiple compressed bytes in a single machine cycle | |
| JPH09512651A (ja) | 複数命令セットのマッピング | |
| US20020091905A1 (en) | Parallel compression and decompression system and method having multiple parallel compression and decompression engines | |
| US20020101367A1 (en) | System and method for generating optimally compressed data from a plurality of data compression/decompression engines implementing different data compression algorithms | |
| US9274802B2 (en) | Data compression and decompression using SIMD instructions | |
| JPH096609A (ja) | プログラム実行装置およびプログラム変換方法 | |
| JPH06324841A (ja) | テキストを圧縮する装置と方法、及び連想記憶装置 | |
| JPH07312078A (ja) | Ｒａｍベースのｆｉｆｏメモリを直列から並列へおよび並列から直列へ変換する構造 | |
| JPS6261178B2 (ja) | ||
| JP5709775B2 (ja) | 選択演算を実行するプロセッサ | |
| TWI273779B (en) | Method and apparatus for optimized lossless compression using a plurality of coders | |
| EP0485081B1 (en) | Data compression dictionary access minimization logic | |
| JPH05183443A (ja) | 符号変換方法 | |
| EP0936537B1 (en) | Cyclic redundancy check in a computer system | |
| JP2008199610A (ja) | 画像交換フォーマット（ｇｉｆ）符号化データを復元する方法、画像交換フォーマット（ｇｉｆ）符号化データを復元するためのコンピュータ・プロセッサ、画像交換フォーマット（ｇｉｆ）符号化データを表示する装置、および符号化データを復元する方法 | |
| JPH05216623A (ja) | デジタルリミットチェックシステム | |
| JP2695790B2 (ja) | イメージ処理システム | |
| JP3043861B2 (ja) | データ処理装置 | |
| JPH09185882A (ja) | 入出力データの大きさを異にする先入れ先出しメモリ装置及びその方法 | |
| US7079054B2 (en) | V.42bis standalone hardware accelerator and architecture of construction | |
| Storer | Parallel algorithms for on-line dynamic data compression |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |