JPH09512651A - 複数命令セットのマッピング - Google Patents

Abstract

(57)【要約】 複数命令セットを用いるデータ処理システムが説明される。プログラム命令語は、命令パイプライン（６）を経てプロセッサコア（２）へ供給される。第２命令セットのプログラム命令語が該命令パイプラインを通過する時、それらは第１命令セットのプログラム命令語にマップされる。第２命令セットのプログラム命令語のビットサイズは、第１命令セットのそれよりも小さく、第２命令セットは第１命令セットのサブセットである。小さいビットサイズはコード密度を改善し、一方第２命令セットの、第１命令セットのサブセットとしての性質は、１対１マッピングが効率的に行われうるようにするので、第２命令セットのための専用命令デコーダの必要を回避する。

Description

【発明の詳細な説明】 複数命令セットのマッピング 本発明は、データ処理の分野に関する。特に、本発明は、プログラム命令語の 複数セットを用いるデータ処理に関する。 データ処理システムは、プログラム命令語の制御を受けて演算を行うプロセッ サコアによって演算を行い、プログラム命令語は、デコードされた時、該プログ ラム命令語によって指定された処理を遂行するために必要な演算を行うプロセッ サによりさまざまな素子を制御するための、コア制御信号を発生させる働きを有 する。 １つより多くの命令セットによって演算するシステムの使用は公知である（例 えば、ディジタル・イクイプメント・コーポレーション（Ｄｉｇｉｔａｌ Ｅｑ ｕｉｐｍｅｎｔ Ｃｏｒｐｏｒａｔｉｏｎ）のＶＡＸ１１コンピュータは、ＶＡ Ｘ命令モードと、該コンピュータによる早期のＰＤＰ１１コンピュータ用命令の デコードを可能にする互換性モードと、を有する）。そのようなシステムには通 常、それぞれの命令セット用の別個の命令デコーダが組み込まれてきた。命令デ コーダは、比較的に複雑かつ大形の回路素子である。 集積回路が占有するスペースは高価である。集積回路は小さいほど、安価に製 造され、製造歩留りが高くなる。さらに、集積回路上においては、他の回路素子 による使用のために、追加のスペースが利用されうるようにもされる。集積回路 の寸法を縮減する手段は大きい利点を有する。 １つの特徴から見た時、本発明はデータ処理装置を提供し該装置は、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビットをデコードして前記コ ア制御信号を発生するデコード手段と、 該デコード手段への命令プログラム語が通過する命令パイプラインと、 該命令パイプラインを通過する第２命令セットのＹビットプログラム命令語に 応答して、該Ｙビットプログラム命令語のＱビットを、前記デコード手段による デコード用の対応するＸビットプログラム命令語の前記Ｐビットにマップする第 １マッピング手段と、を含み、 ＹはＸより小さく、かつ前記第２命令セットは前記第１命令セットのサブセッ トである。 本発明は、命令パイプラインが組み込まれたシステムに適用され、命令を、第 ２命令セットから第１命令セットへ、それらが該命令パイプラインを通過する時 にマップするのに役立つ。第２命令セットのプログラム命令語を、第１命令セッ トのそれらへ翻訳すれば、第２命令デコーダの必要が回避され、より簡単でより 効率的な、プロセッサコアの残部の実施例が可能となる。本発明においては、も し第２命令セットが第１命令セットのサブセットであるようにされれば、１対１ マッピングが可能となり、これは、システムパフォーマンスを制限しないように 、十分に規則的かつ高速に実現されうることが認識される。さらに、本発明にお いては、前記デコード手段を実際に駆動するためには、第２命令セットの命令の あるビットのみを、第１命令セット内の命令語の対応するビットにマップする必 要があることが認識される。これは、マッピングが行われる速度を増大せしめる 。 命令デコーディングの速度は、実施例においては、前記プロセッサコアにより 実行されるＸビット命令を保持するための命令レジスタの具備によって増大せし められ、該プロセッサコアは、該命令レジスタからオペランド値を読取る。 このようにして、命令デコーダによるデコーディングを必要とせず、プロセッ サコアの作用のみを受ける命令内からのオペランドは、命令デコーダを通過する を要せず、命令から直接読取られうる。 この構成を容易ならしめ、それによって、デコード手段を駆動するのに必要な 臨界Ｐビットを高速で発生させ、しかも完全なＸビットプログラム命令語を、プ ロセッサコアによって修正されずに用いられるように後に発生させるために、本 発明の実施例は、前記命令パイプライン内の前記Ｙビットプログラム命令語内の オペランド値を、前記対応するＸビットプログラム命令語内の対応する位置にマ ップし、かつ該マップされたオペランド値を前記プロセッサコアによる使用のた めに前記命令レジスタ内に記憶させる、第２マッピング手段を含む。 該第２マッピング手段は、前記プロセッサコアが必要とするオペランド値のマ ッピングの働きのみをなすものでありうる。しかし、前記命令デコーダの設計は 、前記プロセッサコアの設計から効果的に分離されうるので、前記第２マッピン グ手段が、前記Ｙビットプログラム命令語を、前記対応するＸビットプログラム 命令語の完全なバージョンにマップし、かつ該対応するＸビットプログラム命令 語の該完全なバージョンを前記命令レジスタ内に記憶させるようにすることによ って、いずれの前記設計の将来の独立した変更も容易となる。 プログラム命令語が命令パイプラインを通過する時、通常、デコード機構にあ るタイミングリミットが課せられる。現存のハードウェアとの統合をより容易に するために、実施例内においては、命令プログラム語が前記命令パイプラインを 複数の処理サイクルにわたって通過し、該処理サイクルの１つがデコードサイク ルであり、前記デコード手段が該デコードサイクルの終了までに前記コア制御信 号を発生する演算を行い、前記第１マッピング手段が該デコード部分の第１部分 中に前記対応するＸビットプログラム命令語の前記Ｐビットを発生する演算を行 い、前記デコード手段が前記デコードサイクルの前記終了までになお前記コア制 御信号を発生することを可能ならしめる。 前記デコード手段を駆動するために、Ｙビットプログラム命令語のあるビット のみがマップされる必要があるという特徴は、そのようなタイミング要求が満た されることを可能ならしめる。 あまり厳しくない関連する要求は、オペランド値がいつ得られなければならな いかの要求である。本発明の実施例は、前記第２マッピング手段が、前記デコー ドサイクルの終了までに前記命令レジスタ内に、前記マップされたオペランド値 を記憶させる演算を行うようにすることによって、このゆるやかな要求を用いる 。 前記第１マッピング手段と前記第２マッピング手段との演算は、独立ならしめ られうることを認識すべきである。このシステムの全体的パフォーマンスは従っ て、もしそれらが並列に演算を行えば改善される。 前記第２命令セットのプログラム命令語のサイズが小さくなると、備えられる べき機能の修正が必要になる。好ましくは、本システムは、前記プロセッサコア が、前記第１命令セットによって用いられ且つある前記Ｘビットプログラム命令 語内においてレジスタオペランドとして定義される複数のレジスタを有し、また 前記第２命令セットが、ある前記Ｙビットプログラム命令語内においてレジスタ オペランドとして定義される前記レジスタのサブセットを用いるように構成され る。 前記第１命令セットによって用いられる前記レジスタのサブセットの、前記第 ２命令セットによる使用は、命令間の１対１マッピングがなお行われることを可 能ならしめ、しかも前記第２命令セットのビットサイズを小さくする。 命令セット間でのレジスタの異なる様式のハンドリングを処理するために、前 記第２マッピング手段は、前記Ｙビットプログラム命令語の前記レジスタオペラ ンドを拡張し、前記Ｘビットプログラム命令語の前記レジスタオペランドを生ぜ しめる。 同様にして、前記第２命令セット内の他のオペランドは、前記第１命令セット のオペランドと比較して減少した範囲を有し、それらの最左端は、前記第２マッ ピング手段によるマッピング中に、ゼロを拡張される。 もう１つの特徴から見た時、本発明はデータ処理方法を提供し該方法は、 複数のコア制御信号に応答するプロセッサコアと、 デコード手段により第１命令セットのＸビットプログラム命令語のＰビットを デコードして、プロセッサコアを制御するコア制御信号を発生させるステップと 、 命令プログラム語を命令パイプラインを経て前記記デコード手段へ送るステッ プと、 前記命令パイプラインを通過する第２命令セットのＹビットプログラム命令語 のＱビットを、前記デコード手段によるデコードのために、対応するＸビットプ ログラム命令語の前記Ｐビットにマップするステップと、を含み、 ＹはＸより小さく、かつ前記第２命令セットは前記第１命令セットのサブセッ トである。 次に、添付図面を参照しつつ、本発明の実施例を単なる例として説明する。添 付図面において、 第１図は、プロセッサコアおよびメモリシステムを組み込んだデータ処理装置 を概略的に示し、 第２図は、単一命令セットを有するシステム用の命令および命令デコーダを概 略的に示し、 第３図は、２つの命令セットを有するシステムに用いられる命令パイプライン および命令デコーダを示し、 第４図は、Ｘビットプログラム命令語のデコーディングを示し、 第５図および第６図は、Ｙビットプログラム命令語の、Ｘビットプログラム命 令語へのマッピングを示し、 第７図は、Ｘビット命令セットを示し、 第８図は、Ｙビット命令セットを示し、 第９図は、第１命令セットおよび第２命令セットにとって利用可能な処理レジ スタを示す。 第１図は、Ｙビットメモリシステム４に結合せしめられたプロセッサコア２を 含む、（集積回路の一部として形成された）データ処理システムを示す。この場 合、Ｙは１６に等しい。 プロセッサコア２は、レジスタバンク６と、ブースの乗算器８と、バレルシフ タ１０と、３２ビット論理演算装置１２と、書込みデータレジスタ１４と、を含 む。プロセッサコア２とメモリシステム４との間には、命令パイプライン１６と 、命令デコーダ１８と、読取りデータレジスタ２０と、が配置されている。プロ セッサコア２の一部であるプログラムカウンタレジスタ２２は、メモリシステム ４をアドレス指定するように示されている。プログラムカウンタインクリメンタ ２４は、それぞれの命令が実行され、かつ新命令が命令パイプライン１６のため にフェッチされなければならない時、プログラムカウンタレジスタ２２内のプロ グラムカウンタ値を増加させる働きをする。 プロセッサコア２は、さまざまな機能ユニット間にＮビットデータ経路（この 場合は３２ビットデータ経路）を取り入れる。演算に際しては、命令パイプライ ン１６内の命令が命令デコーダ１８によってデコードされ、該デコーダはさまざ まなコア制御信号を発生し、該コア制御信号はプロセッサコア２内のさまざまな 機能素子へ送られる。これらのコア制御信号に応答して、前記プロセッサコアの さまざまな部分は、３２ビット乗算、３２ビット加算、および３２ビット論理演 算のような、３２ビット処理演算を行う。 レジスタバンク６は、現プログラミング状態レジスタ２６と、セーブプログラ ミング状態レジスタ２８と、を含む。現プログラミング状態レジスタ２６は、プ ロセッサコア２のためのさまざまな条件および状態フラグを保持する。これらの フラグには、処理モードフラグ（例えば、システムモード、ユーザモード、メモ リアボートモード、など）と、算術演算におけるゼロ結果、桁上げ、などの発生 を表示するフラグと、が含まれる。セーブプログラミング状態レジスタ２８（こ れはバンクをなす複数のこのようなセーブプログラミング状態レジスタの１つで ありうる）は、もし処理モードスイッチをトリガする異常が起こったならば、現 プログラミング状態レジスタ２６の内容を一時的に記憶するために用いられる。 このようにして、異常処理は、より高速かつより効率的に行われうる。 現プログラミング状態レジスタ２６内には、命令セットフラグＴが含まれる。 この命令セットフラグは、命令デコーダ１８およびプログラムカウンタインクリ メンタ２４へ供給される。この命令セットフラグＴがセットされた時、システム は、第２命令セットの命令（すなわち、この場合は１６ビットプログラム命令語 であるＹビットプログラム命令語）によって演算する。命令セットフラグＴは、 プログラムカウンタインクリメンタ２４を制御して、第２命令セットにより演算 せしめられた時、小さいインクリメントステップを採用せしめる。これは、第２ 命令セットのプログラム命令語が小さく、従ってメモリシステム４の記憶場所内 において狭い間隔を有することに符合している。 前述のように、メモリシステム４は、１６ビットデータバスを経て読取りデー タレジスタ２０および命令パイプライン１６に接続された、１６ビットメモリシ ステムである。そのような１６ビットメモリシステムは、高性能の３２ビットメ モリシステムに比し簡単かつ経済的である。そのような１６ビットメモリシステ ムを用いると、単一サイクル内に１６ビットプログラム命令語がフェッチされう る。しかし、もし（命令セットフラグＴによって表示される）第２命令セットか らの３２ビット命令が用いられるならば、命令パイプライン１６に対して単一の ３２ビット命令を回復するために２回の命令フェッチが必要になる。 必要なプログラム命令語がメモリシステム４から回復された時、それらは命令 デコーダ１８によってデコードされ、命令が１６ビット命令であるか、３２ビッ ト命令であるかにかかわらず、プロセッサコア２内において３２ビット処理が開 始される。 第１図においては、命令デコーダ１８は単一ブロックとして示されている。し かし、１つより多くの命令セットを処理するために、命令デコーダ１８は、第２ 図および第３図に関連して説明されるように、もっと複雑な構造を有する。 第２図は、単一命令セットに対処するための命令パイプライン１６および命令 デコーダ１８を示す。この場合、命令デコーダ１８は、３２ビット命令をデコー ドする演算を行う第１デコード手段３０のみを含む。このデコード手段３０は、 プログラム可能論理アレイ（ＰＬＡ）を用いて第１命令セット（ＡＲＭ命令セッ ト）をデコードし、プロセッサコア２へ供給される複数のコア制御信号を発生す る。現在デコードされている（すなわち、現在のコア制御信号３２を生じる）プ ログラム命令語もまた、命令レジスタ３４内に保持されている。プロセッサコア ２内の機能素子（例えば、ブースの乗算器８またはレジスタバンク６）は、該素 子の処理演算のために必要なオペランドを、直接この命令レジスタ３４から読取 る。 このような構造の演算の特徴は、第１デコード手段３０が、該第１デコード手 段が演算するクロックサイクルの初期に、ある入力（パイプライン段ＰｉｐｅＣ から出る実線として示されているＰビット）を必要とすることである。これは、 コア制御信号３２が、プロセッサコア２内の必要な素子を駆動するのにちょうど よい時に発生せしめられることを保証するためである。第１デコード手段３０は 、比較的大形かつ低速のプログラム可能論理アレイ構造であるので、そのような タイミングの考慮が重要である。 命令デコーディングを行うためのそのようなプログラム可能論理アレイ構造の 設計は、本技術分野における通常のものである。入力の組は、それらの入力から 発生せしめられるべき所望の出力と共に定められる。その際、市販のソフトウェ アが、指定された入力の組から指定された出力の組を発生するＰＬＡ構造を考案 するのに用いられる。 第３図は、第１命令セットおよび第２命令セットのデコーディングを扱うよう に改変された第２図のシステムを示す。命令セットフラグＴによって第１命令セ ットが選択された時は、このシステムは、第２図に関連して説明されたように演 算する。命令セットフラグＴが、命令パイプライン１６内の命令が第２命令セッ トからのものであることを表示している時は、第２デコード手段３６が活動状態 になる。 この第２デコード手段は、高速ＰＬＡ３８および並列の低速ＰＬＡ４０を用い て１６ビット命令（サム（Ｔｈｕｍｂ）命令）をデコードする。高速ＰＬＡ３８ は、１６ビットサム命令の諸ビットのサブセット（Ｑビット）を、第１デコード 手段３０を駆動するのに必要な対応する３２ビットＡＲＭ命令のＰビットにマッ プする働きをする。このマッピングを受けるためには比較的少数のビットが必要 とされるので、高速ＰＬＡ３８は比較的浅くてもよいため、第１デコード手段が ＰｉｐｅＣの内容に応答してコア制御信号３２を発生するための十分な時間を与 えうるほど高速で演算を行う。高速ＰＬＡ３８は、完全な命令をマッピングする 不必要な時間を費やすことなく、第１デコード手段のための対応する３２ビット 命令の臨界ビットを「捏造する」ために働くものと考えられうる。 しかし、完全な３２ビット命令は、もしプロセッサコア２が根本的な変更およ び顕著な追加の回路素子なしに演算しうるとすれば、プロセッサコア２によって なお必要とされる。時間的に臨界的なマッピングが高速ＰＬＡ３８により処理さ れたとすると、並列に接続された低速ＰＬＡ４０は、１６ビット命令を対応する ３２ビット命令にマップして、これを命令レジスタ３４内に配置する働きをする 。このさらに複雑なマッピングは、高速ＰＬＡ３８および第１デコード手段３０ が演算するのに要する全時間にわたって行われうる。重要な因子は、３２ビット 命令が、プロセッサコア２に作用するコア制御信号３２に応答して命令レジスタ ３４から読取られるべきオペランドに対して十分な時間命令レジスタ３４内に存 在すべきことである。 第２命令セットをデコードする時の第３図のシステムの全体的な演算は、第２ 命令セットからの１６ビット命令を、それらが命令パイプライン１６に沿って進 んでいる時に、第１命令セットからの３２ビット命令に翻訳することである。こ れは、第２命令セットからの命令の、第１命令セット内の命令への１対１マッピ ングの存在を保証するために、第２命令セットを第１命令セットのサブセットと することにより、実際に可能ならしめられる。 命令セットフラグＴの具備は、第２命令セットが第１命令セットに対して非直 交的であることを可能にする。これは、第１命令セットが、直交するさらなる命 令セットが検出され且つデコードされることを可能にするために用いられうる自 由ビットのない、現存の命令である状況においては特に有用である。 第４図は、３２ビット命令のデコーディングを示す。第４図の上部には、逐次 処理クロックサイクルが示されており、それらのサイクルにおいては、フェッチ 演算、デコード演算、および最後に実行演算が行われる。もし特定の命令（例え ば、乗算命令）が必要とするならば、１つまたはそれ以上の追加の実行サイクル が加えられる。 ３２ビット命令４２は、複数の異なるフィールドから構成される。これらのフ ィールドの間の境界は、後に第７図に示されるように、異なる命令に対しては異 なる。 命令４２内のある諸ビットは、１次デコード相内におけるデコーディングを必 要とする。これらのＰビットは、ビット４ないし７、２０および２２ないし２７ である。これらは、第１デコード手段３０により必要とされる、また高速ＰＬＡ ３８により「捏造」されなければならない、ビットである。これらのビットは、 第１デコード手段へ印加され、それによってデコードされて、デコードサイクル の第１部分の終了までに適切なコア制御信号３２を発生しなければならない。も し必要ならば、完全な命令のデコーディングは、デコードサイクルの終了まで長 くかかってもよい。デコードサイクルの終了時には前記実行サイクル中に、命令 レジスタ３４から命令内のオペランドが、プロセッサ２によって読取られる。こ れらのオペランドは、レジスタ指定子、オフセット、または他の変数でありうる 。 第５図は、１６ビット命令の例の、３２ビット命令へのマッピングを示す。太 い線は、３２ビット命令内のＰビットへのマッピングを必要とする、１６ビット 命令内のＱビットから発しており、従ってそれらは第１デコード手段３０へ印加 されうる。これらのビットの大部分は、直接コピーされるか、または簡単なマッ ピングを受けることがわかる。１６ビット命令内のオペランドＲｎ’、Ｒｄおよ びイミーディエイト（ｉｍｍｅｄｉａｔｅ）は、それらの最上位端をゼロにより パッドして、３２ビット命令を満たす必要がある。このパディングは、３２ビッ ト命令のオペランドが、１６ビット命令のオペランドより大きい範囲を有するの で必要とされる。 第５図の下部に与えられている３２ビット命令の一般化された形式からわかる ように、該３２ビット命令は、１６ビット命令によって表されるその命令のサブ セットよりもかなり大きい柔軟性を許容する。例えば、該３２ビット命令は、該 命令を条件付きで実行可能とする条件コードＣｏｎｄの後にある。これとは対照 的に、前記１６ビット命令は自身の中に条件コードを有せず、それらがマップさ れる対象である前記３２ビット命令の条件コードは、条件付き実行状態「常に」 と等価である「１１１０」の値にセットされる。 第６図は、もう１つのそのような命令マッピングを示す。この場合の１６ビッ ト命令は、第５図に示されているものとは異なるタイプのロード／記憶命令であ る。しかし、この命令はなお、前記３２ビット命令セットの単一データ転送命令 のサブセットである。 第７図は、前記３２ビット命令セットのための１１の異なるタイプのフォーマ ットを概略的に示す。これらの命令を以下に順次列記する。 １． データ処理ＰＳＲ転送。 ２． 乗算。 ３． 単一データスワップ。 ４． 単一データ転送。 ５． 不定。 ６． ブロックデータ転送。 ７． 分岐。 ８． コプロセッサデータ転送。 ９． コプロセッサデータ演算。 １０．コプロセッサレジスタ転送。 １１．ソフトウェア割込み。 この命令セットの十分な説明は、アドバンスト・ＲＩＳＣ・マシンズ・リミテッ ド（Ａｄｖａｎｃｅｄ ＲＩＳＣ Ｍａｃｈｉｎｅｓ Ｌｉｍｉｔｅｄ）により 生産されているＡＲＭ６プロセッサのデータシートに見出されうる。第７図内に おいて強調されている命令は、第５図および第６図に示されている命令である。 第８図は、前記３２ビット命令セットに加えて備えられる前記１６ビット命令 セットを示す。この命令セット内において強調されている命令は、第５図および 第６図のそれぞれに示されている命令である。この１６ビット命令セット内の命 令は、それら全てが単一３２ビット命令にマップされ、それによって３２ビット 命令セットのサブセットを形成しうるように選択されている。 この命令セット内のそれぞれの命令を順次考察すると、諸フォーマットは以下 のような指定を行う。 フォーマット１： Ｏｐ＝０，１。両ｏｐは、条件コードフラグをセットする。 ０：ＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ３ １：ＳＵＢ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ３ フォーマット２： Ｏｐ＝０，１。両ｏｐは、条件コードフラグをセットする。 ０：ＡＤＤ Ｒｄ，Ｒｓ，Ｒｎ １：ＳＵＢ Ｒｄ，Ｒｓ，Ｒｎ フォーマット３： ３つの演算コード。大きいイミーディエイトを作るのに用い られる。 １＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜８ ２＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜１６ ３＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜２４ フォーマット４： Ｏｐは３つの演算コードを与え、全ての演算はＭＯＶＳ Ｒ ｄ，Ｒｓ ＳＨＩＦＴ ＃Ｉｍｍｅｄｉａｔｅ５であり、Ｓ ＨＩＦＴは、 ０がＬＳＬであり １がＬＳＲであり ２がＡＳＲであり ＡＲＭに関し定められているようなゼロによるシフト。 フォーマット５： Ｏｐｌ＊８＋Ｏｐ２は３２のＡＬＵ演算コードを与え、Ｒｄ ＝Ｒｄ ｏｐ Ｒｎ。全ての演算は条件コードフラグをセッ トする。 演算は以下の通りである ＡＮＤ，ＯＲ，ＥＯＲ，ＢＩＣ（ＡＮＤ ＮＯＴ），ＮＥＧ ＡＴＥ，ＣＭＰ，ＣＭＮ，ＭＵＬ，ＴＳＴ，ＴＥＱ，ＭＯＶ ，ＭＶＮ（ＮＯＴ），ＬＳＬ，ＬＳＲ，ＡＳＲ，ＲＯＲ 欠けているのはＡＤＣ，ＳＢＣ，ＭＵＬＬ ＡＲＭに関し定められているようなゼロによる且つ３１より 大きいシフト ８つの特殊な演算コード、ＬＯはＲｅｇ０−７を指定し、Ｈ Ｉはレジスタ８−１５を指定する ＳＰＥＣＩＡＬはＣＰＳＲまたはＳＰＳＲである ＭＯＶ ＨＩ，ＬＯ（隠れレジスタから可視レジスタへ 移動） ＭＯＶ ＬＯ，ＨＩ（可視レジスタから隠れレジスタへ 移動） ＭＯＶ ＨＩ，ＨＩ（例えば手続き戻り） ＭＯＶＳ ＨＩ，ＨＩ（例えば例外戻り） ＭＯＶＳ ＨＩ，ＬＯ（例えば割込み戻り、ＳＵＢＳ，Ｈ Ｉ，ＨＩ，＃４でありうる） ＭＯＶ ＳＰＥＣＩＡＬ，ＬＯ（ＭＳＲ） ＭＯＶ ＬＯ，ＳＰＥＣＩＡＬ（ＭＲＳ） ＣＭＰ ＨＩ，ＨＩ（スタックリミットチェック） ８つの自由演算コード フォーマット６： Ｏｐは４つの演算コードを与える。全ての演算は条件コード フラグをセットする。 ０：ＭＯＶ Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８ １：ＣＭＰ Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ８ ２：ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８ ＡＤＤは、ＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ５と 交換可能である。 フォーマット７： 語ＰＣ＋Ｏｆｆｓｅｔ（２５６語、１０２４バイト）をロー ドする。オフセットはアラインされた語でなければならない ことに注意すべきである。 ＬＤＲ Ｒｄ，〔ＰＣ，＃＋１０２４〕 この命令は、次のリテラルプールにアクセスするため、定数 、アドレスなどをロードするために用いられる。 フォーマット８： ＳＰ（ｒ７）＋２５６語（１０２４バイト）からの語をロー ドし記憶せしめる ＳＰ（ｒ７）＋２５６バイトからのバイトをロードし記憶せ しめる ＬＤＲ Ｒｄ，〔ＳＰ，＃＋１０２４〕 ＬＤＲＢ Ｒｄ，〔ＳＰ，＃＋２５６〕 これらの命令は、スタックおよびフレームアクセスのための ものである。 フォーマット９： 語（またはバイト）、符号付き３ビットイミーディエイトオ フセット（増／減後）、強制ライトバック、をロードし記憶 せしめる Ｌはロード／記憶であり、Ｕはアップ／ダウン（オフセット の加算／減算）であり、Ｂはバイト／語である ＬＤＲ｛Ｂ｝Ｒｄ，〔Ｒｂ〕，＃＋／−Ｏｆｆｓｅｔ３ ＳＴＲ｛Ｂ｝Ｒｄ，〔Ｒｂ〕，＃＋／−Ｏｆｆｓｅｔ３ これらの命令はアレイアクセス用として意図されている オフセットはバイトに対しては０−７を、語に対しては４− ２８をエンコードする フォーマット１０：符号付きレジスタオフセット（増／減前）を有する語（また はバイト）、ライトバックなし、をロードし記憶せしめる Ｌはロード／記憶であり、Ｕはアップ／ダウン（オフセット の加算／減算）であり、Ｂはバイト／語である ＬＤＲ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ，ＬＳＬ＃２〕 ＳＴＲ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ，ＬＳＬ＃２〕 ＬＤＲＢ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ〕 ＳＴＲＢ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ〕 これらの命令は、ベース＋オフセットポインタアクセス用と して意図され、８ビットのＭＯＶ、ＡＤＤ、ＳＵＢと組合わ されるとかなり高速のイミーディエイトオフセットアクセス を与える。 フォーマット１１：符号付き５ビットイミーディエイトオフセット（増／減前） を有する語（またはバイト）、ライトバックなし、をロード し記憶せしめる Ｌはロード／記憶であり、Ｂはバイト／語である ＬＤＲ｛Ｂ｝Ｒｄ，〔Ｒｂ，＃＋Ｏｆｆｓｅｔ５〕 ＳＴＲ｛Ｂ｝Ｒｄ，〔Ｒｂ，＃＋Ｏｆｆｓｅｔ５〕 これらの命令は、構造アクセス用として意図されている オフセットはバイトに対しては０−３１を、語に対しては０ 、４−１２４をエンコードする フォーマット１２：倍数（強制ライトバック）をロードし記憶せしめる ＬＤＭＩＡ Ｒｂ！，｛Ｒｌｉｓｔ｝ ＳＴＭＩＡ Ｒｂ！，｛Ｒｌｉｓｔ｝ Ｒｌｉｓｔはレジスタｒ０−ｒ７を指定する これらの命令のサブクラスは、１対のサブルーチンコールお よびリターン命令である。 ＬＤＭに対し、もしｒ７がベースであり、ビット７が Ｒｌｉｓｔ内にセットされれば、ＰＣがロードされる ＳＴＭに対し、もしｒ７がベースであり、ビット７が Ｒｌｉｓｔ内にセットされれば、ＬＲが記憶される もしｒ７がベースレジスタとして用いられれば、ｓｐが代わ りに用いられる 双方の場合に完全降順スタックが実現され、すなわちＬＤＭ はＡＲＭのＬＤＭＦＤと同様になり、ＳＴＭはＡＲＭのＳＴ ＭＦＤと同様になる それゆえブロックコピーに対し、ｒ７をエンドポインタとし て用いる もしｒ７がベースでなければ、ＬＤＭおよびＳＴＭは、ＡＲ ＭのＬＤＭＩＡ、ＳＴＭＩＡと同様になる フォーマット１３：アドレスをロードする。この命令は、８ビット符号なし定数 をＰＣまたはスタックポインタに加算し、結果を宛先レジス タ内に記憶させる。 ＡＤＤ Ｒｄ，ｓｐ，＋２５６ｂｙｔｅｓ ＡＤＤ Ｒｄ，ｐｃ，＋２５６ｗｏｒｄｓ（１０２４ ｂｙｔｅｓ） ＳＰビットは、ＳＰまたはＰＣがソースであるか否かを表示 する もしＳＰがソースであり、かつｒ７が宛先レジスタとして指 定されれば、ＳＰは宛先レジスタとして用いられる。 フォーマット１４：条件付き分岐、＋／−１２８バイト、この場合ｃｏｎｄは （ＡＲＭに関してと同様の）条件コードを定め、ｃｏｎｄ＝ １５はＳＷＩとしてエンコードする（２５６のみで多分十分 である）。 フォーマット１５：長い分岐およびリンクのビット２２：１２をセットする。 ＭＯＶ ｌｒ，＃ｏｆｆｓｅｔ＜＜１２。 フォーマット１６：長い分岐およびリンクを行う。演算は、ＳＵＢ ｎｅｗｌｒ ，ｐｃ，＃４；ＯＲＲ ｐｃ，ｏｌｄｌｒ，＃ｏｆｆｓｅｔ ＜＜１である。ｎｅｗｌｒおよびｏｌｄｌｒは、この演算の 前および後のｌｒレジスタを意味する。 前述のように、１６ビット命令セットは３２ビット命令セットに比し減少した オペランド範囲を有する。これに符合して、１６ビット命令セットは、完全な３ ２ビット命令セット用に具備されたレジスタ６（第１図参照）のサブセットを用 いる。第９図は、１６ビット命令セットにより用いられるレジスタの該サブセッ トを示す。

Claims (1)

1. 【特許請求の範囲】 １．データ処理装置であって、該装置が、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビットをデコードして前記コ ア制御信号を発生するデコード手段と、 該デコード手段への命令プログラム語が通過する命令パイプラインと、 該命令パイプラインを通過する第２命令セットのＹビットプログラム命令語に 応答して、該Ｙビットプログラム命令語のＱビットを、前記デコード手段による デコード用の対応するＸビットプログラム命令語の前記Ｐビットにマップする第 １マッピング手段と、を含み、 ＹがＸより小さく、かつ前記第２命令セットが前記第１命令セットのサブセッ トである、 データ処理装置。 ２．前記プロセッサコアにより実行されるＸビット命令を保持するための命令 レジスタを含み、該プロセッサコアが、該命令レジスタからオペランド値を読取 る、請求項第１項記載の装置。 ３．前記命令パイプライン内の前記Ｙビットプログラム命令語内のオペランド 値を、前記対応するＸビットプログラム命令語内の対応する位置にマップし、か つ該マップされたオペランド値を前記プロセッサコアによる使用のために前記命 令レジスタ内に記憶させる、第２マッピング手段を含む、請求項第２項記載の装 置。 ４．前記第２マッピング手段が、前記Ｙビットプログラム命令語を、前記対応 するＸビットプログラム命令語の完全なバージョンにマップし、かつ該対応する Ｘビットプログラム命令語の該完全なバージョンを前記命令レジスタ内に記憶さ せる、請求項第３項記載の装置。 ５．命令プログラム語が前記命令パイプラインを複数の処理サイクルにわたっ て通過し、該処理サイクルの１つがデコードサイクルであり、前記デコード手段 が該デコードサイクルの終了までに前記コア制御信号を発生する演算を行い、前 記第１マッピング手段が該デコード部分の第１部分中に前記対応するＸビットプ ログラム命令語の前記Ｐビットを発生する演算を行い、前記デコード手段が前記 デコードサイクルの前記終了までになお前記コア制御信号を発生することを可能 ならしめる、請求項第１項から第４項までのいずれかに記載の装置。 ６．前記第２マッピング手段が、前記デコードサイクルの終了までに前記命令 レジスタ内に前記マップされたオペランド値を記憶させる演算を行う、請求項第 ３項および第５項記載の装置。 ７．前記第１マッピング手段が前記第２マッピング手段と並列に演算を行う、 請求項第３項記載の装置。 ８．前記プロセッサコアが、前記第１命令セットによって用いられ且つある前 記Ｘビットプログラム命令語内においてレジスタオペランドとして定義される複 数のレジスタを有し、また前記第２命令セットが、ある前記Ｙビットプログラム 命令語内においてレジスタオペランドとして定義される前記レジスタのサブセッ トを用いる、請求項第１項から第７項までのいずれかに記載の装置。 ９．前記第２マッピング手段が、前記Ｙビットプログラム命令語の前記レジス タオペランドを拡張し、前記Ｘビットプログラム命令語の前記レジスタオペラン ドを生ぜしめる、請求項第３項および第８項記載の装置。 １０．前記Ｘビットプログラム命令語の前記オペランドが、前記Ｙビットプロ グラム命令語の前記オペランドより大きい範囲を有し、前記第２マッピング手段 の上位のゼロが、前記Ｙビットプログラム命令語からの前記オペランドを拡張し て前記Ｘビットプログラム命令語の前記オペランドを生じる、請求項第３項記載 の装置。 １１．ＰがＸより小さい、請求項第１項から第１０項までのいずれかに記載の 装置。 １２．ＱがＰよりも小さいか、またはＰに等しい、請求項第１項から第１１項 までのいずれかに記載の装置。 １３．Ｘが３２であり、Ｙが１６である、請求項第１項から第１２項までのい ずれかに記載の装置。 １４．前記装置が集積回路である、請求項第１項から第１３項までのいずれか に記載の装置。 １５．データ処理方法であって、該方法が、 複数のコア制御信号に応答するプロセッサコアと、 デコード手段により第１命令セットのＸビットプログラム命令語のＰビットを デコードして、プロセッサコアを制御するコア制御信号を発生させるステップと 、 命令プログラム語を命令パイプラインを経て前記デコード手段へ送るステップ と、 前記命令パイプラインを通過する第２命令セットのＹビットプログラム命令語 のＱビットを、前記デコード手段によるデコードのために、対応するＸビットプ ログラム命令語の前記Ｐビットにマップするステップと、を含み、 ＹがＸより小さく、かつ前記第２命令セットが前記第１命令セットのサブセッ トである、 データ処理方法。