JP2001142697A - データ処理装置 - Google Patents

データ処理装置

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JP2001142697A JP2000349956A JP2000349956A JP2001142697A JP 2001142697 A JP2001142697 A JP 2001142697A JP 2000349956 A JP2000349956 A JP 2000349956A JP 2000349956 A JP2000349956 A JP 2000349956A JP 2001142697 A JP2001142697 A JP 2001142697A
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Abstract

(57)【要約】 【課題】 複数命令セットを用いるデータ処理装置を小
型で経済的なものとする。 【解決手段】 複数命令セットを用いるデータ処理シス
テムにおいて、プログラム命令語は、命令パイプライン
（６）を経てプロセッサコア（２）へ供給される。第２
命令セットのプログラム命令語が該命令パイプラインを
通過する時、それらは第１命令セットのプログラム命令
語にマップされる。第２命令セットのプログラム命令語
のビットサイズは、第１命令セットのそれよりも小さ
く、レジスタオペランドとして定義される第１命令セッ
トのレジスタのサブセットを用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理の分野
に関する。特に、本発明は、プログラム命令語の複数セ
ットを用いるデータ処理に関する。データ処理システム
は、プログラム命令語の制御を受けて演算を行うプロセ
ッサコアによって演算を行い、プログラム命令語は、デ
コードされた時、該プログラム命令語によって指定され
た処理を遂行するために必要な演算を行うプロセッサに
よりさまざまな素子を制御するための、コア制御信号を
発生させる働きを有する。
【０００２】
【従来技術】１つより多くの命令セットによって演算す
るシステムの使用は公知である（例えば、ディジタル・
イクイプメント・コーポレーション（Ｄｉｇｉｔａｌ
Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐｏｒａｔｉｏｎ）のＶＡ
Ｘ１１コンピュータは、ＶＡＸ命令モードと、該コンピ
ュータによる早期のＰＤＰ１１コンピュータ用命令のデ
コードを可能にする互換性モードと、を有する）。その
ようなシステムには通常、それぞれの命令セット用の別
個の命令デコーダが組み込まれてきた。命令デコーダ
は、比較的に複雑かつ大形の回路素子である。
【０００３】
【発明が解決しようとする課題】集積回路が占有するス
ペースは高価である。集積回路は小さいほど、安価に製
造され、製造歩留りが高くなる。さらに、集積回路上に
おいては、他の回路素子による使用のために、追加のス
ペースが利用されうるようにもされる。集積回路の寸法
を縮減する手段は大きい利点を有する。
【０００４】
【課題を解決するための手段】１つの特徴から見た時、
本発明はデータ処理装置を提供し該装置は、複数のコア
制御信号に応答するプロセッサコアと、第１命令セット
のＸビットプログラム命令語のＰビットをデコードして
前記コア制御信号を発生するデコード手段と、該デコー
ド手段への命令プログラム語が通過する命令パイプライ
ンと、該命令パイプラインを通過する第２命令セットの
Ｙビットプログラム命令語に応答して、該Ｙビットプロ
グラム命令語のＱビットを、前記デコード手段によるデ
コード用の対応するＸビットプログラム命令語の前記Ｐ
ビットにマップする第１マッピング手段と、を含み、Ｙ
はＸより小さく、かつ前記第２命令セットは前記第１命
令セットのサブセットである。
【０００５】本発明は、命令パイプラインが組み込まれ
たシステムに適用され、命令を、第２命令セットから第
１命令セットへ、それらが該命令パイプラインを通過す
る時にマップするのに役立つ。第２命令セットのプログ
ラム命令語を、第１命令セットのそれらへ翻訳すれば、
第２命令デコーダの必要が回避され、より簡単でより効
率的な、プロセッサコアの残部の実施例が可能となる。
本発明においては、もし第２命令セットが第１命令セッ
トのサブセットであるようにされれば、１対１マッピン
グが可能となり、これは、システムパフォーマンスを制
限しないように、十分に規則的かつ高速に実現されうる
ことが認識される。さらに、本発明においては、前記デ
コード手段を実際に駆動するためには、第２命令セット
の命令のあるビットのみを、第１命令セット内の命令語
の対応するビットにマップする必要があることが認識さ
れる。これは、マッピングが行われる速度を増大せしめ
る。命令デコーディングの速度は、実施例においては、
前記プロセッサコアにより実行されるＸビット命令を保
持するための命令レジスタの具備によって増大せしめら
れ、該プロセッサコアは、該命令レジスタからオペラン
ド値を読取る。このようにして、命令デコーダによるデ
コーディングを必要とせず、プロセッサコアの作用のみ
を受ける命令内からのオペランドは、命令デコーダを通
過するを要せず、命令から直接読取られうる。
【０００６】この構成を容易ならしめ、それによって、
デコード手段を駆動するのに必要な臨界Ｐビットを高速
で発生させ、しかも完全なＸビットプログラム命令語
を、プロセッサコアによって修正されずに用いられるよ
うに後に発生させるために、本発明の実施例は、前記命
令パイプライン内の前記Ｙビットプログラム命令語内の
オペランド値を、前記対応するＸビットプログラム命令
語内の対応する位置にマップし、かつ該マップされたオ
ペランド値を前記プロセッサコアによる使用のために前
記命令レジスタ内に記憶させる、第２マッピング手段を
含む。該第２マッピング手段は、前記プロセッサコアが
必要とするオペランド値のマッピングの働きのみをなす
ものでありうる。しかし、前記命令デコーダの設計は、
前記プロセッサコアの設計から効果的に分離されうるの
で、前記第２マッピング手段が、前記Ｙビットプログラ
ム命令語を、前記対応するＸビットプログラム命令語の
完全なバージョンにマップし、かつ該対応するＸビット
プログラム命令語の該完全なバージョンを前記命令レジ
スタ内に記憶させるようにすることによって、いずれの
前記設計の将来の独立した変更も容易となる。
【０００７】プログラム命令語が命令パイプラインを通
過する時、通常、デコード機構にあるタイミングリミッ
トが課せられる。現存のハードウェアとの統合をより容
易にするために、実施例内においては、命令プログラム
語が前記命令パイプラインを複数の処理サイクルにわた
って通過し、該処理サイクルの１つがデコードサイクル
であり、前記デコード手段が該デコードサイクルの終了
までに前記コア制御信号を発生する演算を行い、前記第
１マッピング手段が該デコード部分の第１部分中に前記
対応するＸビットプログラム命令語の前記Ｐビットを発
生する演算を行い、前記デコード手段が前記デコードサ
イクルの前記終了までになお前記コア制御信号を発生す
ることを可能ならしめる。前記デコード手段を駆動する
ために、Ｙビットプログラム命令語のあるビットのみが
マップされる必要があるという特徴は、そのようなタイ
ミング要求が満たされることを可能ならしめる。あまり
厳しくない関連する要求は、オペランド値がいつ得られ
なければならないかの要求である。本発明の実施例は、
前記第２マッピング手段が、前記デコードサイクルの終
了までに前記命令レジスタ内に、前記マップされたオペ
ランド値を記憶させる演算を行うようにすることによっ
て、このゆるやかな要求を用いる。
【０００８】前記第１マッピング手段と前記第２マッピ
ング手段との演算は、独立ならしめられうることを認識
すべきである。このシステムの全体的パフォーマンスは
従って、もしそれらが並列に演算を行えば改善される。
前記第２命令セットのプログラム命令語のサイズが小さ
くなると、備えられるべき機能の修正が必要になる。好
ましくは、本システムは、前記プロセッサコアが、前記
第１命令セットによって用いられ且つある前記Ｘビット
プログラム命令語内においてレジスタオペランドとして
定義される複数のレジスタを有し、また前記第２命令セ
ットが、ある前記Ｙビットプログラム命令語内において
レジスタオペランドとして定義される前記レジスタのサ
ブセットを用いるように構成される。前記第１命令セッ
トによって用いられる前記レジスタのサブセットの、前
記第２命令セットによる使用は、命令間の１対１マッピ
ングがなお行われることを可能ならしめ、しかも前記第
２命令セットのビットサイズを小さくする。命令セット
間でのレジスタの異なる様式のハンドリングを処理する
ために、前記第２マッピング手段は、前記Ｙビットプロ
グラム命令語の前記レジスタオペランドを拡張し、前記
Ｘビットプログラム命令語の前記レジスタオペランドを
生ぜしめる。
【０００９】同様にして、前記第２命令セット内の他の
オペランドは、前記第１命令セットのオペランドと比較
して減少した範囲を有し、それらの最左端は、前記第２
マッピング手段によるマッピング中に、ゼロを拡張され
る。もう１つの特徴から見た時、本発明はデータ処理方
法を提供し該方法は、複数のコア制御信号に応答するプ
ロセッサコアと、デコード手段により第１命令セットの
Ｘビットプログラム命令語のＰビットをデコードして、
プロセッサコアを制御するコア制御信号を発生させるス
テップと、命令プログラム語を命令パイプラインを経て
前記記デコード手段へ送るステップと、前記命令パイプ
ラインを通過する第２命令セットのＹビットプログラム
命令語のＱビットを、前記デコード手段によるデコード
のために、対応するＸビットプログラム命令語の前記Ｐ
ビットにマップするステップと、を含み、ＹはＸより小
さく、かつ前記第２命令セットは前記第１命令セットの
サブセットである。
【００１０】
【発明の実施の形態】次に、添付図面を参照しつつ、本
発明の実施例を単なる例として説明する。
【００１１】図１は、Ｙビットメモリシステム４に結合
せしめられたプロセッサコア２を含む、（集積回路の一
部として形成された）データ処理システムを示す。この
場合、Ｙは１６に等しい。プロセッサコア２は、レジス
タバンク６と、ブースの乗算器８と、バレルシフタ１０
と、３２ビット論理演算装置１２と、書込みデータレジ
スタ１４と、を含む。プロセッサコア２とメモリシステ
ム４との間には、命令パイプライン１６と、命令デコー
ダ１８と、読取りデータレジスタ２０と、が配置されて
いる。プロセッサコア２の一部であるプログラムカウン
タレジスタ２２は、メモリシステム４をアドレス指定す
るように示されている。プログラムカウンタインクリメ
ンタ２４は、それぞれの命令が実行され、かつ新命令が
命令パイプライン１６のためにフェッチされなければな
らない時、プログラムカウンタレジスタ２２内のプログ
ラムカウンタ値を増加させる働きをする。プロセッサコ
ア２は、さまざまな機能ユニット間にＮビットデータ経
路（この場合は３２ビットデータ経路）を取り入れる。
演算に際しては、命令パイプライン１６内の命令が命令
デコーダ１８によってデコードされ、該デコーダはさま
ざまなコア制御信号を発生し、該コア制御信号はプロセ
ッサコア２内のさまざまな機能素子へ送られる。これら
のコア制御信号に応答して、前記プロセッサコアのさま
ざまな部分は、３２ビット乗算、３２ビット加算、およ
び３２ビット論理演算のような、３２ビット処理演算を
行う。
【００１２】レジスタバンク６は、現プログラミング状
態レジスタ２６と、セーブプログラミング状態レジスタ
２８と、を含む。現プログラミング状態レジスタ２６
は、プロセッサコア２のためのさまざまな条件および状
態フラグを保持する。これらのフラグには、処理モード
フラグ（例えば、システムモード、ユーザモード、メモ
リアボートモード、など）と、算術演算におけるゼロ結
果、桁上げ、などの発生を表示するフラグと、が含まれ
る。セーブプログラミング状態レジスタ２８（これはバ
ンクをなす複数のこのようなセーブプログラミング状態
レジスタの１つでありうる）は、もし処理モードスイッ
チをトリガする異常が起こったならば、現プログラミン
グ状態レジスタ２６の内容を一時的に記憶するために用
いられる。このようにして、異常処理は、より高速かつ
より効率的に行われうる。現プログラミング状態レジス
タ２６内には、命令セットフラグＴが含まれる。この命
令セットフラグは、命令デコーダ１８およびプログラム
カウンタインクリメンタ２４へ供給される。この命令セ
ットフラグＴがセットされた時、システムは、第２命令
セットの命令（すなわち、この場合は１６ビットプログ
ラム命令語であるＹビットプログラム命令語）によって
演算する。命令セットフラグＴは、プログラムカウンタ
インクリメンタ２４を制御して、第２命令セットにより
演算せしめられた時、小さいインクリメントステップを
採用せしめる。これは、第２命令セットのプログラム命
令語が小さく、従ってメモリシステム４の記憶場所内に
おいて狭い間隔を有することに符合している。
【００１３】前述のように、メモリシステム４は、１６
ビットデータバスを経て読取りデータレジスタ２０およ
び命令パイプライン１６に接続された、１６ビットメモ
リシステムである。そのような１６ビットメモリシステ
ムは、高性能の３２ビットメモリシステムに比し簡単か
つ経済的である。そのような１６ビットメモリシステム
を用いると、単一サイクル内に１６ビットプログラム命
令語がフェッチされうる。しかし、もし（命令セットフ
ラグＴによって表示される）第２命令セットからの３２
ビット命令が用いられるならば、命令パイプライン１６
に対して単一の３２ビット命令を回復するために２回の
命令フェッチが必要になる。必要なプログラム命令語が
メモリシステム４から回復された時、それらは命令デコ
ーダ１８によってデコードされ、命令が１６ビット命令
であるか、３２ビット命令であるかにかかわらず、プロ
セッサコア２内において３２ビット処理が開始される。
図１においては、命令デコーダ１８は単一ブロックとし
て示されている。しかし、１つより多くの命令セットを
処理するために、命令デコーダ１８は、図２および図３
に関連して説明されるように、もっと複雑な構造を有す
る。
【００１４】図２は、単一命令セットに対処するための
命令パイプライン１６および命令デコーダ１８を示す。
この場合、命令デコーダ１８は、３２ビット命令をデコ
ードする演算を行う第１デコード手段３０のみを含む。
このデコード手段３０は、プログラム可能論理アレイ
（ＰＬＡ）を用いて第１命令セット（ＡＲＭ命令セッ
ト）をデコードし、プロセッサコア２へ供給される複数
のコア制御信号を発生する。現在デコードされている
（すなわち、現在のコア制御信号３２を生じる）プログ
ラム命令語もまた、命令レジスタ３４内に保持されてい
る。プロセッサコア２内の機能素子（例えば、ブースの
乗算器８またはレジスタバンク６）は、該素子の処理演
算のために必要なオペランドを、直接この命令レジスタ
３４から読取る。このような構造の演算の特徴は、第１
デコード手段３０が、該第１デコード手段が演算するク
ロックサイクルの初期に、ある入力（パイプライン段Ｐ
ｉｐｅＣから出る実線として示されているＰビット）を
必要とすることである。これは、コア制御信号３２が、
プロセッサコア２内の必要な素子を駆動するのにちょう
どよい時に発生せしめられることを保証するためであ
る。第１デコード手段３０は、比較的大形かつ低速のプ
ログラム可能論理アレイ構造であるので、そのようなタ
イミングの考慮が重要である。命令デコーディングを行
うためのそのようなプログラム可能論理アレイ構造の設
計は、本技術分野における通常のものである。入力の組
は、それらの入力から発生せしめられるべき所望の出力
と共に定められる。その際、市販のソフトウェアが、指
定された入力の組から指定された出力の組を発生するＰ
ＬＡ構造を考案するのに用いられる。
【００１５】図３は、第１命令セットおよび第２命令セ
ットのデコーディングを扱うように改変された図２のシ
ステムを示す。命令セットフラグＴによって第１命令セ
ットが選択された時は、このシステムは、図２に関連し
て説明されたように演算する。命令セットフラグＴが、
命令パイプライン１６内の命令が第２命令セットからの
ものであることを表示している時は、第２デコード手段
３６が活動状態になる。この第２デコード手段は、高速
ＰＬＡ３８および並列の低速ＰＬＡ４０を用いて１６ビ
ット命令（サム（Ｔｈｕｍｂ）命令）をデコードする。
高速ＰＬＡ３８は、１６ビットサム命令の諸ビットのサ
ブセット（Ｑビット）を、第１デコード手段３０を駆動
するのに必要な対応する３２ビットＡＲＭ命令のＰビッ
トにマップする働きをする。このマッピングを受けるた
めには比較的少数のビットが必要とされるので、高速Ｐ
ＬＡ３８は比較的浅くてもよいため、第１デコード手段
がＰｉｐｅＣの内容に応答してコア制御信号３２を発生
するための十分な時間を与えうるほど高速で演算を行
う。高速ＰＬＡ３８は、完全な命令をマッピングする不
必要な時間を費やすことなく、第１デコード手段のため
の対応する３２ビット命令の臨界ビットを「捏造する」
ために働くものと考えられうる。
【００１６】しかし、完全な３２ビット命令は、もしプ
ロセッサコア２が根本的な変更および顕著な追加の回路
素子なしに演算しうるとすれば、プロセッサコア２によ
ってなお必要とされる。時間的に臨界的なマッピングが
高速ＰＬＡ３８により処理されたとすると、並列に接続
された低速ＰＬＡ４０は、１６ビット命令を対応する３
２ビット命令にマップして、これを命令レジスタ３４内
に配置する働きをする。このさらに複雑なマッピング
は、高速ＰＬＡ３８および第１デコード手段３０が演算
するのに要する全時間にわたって行われうる。重要な因
子は、３２ビット命令が、プロセッサコア２に作用する
コア制御信号３２に応答して命令レジスタ３４から読取
られるべきオペランドに対して十分な時間命令レジスタ
３４内に存在すべきことである。第２命令セットをデコ
ードする時の図３のシステムの全体的な演算は、第２命
令セットからの１６ビット命令を、それらが命令パイプ
ライン１６に沿って進んでいる時に、第１命令セットか
らの３２ビット命令に翻訳することである。これは、第
２命令セットからの命令の、第１命令セット内の命令へ
の１対１マッピングの存在を保証するために、第２命令
セットを第１命令セットのサブセットとすることによ
り、実際に可能ならしめられる。命令セットフラグＴの
具備は、第２命令セットが第１命令セットに対して非直
交的であることを可能にする。これは、第１命令セット
が、直交するさらなる命令セットが検出され且つデコー
ドされることを可能にするために用いられうる自由ビッ
トのない、現存の命令である状況においては特に有用で
ある。
【００１７】図４は、３２ビット命令のデコーディング
を示す。図４の上部には、逐次処理クロックサイクルが
示されており、それらのサイクルにおいては、フェッチ
演算、デコード演算、および最後に実行演算が行われ
る。もし特定の命令（例えば、乗算命令）が必要とする
ならば、１つまたはそれ以上の追加の実行サイクルが加
えられる。３２ビット命令４２は、複数の異なるフィー
ルドから構成される。これらのフィールドの間の境界
は、後に図７に示されるように、異なる命令に対しては
異なる。命令４２内のある諸ビットは、１次デコード相
内におけるデコーディングを必要とする。これらのＰビ
ットは、ビット４ないし７、２０および２２ないし２７
である。これらは、第１デコード手段３０により必要と
される、また高速ＰＬＡ３８により「捏造」されなけれ
ばならない、ビットである。これらのビットは、第１デ
コード手段へ印加され、それによってデコードされて、
デコードサイクルの第１部分の終了までに適切なコア制
御信号３２を発生しなければならない。もし必要なら
ば、完全な命令のデコーディングは、デコードサイクル
の終了まで長くかかってもよい。デコードサイクルの終
了時には前記実行サイクル中に、命令レジスタ３４から
命令内のオペランドが、プロセッサ２によって読取られ
る。これらのオペランドは、レジスタ指定子、オフセッ
ト、または他の変数でありうる。
【００１８】図５は、１６ビット命令の例の、３２ビッ
ト命令へのマッピングを示す。太い線は、３２ビット命
令内のＰビットへのマッピングを必要とする、１６ビッ
ト命令内のＱビットから発しており、従ってそれらは第
１デコード手段３０へ印加されうる。これらのビットの
大部分は、直接コピーされるか、または簡単なマッピン
グを受けることがわかる。１６ビット命令内のオペラン
ドＲｎ’、Ｒｄおよびイミーディエイト（ｉｍｍｅｄｉ
ａｔｅ）は、それらの最上位端をゼロによりパッドし
て、３２ビット命令を満たす必要がある。このパディン
グは、３２ビット命令のオペランドが、１６ビット命令
のオペランドより大きい範囲を有するので必要とされ
る。図５の下部に与えられている３２ビット命令の一般
化された形式からわかるように、該３２ビット命令は、
１６ビット命令によって表されるその命令のサブセット
よりもかなり大きい柔軟性を許容する。例えば、該３２
ビット命令は、該命令を条件付きで実行可能とする条件
コードＣｏｎｄの後にある。これとは対照的に、前記１
６ビット命令は自身の中に条件コードを有せず、それら
がマップされる対象である前記３２ビット命令の条件コ
ードは、条件付き実行状態「常に」と等価である「１１
１０」の値にセットされる。
【００１９】図６は、もう１つのそのような命令マッピ
ングを示す。この場合の１６ビット命令は、図５に示さ
れているものとは異なるタイプのロード／記憶命令であ
る。しかし、この命令はなお、前記３２ビット命令セッ
トの単一データ転送命令のサブセットである。
【００２０】図７は、前記３２ビット命令セットのため
の１１の異なるタイプのフォーマットを概略的に示す。
これらの命令を以下に順次列記する。 １． データ処理ＰＳＲ転送。 ２． 乗算。 ３． 単一データスワップ。 ４． 単一データ転送。 ５． 不定。 ６． ブロックデータ転送。 ７． 分岐。 ８． コプロセッサデータ転送。 ９． コプロセッサデータ演算。 １０．コプロセッサレジスタ転送。 １１．ソフトウェア割込み。 この命令セットの十分な説明は、アドバンスト・ＲＩＳ
Ｃ・マシンズ・リミテッド（Ａｄｖａｎｃｅｄ ＲＩＳ
Ｃ Ｍａｃｈｉｎｅｓ Ｌｉｍｉｔｅｄ）により生産さ
れているＡＲＭ６プロセッサのデータシートに見出され
うる。図７内において強調されている命令は、図５およ
び図６に示されている命令である。
【００２１】図８は、前記３２ビット命令セットに加え
て備えられる前記１６ビット命令セットを示す。この命
令セット内において強調されている命令は、図５および
図６のそれぞれに示されている命令である。この１６ビ
ット命令セット内の命令は、それら全てが単一３２ビッ
ト命令にマップされ、それによって３２ビット命令セッ
トのサブセットを形成しうるように選択されている。こ
の命令セット内のそれぞれの命令を順次考察すると、諸
フォーマットは以下のような指定を行う。 フォーマット１： Ｏｐ＝０，１。両ｏｐは、条件コー
ドフラグをセットする。 ０：ＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ３ １：ＳＵＢ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ３ フォーマット２： Ｏｐ＝０，１。両ｏｐは、条件コー
ドフラグをセットする。 ０：ＡＤＤ Ｒｄ，Ｒｓ，Ｒｎ １：ＳＵＢ Ｒｄ，Ｒｓ，Ｒｎ フォーマット３： ３つの演算コード。大きいイミーデ
ィエイトを作るのに用いられる。 １＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜
８ ２＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜
１６ ３＝ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８＜＜
２４ フォーマット４： Ｏｐは３つの演算コードを与え、全
ての演算はＭＯＶＳ Ｒｄ，Ｒｓ ＳＨＩＦＴ ＃Ｉｍ
ｍｅｄｉａｔｅ５であり、ＳＨＩＦＴは、０がＬＳＬで
あり１がＬＳＲであり２がＡＳＲでありＡＲＭに関し定
められているようなゼロによるシフト。 フォーマット５： Ｏｐ１＊８＋Ｏｐ２は３２のＡＬＵ
演算コードを与え、Ｒｄ＝Ｒｄ ｏｐ Ｒｎ。全ての演
算は条件コードフラグをセットする。演算は以下の通り
である ＡＮＤ，ＯＲ，ＥＯＲ，ＢＩＣ（ＡＮＤ ＮＯＴ），Ｎ
ＥＧＡＴＥ，ＣＭＰ，ＣＭＮ，ＭＵＬ，ＴＳＴ，ＴＥ
Ｑ，ＭＯＶ，ＭＶＮ（ＮＯＴ），ＬＳＬ，ＬＳＲ，ＡＳ
Ｒ，ＲＯＲ欠けているのはＡＤＣ，ＳＢＣ，ＭＵＬＬ ＡＲＭに関し定められているようなゼロによる且つ３１
より大きいシフト ８つの特殊な演算コード、ＬＯはＲｅｇ０−７を指定
し、ＨＩはレジスタ８−１５を指定する ＳＰＥＣＩＡＬはＣＰＳＲまたはＳＰＳＲである ＭＯＶ ＨＩ，ＬＯ（隠れレジスタから可視レジス
タへ移動） ＭＯＶ ＬＯ，ＨＩ（可視レジスタから隠れレジス
タへ移動） ＭＯＶ ＨＩ，ＨＩ（例えば手続き戻り） ＭＯＶＳ ＨＩ，ＨＩ（例えば例外戻り） ＭＯＶＳ ＨＩ，ＬＯ（例えば割込み戻り、ＳＵＢ
Ｓ，ＨＩ，ＨＩ，＃４でありうる） ＭＯＶ ＳＰＥＣＩＡＬ，ＬＯ（ＭＳＲ） ＭＯＶ ＬＯ，ＳＰＥＣＩＡＬ（ＭＲＳ） ＣＭＰ ＨＩ，ＨＩ（スタックリミットチェック） ８つの自由演算コード
【００２２】フォーマット６： Ｏｐは４つの演算コー
ドを与える。全ての演算は条件コードフラグをセットす
る。 ０：ＭＯＶ Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８ １：ＣＭＰ Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ８ ２：ＡＤＤ Ｒｄ，Ｒｄ，＃Ｉｍｍｅｄｉａｔｅ８ ＡＤＤは、ＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ
５と交換可能である。 フォーマット７： 語ＰＣ＋Ｏｆｆｓｅｔ（２５６語、
１０２４バイト）をロードする。オフセットはアライン
された語でなければならないことに注意すべきである。 ＬＤＲ Ｒｄ，〔ＰＣ，＃＋１０２４〕 この命令は、次のリテラルプールにアクセスするため、
定数、アドレスなどをロードするために用いられる。 フォーマット８： ＳＰ（ｒ７）＋２５６語（１０２４
バイト）からの語をロードし記憶せしめるＳＰ（ｒ７）
＋２５６バイトからのバイトをロードし記憶せしめる ＬＤＲ Ｒｄ，〔ＳＰ，＃＋１０２４〕 ＬＤＲＢ Ｒｄ，〔ＳＰ，＃＋２５６〕 これらの命令は、スタックおよびフレームアクセスのた
めのものである。 フォーマット９： 語（またはバイト）、符号付き３ビ
ットイミーディエイトオフセット（増／減後）、強制ラ
イトバック、をロードし記憶せしめるＬはロード／記憶
であり、Ｕはアップ／ダウン（オフセットの加算／減
算）であり、Ｂはバイト／語である ＬＤＲ｛Ｂ｝Ｒｄ，〔Ｒｂ〕，＃＋／−Ｏｆｆｓｅｔ３ ＳＴＲ｛Ｂ｝Ｒｄ，〔Ｒｂ〕，＃＋／−Ｏｆｆｓｅｔ３ これらの命令はアレイアクセス用として意図されている
オフセットはバイトに対しては０−７を、語に対しては
４−２８をエンコードする
【００２３】フォーマット１０：符号付きレジスタオフ
セット（増／減前）を有する語（またはバイト）、ライ
トバックなし、をロードし記憶せしめるＬはロード／記
憶であり、Ｕはアップ／ダウン（オフセットの加算／減
算）であり、Ｂはバイト／語である ＬＤＲ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ，ＬＳＬ＃２〕 ＳＴＲ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ，ＬＳＬ＃２〕 ＬＤＲＢ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ〕 ＳＴＲＢ Ｒｄ，〔Ｒｂ，＋／−Ｒｏ〕 これらの命令は、ベース＋オフセットポインタアクセス
用として意図され、８ビットのＭＯＶ、ＡＤＤ、ＳＵＢ
と組合わされるとかなり高速のイミーディエイトオフセ
ットアクセスを与える。 フォーマット１１：符号付き５ビットイミーディエイト
オフセット（増／減前）を有する語（またはバイト）、
ライトバックなし、をロードし記憶せしめるＬはロード
／記憶であり、Ｂはバイト／語である ＬＤＲ｛Ｂ｝Ｒｄ，〔Ｒｂ，＃＋Ｏｆｆｓｅｔ５〕 ＳＴＲ｛Ｂ｝Ｒｄ，〔Ｒｂ，＃＋Ｏｆｆｓｅｔ５〕 これらの命令は、構造アクセス用として意図されている
オフセットはバイトに対しては０−３１を、語に対して
は０、４−１２４をエンコードする
【００２４】フォーマット１２：倍数（強制ライトバッ
ク）をロードし記憶せしめる ＬＤＭＩＡ Ｒｂ！，｛Ｒｌｉｓｔ｝ ＳＴＭＩＡ Ｒｂ！，｛Ｒｌｉｓｔ｝ Ｒｌｉｓｔはレジスタｒ０−ｒ７を指定する これらの命令のサブクラスは、１対のサブルーチンコー
ルおよびリターン命令である。ＬＤＭに対し、もしｒ７
がベースであり、ビット７がＲｌｉｓｔ内にセットされ
れば、ＰＣがロードされるＳＴＭに対し、もしｒ７がベ
ースであり、ビット７がＲｌｉｓｔ内にセットされれ
ば、ＬＲが記憶されるもしｒ７がベースレジスタとして
用いられれば、ｓｐが代わりに用いられる双方の場合に
完全降順スタックが実現され、すなわちＬＤＭはＡＲＭ
のＬＤＭＦＤと同様になり、ＳＴＭはＡＲＭのＳＴＭＦ
Ｄと同様になるそれゆえブロックコピーに対し、ｒ７を
エンドポインタとして用いるもしｒ７がベースでなけれ
ば、ＬＤＭおよびＳＴＭは、ＡＲＭのＬＤＭＩＡ、ＳＴ
ＭＩＡと同様になる フォーマット１３：アドレスをロードする。この命令
は、８ビット符号なし定数をＰＣまたはスタックポイン
タに加算し、結果を宛先レジスタ内に記憶させる。 ＡＤＤ Ｒｄ，ｓｐ，＋２５６ｂｙｔｅｓ ＡＤＤ Ｒｄ，ｐｃ，＋２５６ｗｏｒｄｓ（１０２４ｂ
ｙｔｅｓ） ＳＰビットは、ＳＰまたはＰＣがソースであるか否かを
表示するもしＳＰがソースであり、かつｒ７が宛先レジ
スタとして指定されれば、ＳＰは宛先レジスタとして用
いられる。 フォーマット１４：条件付き分岐、＋／−１２８バイ
ト、この場合ｃｏｎｄは（ＡＲＭに関してと同様の）条
件コードを定め、ｃｏｎｄ＝１５はＳＷＩとしてエンコ
ードする（２５６のみで多分十分である）。
【００２５】フォーマット１５：長い分岐およびリンク
のビット２２：１２をセットする。ＭＯＶ １ｒ，＃ｏ
ｆｆｓｅｔ＜＜１２。 フォーマット１６：長い分岐およびリンクを行う。演算
は、ＳＵＢ ｎｅｗｌｒ，ｐｃ，＃４；ＯＲＲ ｐｃ，
ｏｌｄｌｒ，＃ｏｆｆｓｅｔ＜＜１である。ｎｅｗｌｒ
およびｏｌｄｌｒは、この演算の前および後のｌｒレジ
スタを意味する。 前述のように、１６ビット命令セットは３２ビット命令
セットに比し減少したオペランド範囲を有する。これに
符合して、１６ビット命令セットは、完全な３２ビット
命令セット用に具備されたレジスタ６（図１参照）のサ
ブセットを用いる。図９は、１６ビット命令セットによ
り用いられるレジスタの該サブセットを示す。
【図面の簡単な説明】
【図１】プロセッサコアおよびメモリシステムを組み込
んだデータ処理装置を概略的に示す。
【図２】単一命令セットを有するシステム用の命令およ
び命令デコーダを概略的に示す。
【図３】２つの命令セットを有するシステムに用いられ
る命令パイプラインおよび命令デコーダを示す。
【図４】Ｘビットプログラム命令語のデコーディングを
示す。
【図５】Ｙビットプログラム命令語の、Ｘビットプログ
ラム命令語へのマッピングを示す。
【図６】Ｙビットプログラム命令語の、Ｘビットプログ
ラム命令語へのマッピングを示す。
【図７】Ｘビット命令セットを示す。
【図８】Ｙビット命令セットを示す。
【図９】第１命令セットおよび第２命令セットにとって
利用可能な処理レジスタを示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって、該装置が、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビット
    をデコードして前記コア制御信号を発生するデコード手
    段と、 該デコード手段への命令プログラム語が通過する命令パ
    イプラインと、 該命令パイプラインを通過する第２命令セットのＹビッ
    トプログラム命令語に応答して、該Ｙビットプログラム
    命令語のＱビットを、前記デコード手段によるデコード
    用の対応するＸビットプログラム命令語の前記Ｐビット
    にマップする第１マッピング手段と、を含み、 ＹがＸより小さく、かつ前記プロセッサコアが、前記第
    １命令セットによって用いられ且つある前記Ｘビットプ
    ログラム命令語内においてレジスタオペランドとして定
    義される複数のレジスタを有し、また前記第２命令セッ
    トが、ある前記Ｙビットプログラム命令語内においてレ
    ジスタオペランドとして定義される前記レジスタのサブ
    セットを用いる前記データ処理装置。
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