JP3171201B2 - 複数命令セットのマッピング - Google Patents

複数命令セットのマッピング

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JP3171201B2 JP52804295A JP52804295A JP3171201B2 JP 3171201 B2 JP3171201 B2 JP 3171201B2 JP 52804295 A JP52804295 A JP 52804295A JP 52804295 A JP52804295 A JP 52804295A JP 3171201 B2 JP3171201 B2 JP 3171201B2
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Description

【発明の詳細な説明】 本発明は、データ処理の分野に関する。特に、本発明
は、プログラム命令語の複数セットを用いるデータ処理
に関する。
データ処理システムは、プログラム命令語の制御を受
けて演算を行うプロセッサコアによって演算を行い、プ
ログラム命令語は、デコードされた時、該プログラム命
令語によって指定された処理を遂行するために必要な演
算を行うプロセッサによりさまざまな素子を制御するた
めの、コア制御信号を発生させる働きを有する。
１つより多くの命令セットによって演算するシステム
の使用は公知である（例えば、ディジタル・イクイプメ
ント・コーポレーション（Digital Equipment Corpor
ation）のVAX11コンピュータは、VAX命令モードと、該
コンピュータによる早期のPDP11コンピュータ用命令の
デコードを可能にする互換性モードと、を有する）。そ
のようなシステムには通常、それぞれの命令セット用の
別個の命令デコーダが組み込まれてきた。命令デコーダ
は、比較的に複雑かつ大形の回路素子である。
集積回路が占有するスペースは高価である。集積回路
は小さいほど、安価に製造され、製造歩留りが高くな
る。さらに、集積回路上においては、他の回路素子によ
る使用のために、追加のスペースが利用されうるように
もされる。集積回路の寸法を縮減する手段は大きい利点
を有する。
１つの特徴から見た時、本発明はデータ処理装置を提
供し該装置は、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビッ
トをデコードして前記コア制御信号を発生するデコード
手段と、 該デコード手段への命令プログラム語が通過する命令
パイプラインと、 該命令パイプラインを通過する第２命令セットのＹビ
ットプログラム命令語に応答して、該Ｙビットプログラ
ム命令語のＱビットを、前記デコード手段によるデコー
ド用の対応するＸビットプログラム命令語の前記Ｐビッ
トにマップする第１マッピング手段と、を含み、 ＹはＸより小さく、かつ前記第２命令セットは前記第
１命令セットのサブセットである。
本発明は、命令パイプラインが組み込まれたシステム
に適用され、命令を、第２命令セットから第１命令セッ
トへ、それらが該命令パイプラインを通過する時にマッ
プするのに役立つ。第２命令セットのプログラム命令語
を、第１命令セットのそれらへ翻訳すれば、第２命令デ
コーダの必要が回避され、より簡単でより効率的な、プ
ロセッサコアの残部の実施例が可能となる。本発明にお
いては、もし第２命令セットが第１命令セットのサブセ
ットであるようにされれば、１対１マッピングが可能と
なり、これは、システムパフォーマンスを制限しないよ
うに、十分に規則的かつ高速に実現されうることが認識
される。さらに、本発明においては、前記デコード手段
を実際に駆動するためには、第２命令セットの命令のあ
るビットのみを、第１命令セット内の命令語の対応する
ビットにマップする必要があることが認識される。これ
は、マッピングが行われる速度を増大せしめる。
命令デコーディングの速度は、実施例においては、前
記プロセッサコアにより実行されるＸビット命令を保持
するための命令レジスタの具備によって増大せしめら
れ、該プロセッサコアは、該命令レジスタからオペラン
ド値を読取る。
このようにして、命令デコーダによるデコーディング
を必要とせず、プロセッサコアの作用のみを受ける命令
内からのオペランドは、命令デコーダを通過するを要せ
ず、命令から直接読取られうる。
この構成を容易ならしめ、それによって、デコード手
段を駆動するのに必要な臨界Ｐビットを高速で発生さ
せ、しかも完全なＸビットプログラム命令語を、プロセ
ッサコアによって修正されずに用いられるように後に発
生させるために、本発明の実施例は、前記命令パイプラ
イン内の前記Ｙビットプログラム命令語内のオペランド
値を、前記対応するＸビットプログラム命令語内の対応
する位置にマップし、かつ該マップされたオペランド値
を前記プロセッサコアによる使用のために前記命令レジ
スタ内に記憶させる、第２マッピング手段を含む。
該第２マッピング手段は、前記プロセッサコアが必要
とするオペランド値のマッピングの働きのみをなすもの
でありうる。しかし、前記命令デコーダの設計は、前記
プロセッサコアの設計から効果的に分離されうるので、
前記第２マッピング手段が、前記Ｙビットプログラム命
令語を、前記対応するＸビットプログラム命令語の完全
なバージョンにマップし、かつ該対応するＸビットプロ
グラム命令語の該安全なバージョンを前記命令レジスタ
内に記憶させるようにすることによって、いずれの前記
設計の将来の独立した変更も容易となる。
プログラム命令語が命令パイプラインを通過する時、
通常、デコード機構にあるタイミングリミットが課せら
れる。現存のハードウェアとの統合をより容易にするた
めに、実施例内においては、命令プログラム語が前記命
令パイプラインを複数の処理サイクルにわたって通過
し、該処理サイクルの１つがデコードサイクルであり、
前記デコード手段が該デコードサイクルの終了までに前
記コア制御信号を発生する演算を行い、前記第１マッピ
ング手段が該デコード部分の第１部分中に前記対応する
Ｘビットプログラム命令語の前記Ｐビットを発生する演
算を行い、前記デコード手段が前記デコードサイクルの
前記終了までになお前記コア制御信号を発生することを
可能ならしめる。
前記デコード手段を駆動するために、Ｙビットプログ
ラム命令語のあるビットのみがマップされる必要がある
という特徴は、そのようなタイミング要求が満たされる
ことを可能ならしめる。
あまり厳しくない関連する要求は、オペランド値がい
つ得られなければならないかの要求である。本発明の実
施例は、前記第２マッピング手段が、前記デコードサイ
クルの終了までに前記命令レジスタ内に、前記マップさ
れたオペランド値を記憶させる演算を行うようにするこ
とによって、このゆるやかな要求を用いる。
前記第１マッピング手段と前記第２マッピング手段と
の演算は、独立ならしめられうることを認識すべきであ
る。このシステムの全体的パフォーマンスは従って、も
しそれらが並列に演算を行えば改善される。
前記第２命令セットのプログラム命令語のサイズが小
さくなると、備えられるべき機能の修正が必要になる。
好ましくは、本システムは、前記プロセッサコアが、前
記第１命令セットによって用いられ且つある前記Ｘビッ
トプログラム命令語内においてレジスタオペランドとし
て定義される複数のレジスタを有し、また前記第２命令
セットが、ある前記Ｙビットプログラム命令語内におい
てレジスタオペランドとして定義される前記レジスタの
サブセットを用いるように構成される。
前記第１命令セットによって用いられる前記レジスタ
のサブセットの、前記第２命令セットによる使用は、命
令間の１対１マッピングがなお行われることを可能なら
しめ、しかも前記第２命令セットのビットサイズを小さ
くする。
命令セット間でのレジスタの異なる様式のハンドリン
グを処理するために、前記第２マッピング手段は、前記
Ｙビットプログラム命令語の前記レジスタオペランドを
拡張し、前記Ｘビットプログラム命令語の前記レジスタ
オペランドを生ぜしめる。
同様にして、前記第２命令セット内の他のオペランド
は、前記第１命令セットのオペランドと比較して減少し
た範囲を有し、それらの最左端は、前記第２マッピング
手段によるマッピング中に、ゼロを拡張される。
もう１つの特徴から見た時、本発明はデータ処理方法
を提供し該方法は、 複数のコア制御信号に応答するプロセッサコアと、 デコード手段により第１命令セットのＸビットプログ
ラム命令語のＰビットをデコードして、プロセッサコア
を制御するコア制御信号を発生させるステップと、 命令プログラム語を命令パイプラインを経て前記記デ
コード手段へ送るステップと、 前記命令パイプラインを通過する第２命令セットのＹ
ビットプログラム命令語のＱビットを、前記デコード手
段によるデコードのために、対応するＸビットプログラ
ム命令語の前記Ｐビットにマップするステップと、を含
み、 ＹはＸより小さく、かつ前記第２命令セットは前記第
１命令セットのサブセットである。
次に、添付図面を参照しつつ、本発明の実施例を単な
る例として説明する。添付図面において、 第１図は、プロセッサコアおよびメモリシステムを組
み込んだデータ処理装置を概略的に示し、 第２図は、単一命令セットを有するシステム用の命令
および命令デコーダを概略的に示し、 第３図は、２つの命令セットを有するシステムに用い
られる命令パイプラインおよび命令デコーダを示し、 第４図は、Ｘビットプログラム命令語のデコーディン
グを示し、 第５図および第６図は、Ｙビットプログラム命令語
の、Ｘビットプログラム命令語へのマッピングを示し、 第７図は、Ｘビット命令セットを示し、 第８図は、Ｙビット命令セットを示し、 第９図は、第１命令セットおよび第２命令セットにと
って利用可能な処理レジスタを示す。
第１図は、Ｙビットメモリシステム４に結合せしめら
れたプロセッサコア２を含む、（集積回路の一部として
形成された）データ処理システムを示す。この場合、Ｙ
は16に等しい。
プロセッサコア２は、レジスタバンク６と、ブースの
乗算器８と、バレルシフタ10と、32ビット論理演算装置
12と、書込みデータレジスタ14と、を含む。プロセッサ
コア２とメモリシステム４との間には、命令パイプライ
ン16と、命令デコーダ18と、読取りデータレジスタ20
と、が配置されている。プロセッサコア２の一部である
プログラムカウンタレジスタ22は、メモリシステム４を
アドレス指定するように示されている。プログラムカウ
ンタインクリメンタ24は、それぞれの命令が実行され、
かつ新命令が命令パイプライン16のためにフェッチされ
なければならない時、プログラムカウンタレジスタ22内
のプログラムカウンタ値を増加させる働きをする。
プロセッサコア２は、さまざまな機能ユニット間にＮ
ビットデータ経路（この場合は32ビットデータ経路）を
取り入れる。演算に際しては、命令パイプライン16内の
命令が命令デコーダ18によってデコードされ、該デコー
ダはさまざまなコア制御信号を発生し、該コア制御信号
はプロセッサコア２内のさまざまな機能素子へ送られ
る。これらのコア制御信号に応答して、前記プロセッサ
コアのさまざまな部分は、32ビット乗算、32ビット加
算、および32ビット論理演算のような、32ビット処理演
算を行う。
レジスタバンク６は、現プログラミング状態レジスタ
26と、セーブプログラミング状態レジスタ28と、を含
む。現プログラミング状態レジスタ26は、プロセッサコ
ア２のためのさまざまな条件および状態フラグを保持す
る。これらのフラグには、処理モードフラグ（例えば、
システムモード、ユーザモード、メモリアボートモー
ド、など）と、算術演算におけるゼロ結果、桁上げ、な
どの発生を表示するフラグと、が含まれる。セーブプロ
グラミング状態レジスタ28（これはバンクをなす複数の
このようなセーブプログラミング状態レジスタの１つで
ありうる）は、もし処理モードスイッチをトリガする異
常が起こったならば、現プログラミング状態レジスタ26
の内容を一時的に記憶するために用いられる。このよう
にして、異常処理は、より高速かつより効率的に行われ
うる。
現プログラミング状態レジスタ26内には、命令セット
フラグＴが含まれる。この命令セットフラグは、命令デ
コーダ18およびプログラムカウンタインクリメンタ24へ
供給される。この命令セットフラグＴがセットされた
時、システムは、第２命令セットの命令（すなわち、こ
の場合は16ビットプログラム命令語であるＹビットプロ
グラム命令語）によって演算する。命令セットフラグＴ
は、プログラムカウンタインクリメンタ24を制御して、
第２命令セットにより演算せしめられた時、小さいイン
クリメントステップを採用せしめる。これは、第２命令
セットのプログラム命令語が小さく、従ってメモリシス
テム４の記憶場所内において狭い間隔を有することに符
合している。
前述のように、メモリシステム４は、16ビットデータ
バスを経て読取りデータレジスタ20および命令パイプラ
イン16に接続された、16ビットメモリシステムである。
そのような16ビットメモリシステムは、高性能の32ビッ
トメモリシステムに比し簡単かつ経済的である。そのよ
うな16ビットメモリシステムを用いると、単一サイクル
内に16ビットプログラム命令語がフェッチされうる。し
かし、もし（命令セットフラグＴによって表示される）
第２命令セットからの32ビット命令が用いられるなら
ば、命令パイプライン16に対して単一の32ビット命令を
回復するために２回の命令フェッチが必要になる。
必要なプログラム命令語がメモリシステム４から回復
された時、それらは命令デコーダ18によってデコードさ
れ、命令が16ビット命令であるか、32ビット命令である
かにかかわらず、プロセッサコア２内において32ビット
処理が開始される。
第１図においては、命令デコーダ18は単一ブロックと
して示されている。しかし、１つより多くの命令セット
を処理するために、命令デコーダ18は、第２図および第
３図に関連して説明されるように、もっと複雑な構造を
有する。
第２図は、単一命令セットに対処するための命令パイ
プライン16および命令デコーダ18を示す。この場合、命
令デコーダ18は、32ビット命令をデコードする演算を行
う第１デコード手段30のみを含む。このデコード手段30
は、プログラム可能論理アレイ（PLA）を用いて第１命
令セット（ARM命令セット）をデコードし、プロセッサ
コア２へ供給される複数のコア制御信号を発生する。現
在デコードされている（すなわち、現在のコア制御信号
32を生じる）プログラム命令語もまた、命令レジスタ34
内に保持されている。プロセッサコア２内の機能素子
（例えば、ブースの乗算器８またはレジスタバンク６）
は、該素子の処理演算のために必要なオペランドを、直
接この命令レジスタ34から読取る。
このような構造の演算の特徴は、第１デコード手段30
が、該第１デコード手段が演算するクロックサイクルの
初期に、ある入力（パイプライン段PipeCから出る実線
として示されているＰビット）を必要とすることであ
る。これは、コア制御信号32が、プロセッサコア２内の
必要な素子を駆動するのにちょうどよい時に発生せしめ
られることを保証するためである。第１デコード手段30
は、比較的大形かつ低速のプログラム可能論理アレイ構
造であるので、そのようなタイミングの考慮が重要であ
る。
命令デコーディングを行うためのそのようなプログラ
ム可能論理アレイ構造の設計は、本技術分野における通
常のものである。入力の組は、それらの入力から発生せ
しめられるべき所望の出力と共に定められる。その際、
市販のソフトウェアが、指定された入力の組から指定さ
れた出力の組を発生するPLA構造を考案するのに用いら
れる。
第３図は、第１命令セットおよび第２命令セットのデ
コーディングを扱うように改変された第２図のシステム
を示す。命令セットフラグＴによって第１命令セットが
選択された時は、このシステムは、第２図に関連して説
明されたように演算する。命令セットフラグＴが、命令
パイプライン16内の命令が第２命令セットからのもので
あることを表示している時は、第２デコード手段36が活
動状態になる。
この第２デコード手段は、高速PLA38および並列の低
速PLA40を用いて16ビット命令（サム（Thumb）命令）を
デコードする。高速PLA38は、16ビットサム命令の諸ビ
ットのサブセット（Ｑビット）を、第１デコード手段30
を駆動するのに必要な対応する32ビットARM命令のＰビ
ットにマップする働きをする。このマッピングを受ける
ためには比較的少数のビットが必要とされるので、高速
PLA38は比較的浅くてもよいため、第１デコード手段がP
ipeCの内容に応答してコア制御信号32を発生するための
十分な時間を与えうるほど高速で演算を行う。高速PLA3
8は、完全な命令をマッピングする不必要な時間を費や
すことなく、第１デコード手段のための対応する32ビッ
ト命令の臨界ビットを「捏造する」ために働くものと考
えられうる。
しかし、完全な32ビット命令は、もしプロセッサコア
２が根本的な変更および顕著な追加の回路素子なしに演
算しうるとすれば、プロセッサコア２によってなお必要
とされる。時間的に臨界的なマッピングが高速PLA38に
より処理されたとすると、並列に接続された低速PLA40
は、16ビット命令を対応する32ビット命令にマップし
て、これを命令レジスタ34内に配置する働きをする。こ
のさらに複雑なマッピングは、高速PLA38および第１デ
コード手段30が演算するのに要する全時間にわたって行
われうる。重要な因子は、32ビット命令が、プロセッサ
コア２に作用するコア制御信号32に応答して命令レジス
タ34から読取られるべきオペランドに対して十分な時間
命令レジスタ34内に存在すべきことである。
第２命令セットをデコードする時の第３図のシステム
の全体的な演算は、第２命令セットからの16ビット命令
を、それらが命令パイプライン16に沿って進んでいる時
に、第１命令セットからの32ビット命令に翻訳すること
である。これは、第２命令セットからの命令の、第１命
令セット内の命令への１対１マッピングの存在を保証す
るために、第２命令セットを第１命令セットのサブセッ
トとすることにより、実際に可能ならしめる。
命令セットフラグＴの具備は、第２命令セットが第１
命令セットに対して非直交的であることを可能にする。
これは、第１命令セットが、直交するさらなる命令セッ
トが検出され且つデコードされることを可能にするため
に用いられうる自由ビットのない、現存の命令である状
況においては特に有用である。
第４図は、32ビット命令のデコーディングを示す。第
４図の上部には、逐次処理クロックサイクルが示されて
おり、それらのサイクルにおいては、フェッチ演算、デ
コード演算、および最後に実行演算が行われる。もし特
定の命令（例えば、乗算命令）が必要とするならば、１
つまたはそれ以上の追加の実行サイクルが加えられる。
32ビット命令42は、複数の異なるフィールドから構成
される。これらのフィールドの間の境界は、後に第７図
に示されるように、異なる命令に対しては異なる。
命令42内のある諸ビットは、１次デコード相内におけ
るデコーディングを必要とする。これらのＰビットは、
ビット４ないし７、20および22ないし27である。これら
は、第１デコード手段30により必要とされる、また高速
PLA38により「捏造」されなければならない、ビットで
ある。これらのビットは、第１デコード手段へ印加さ
れ、それによってデコードされて、デコードサイクルの
第１部分の終了までに適切なコア制御信号32を発生しな
ければならない。もし必要ならば、完全な命令のデコー
ディングは、デコードサイクルの終了まで長くかかって
もよい。デコードサイクルの終了時には前記実行サイク
ル中に、命令レジスタ34から命令内のオペランドが、プ
ロセッサ２によって読取られる。これらのオペランド
は、レジスタ指定子、オフセット、または他の変数であ
りうる。
第５図は、16ビット命令の例の、32ビット命令へのマ
ッピングを示す。太い線は、32ビット命令内のＰビット
へのマッピングを必要とする、16ビット命令内のＱビッ
トから発しており、従ってそれらは第１デコード手段30
へ印加されうる。これらのビットの大部分は、直接コピ
ーされるか、または簡単なマッピングを受けることがわ
かる。16ビット命令内のオペランドRn′、Rdおよびイミ
ーディエイト（immediate）は、それらの最上位端をゼ
ロによりパッドして、32ビット命令を満たす必要があ
る。このパディングは、32ビット命令のオペランドが、
16ビット命令のオペランドより大きい範囲を有するので
必要とされる。
第５図の下部に与えられている32ビット命令の一般化
された形式からわかるように、該32ビット命令は、16ビ
ット命令によって表されるその命令のサブセットよりも
かなり大きい柔軟性を許容する。例えば、該32ビット命
令は、該命令を条件付きで実行可能とする条件コードCo
ndの後にある。これとは対照的に、前記16ビット命令は
自身の中に条件コードを有せず、それらがマップされる
対象である前記32ビット命令の条件コードは、条件付き
実行状態「常に」と等価である「1110」の値にセットさ
れる。
第６図は、もう１つのそのような命令マッピングを示
す。この場合の16ビット命令は、第５図に示されている
ものとは異なるタイプのロード／記憶命令である。しか
し、この命令はなお、前記32ビット命令セットの単一デ
ータ転送命令のサブセットである。
第７図は、前記32ビット命令セットのための11の異な
るタイプのフォーマットを概略的に示す。これらの命令
を以下に順次列記する。
1. データ処理PSR転送。
2. 乗算。
3. 単一データスワップ。
4. 単一データ転送。
5. 不定。
6. ブロックデータ転送。
7. 分岐。
8. コプロセッサデータ転送。
9. コプロセッサデータ演算。
10.コプロセッサレジスタ転送。
11.ソフトウェア割込み。
この命令セットの十分な説明は、アドバンスト・RISC
・マシンズ・リミテッド（Advanced RISC Machines
Limited）により生産されているARM6プロセッサのデー
タシートに見出されうる。第７図内において強調されて
いる命令は、第５図および第６図に示されている命令で
ある。
第８図は、前記32ビット命令セットに加えて備えられ
前記16ビット命令セットを示す。この命令セット内にお
いて強調されている命令は、第５図および第６図のそれ
ぞれに示されている命令である。この16ビット命令セッ
ト内の命令は、それら全てが単一32ビット命令にマップ
され、それによって32ビット命令セットのサブセットを
形成しうるように選択されている。
この命令セット内のそれぞれの命令を順次考察する
と、諸フォーマットは以下のような指定を行う。
フォーマット1: Op＝0,1。両opは、条件コードフラグをセットする。
0:ADD Rd,Rs,＃Immediate3 1:SUB Rd,Rs,＃Immediate3 フォーマット2: Op＝0,1。両opは、条件コードフラグをセットする。
0:ADD Rd,Rs,Rn 1:SUB Rd,Rs,Rn フォーマット3: ３つの演算コード。大きいイミーディエイトを作るのに用いら
れる。
１＝ADD Rd,Rd,＃Immediate8＜＜８ ２＝ADD Rd,Rd,＃Immediate8＜＜16 ３＝ADD Rd,Rd,＃Immediate8＜＜24 フォーマット4: Opは３つの演算コードを与え、全ての演算はMOVS Rd,Rs SHI
FT ＃Immediate5であり、SHIFTは、 ０がLSLであり １がLSRであり ２がASRであり ARMに関し定められているようなゼロによるシフト。
フォーマット5: Op1＊８＋Op2は32のALU演算コードを与え、Rd＝RD op Rn。
全ての演算は条件コードフラグをセットする。
演算は以下の通りである AND,OR,EOR,BIC（AND NOT）,NEG ATE,CMP,CMN,MUL,TST,TEQ,
MOV,MVN（NOT）,LSL,LSR,ASR,ROR 欠けているのはADC,SBC,MULL ARMに関し定められているようなゼロによる且つ31より大きい
シフト ８つの特殊な演算コード、LOはReg0−７を指定し、HIはレジス
タ８−15を指定する SPECIALはCPSRまたはSPSRである MOV HI,LO（隠れレジスタから可視レジスタへ移動） MOV LO,HI（可視レジスタから隠れレジスタへ移動） MOV HI,HI（例えば手続き戻り） MOVS HI,HI（例えば例外戻り） MOVS HI,LO（例えば割込み戻り、SUBS,HI,HI,＃４でありう
る） MOV SPECIAL,LO（MSR） MOV LO,SPECIAL（MRS） CMP HI,HI（スタックリミットチェック） ８つの自由演算コード フォーマット6: Opは４つの演算コードを与える。全ての演算は条件コードフラ
グをセットする。
0:MOV Rd,＃Immediate8 1:CMP Rs,＃Immediate8 2:ADD Rd,Rd,＃Immediate8 ADDは、ADD Rd,Rs,＃Immediate5と交換可能である。
フォーマット7: 語PC＋Offset（256語、1024バイト）をロードする。オフセッ
トはアラインされた語でなければならないことに注意すべきである。
LDR Rd,〔PC,＃＋1024〕 この命令は、次のリテラルプールにアクセスするため、定数、
アドレスなどをロードするために用いられる。
フォーマット8: SP（r7）＋256語（1024バイト）からの語をロードし記憶せし
める SP（r7）＋256バイトからのバイトをロードし記憶せしめる LDR Rd,〔SP,＃＋1024〕 LDRB Rd,〔SP,＃＋256〕 これらの命令は、スタックおよびフレームアクセスのためのも
のである。
フォーマット9: 語（またはバイト）、符号付き３ビットイメミーディエイトオ
フセット（増／減後）、強制ライトバック、をロードし記憶せしめる Ｌはロード／記憶であり、Ｕはアップ／ダウン（オフセットの
加算／減算）であり、Ｂはバイト／語である LDR｛Ｂ｝Rd,〔Rb〕，＃＋／−Offset3 STR｛Ｂ｝Rd,〔Rb〕，＃＋／−Offset3 これらの命令はアレイアクセス用として意図されている オフセットはバイトに対しては０−７を、語に対しては４−28
をエンコードする フォーマット10: 符号付きレジスタオフセット（増／減前）を有する語（または
バイト）、ライトバックなし、をロードし記憶せしめるＬはロード／記憶であ
り、Ｕはアップ／ダウン（オフセットの加算／減算）であり、Ｂはバイト／語で
ある LDR Rd,〔Rb,＋／−Ro,LSL＃２〕 STR Rd,〔Rb,＋／−Ro,LSL＃２〕 LDRB Rd,〔Rb,＋／−Ro〕 STRB Rd,〔Rb,＋／−Ro〕 これらの命令は、ベース＋オフセットポイントアクセス用とし
て意図され、８ビットのMOV、ADD、SUBと組合わされるとかなり高速のイミーデ
ィエイトオフセットアクセスを与える。
フォーマット11: 符号付き５ビットイミーディエイトオフセット（増／減前）を
有する語（またはバイト）、ライトバックなし、をロードし記憶せしめる Ｌはロード／記憶であり、Ｂはバイト／語である LDR｛Ｂ｝Rd,〔Rd,＃＋Offset5〕 STR｛Ｂ｝Rd,〔Rb,＃＋Offset5〕 これらの命令は、構造アクセス用として意図されている オフセットはバイトに対しては０−31を、語に対しては０、４
−124をエンコードする フォーマット12: 倍数（強制ライトバック）をロードし記憶せしめる LDMIA Rb!,｛Rlist｝ STMIA Rb!,｛Rlist｝ Rlistはレジスタr0−r7を指定する これらの命令のサブクラスは、１対のサブルーチンコールおよ
びリターン命令である。
LDMに対し、もしr7がベースであり、ビット７がRlist内にセッ
トされれば、PCがロードされる STMに対し、もしr7がベースであり、ビット７がRlist内にセッ
トされれば、LRが記憶される もしr7がベースレジスタとし用いられれば、spが代わりに用い
られる 双方の場合に安全降順スタックが実現され、すなわちLDMはARM
のLDMFDと同様になり、STMはARMのSTMFDと同様になる それゆえブロックコピーに対し、r7をエンドポインタとして用
いる もしr7がベースでなければ、LDMおよびSTMは、ARMのLDMIA、ST
MIAと同様になる フォーマット13: アドレスをロードする。この命令は、８ビット符号なし定数を
PCまたはスタックポインタに加算し、結果を宛先レジスタ内に記憶させる。
ADD Rd,sp,＋256bytes ADD Rd,pc,＋256words（1024bytes） SPビットは、SPまたはPCがソースであるか否かを表示する もしSPがソースであり、かつr7が宛先レジスタとして指定され
れば、SPは宛先レジスタとして用いられる。
フォーマット14: 条件付き分岐、＋／−128バイト、この場合condは（ARMに関し
てと同様の）条件コードを定め、cond＝15はSWIとしてエンコードする（256のみ
で多分十分である）。
フォーマット15: 長い分岐およびリンクのビット22:12をセットする。
MOV 1r,＃offset＜＜12。
フォーマット16: 長い分岐およびリンクを行う。演算は、SUB new1r,pc,＃4;OR
R pc,oldlr,＃offset＜＜１である。new1rおよびoldlrは、この演算の前および
後の1rレジスタを意味する。
前述のように、16ビット命令セットは32ビット命令セ
ットに比し減少したオペランド範囲を有する。これに符
合して、16ビット命令セットは、完全な32ビット命令セ
ット用に具備されたレジスタ６（第１図参照）のサブセ
ットを用いる。第９図は、16ビット命令セットにより用
いられるレジスタの該サブセットを示す。
フロントページの続き (56)参考文献 特開 昭61−33546（ＪＰ，Ａ) 特開 平６−83615（ＪＰ，Ａ) 特開 昭62−25334（ＪＰ，Ａ) ”ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉ ｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ ｎ”，Ｖｏｌ．15，Ｎｏ．３（米）, 1972年８月，ｐ．920 ”ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉ ｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ ｎ”，Ｖｏｌ．32，Ｎｏ．10Ａ（米）, 1990年３月，ｐ．349 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/38 ＣＳＤＢ（日本国特許庁)

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】データ処理装置であって、該装置が、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビット
    をデコードして前記コア制御信号を発生するデコード手
    段と、 該デコード手段への命令プログラム語が通過する命令パ
    イプラインと、 該命令パイプラインを通過する第２命令セットのＹビッ
    トプログラム命令語に応答して、該Ｙビットプログラム
    命令語のＱビットを、前記デコード手段によるデコード
    用の対応するＸビットプログラム命令語の前記Ｐビット
    にマップする第１マッピング手段と、を含み、 ＹがＸより小さく、かつ前記第２命令セットが前記第１
    命令セットのサブセットである、 データ処理装置。
  2. 【請求項２】前記プロセッサコアにより実行されるＸビ
    ット命令を保持するための命令レジスタを含み、該プロ
    セッサコアが、該命令レジスタからオペランド値を読取
    る、請求項第１項記載の装置。
  3. 【請求項３】前記命令パイプライン内の前記Ｙビットプ
    ログラム命令語内のオペランド値を、前記対応するＸビ
    ットプログラム命令語内の対応する位置にマップし、か
    つ該マップされたオペランド値を前記プロセッサコアに
    よる使用のために前記命令レジスタ内に記憶させる、第
    ２マッピング手段を含む、請求項第２項記載の装置。
  4. 【請求項４】前記第２マッピング手段が、前記Ｙビット
    プログラム命令語を、前記対応するＸビットプログラム
    命令語の完全なバージョンにマップし、かつ該対応する
    Ｘビットプログラム命令語の該完全なバージョンを前記
    命令レジスタ内に記憶させる、請求項第３項記載の装
    置。
  5. 【請求項５】命令プログラム語が前記命令パイプライン
    を複数の処理サイクルにわたって通過し、該処理サイク
    ルの１つがデコードサイクルであり、前記デコード手段
    が該デコードサイクルの終了までに前記コア制御信号を
    発生する演算を行い、前記第１マッピング手段が該デコ
    ード部分の第１部分中に前記対応するＸビットプログラ
    ム命令語の前記Ｐビットを発生する演算を行い、前記デ
    コード手段が前記デコードサイクルの前記終了までにな
    お前記コア制御信号を発生することを可能ならしめる、
    請求項第１項から第４項までのいずれかに記載の装置。
  6. 【請求項６】前記第２マッピング手段が、前記デコード
    サイクルの終了までに前記命令レジスタ内に前記マップ
    されたオペランド値を記憶させる演算を行う、請求項第
    ３項および第５項記載の装置。
  7. 【請求項７】前記第１マッピング手段が前記第２マッピ
    ング手段と並列に演算を行う、請求項第３項記載の装
    置。
  8. 【請求項８】前記プロセッサコアが、前記第１命令セッ
    トによって用いられ且つある前記Ｘビットプログラム命
    令語内においてレジスタオペランドとして定義される複
    数のレジスタを有し、また前記第２命令セットが、ある
    前記Ｙビットプログラム命令語内においてレジスタオペ
    ランドとして定義される前記レジスタのサブセットを用
    いる、請求項第１項から第７項までのいずれかに記載の
    装置。
  9. 【請求項９】前記第２マッピング手段が、前記Ｙビット
    プログラム命令語の前記レジスタオペランドを拡張し、
    前記Ｘビットプログラム命令語の前記レジスタオペラン
    ドを生ぜしめる、請求項第３項および第８項記載の装
    置。
  10. 【請求項１０】前記Ｘビットプログラム命令語の前記オ
    ペランドが、前記Ｙビットプログラム命令語の前記オペ
    ランドより大きい範囲を有し、前記第２マッピング手段
    の上位のゼロが、前記Ｙビットプログラム命令語からの
    前記オペランドを拡張して前記Ｘビットプログラム命令
    語の前記オペランドを生じる、請求項第３項記載の装
    置。
  11. 【請求項１１】ＰがＸより小さい、請求項第１項から第
    10項までのいずれかに記載の装置。
  12. 【請求項１２】ＱがＰよりも小さいか、またはＰに等し
    い、請求項第１項から第11項までのいずれかに記載の装
    置。
  13. 【請求項１３】Ｘが32であり、Ｙが16である、請求項第
    １項から第12項までのいずれかに記載の装置。
  14. 【請求項１４】前記装置が集積回路である、請求項第１
    項から第13項までのいずれかに記載の装置。
  15. 【請求項１５】データ処理装置であって、該装置が、 複数のコア制御信号に応答するプロセッサコアと、 第１命令セットのＸビットプログラム命令語のＰビット
    をデコードして前記コア制御信号を発生するデコード手
    段と、 該デコード手段への命令プログラム語が通過する命令パ
    イプラインと、 該命令パイプラインを通過する第２命令セットのＹビッ
    トプログラム命令語に応答して、該Ｙビットプログラム
    命令語のＱビットを、前記デコード手段によるデコード
    用の対応するＸビットプログラム命令語の前記Ｐビット
    にマップする第１マッピング手段と、を含み、 ＹがＸより小さく、かつ前記第１命令セットまたは前記
    第２命令セットのいずれが実行されても、パイプライン
    ステージの数が変更されない前記データ処理装置。
  16. 【請求項１６】プロセッサコアを使用して複数のコア制
    御信号に応答するデータ処理方法であって、該方法が、 デコード手段により第１命令セットのＸビットプログラ
    ム命令語のＰビットをデコードして、前記プロセッサコ
    アを制御する前記コア制御信号を発生させるステップ
    と、 命令プログラム語を命令パイプラインを経て前記デコー
    ド手段へ送るステップと、 前記命令パイプラインを通過する第２命令セットのＹビ
    ットプログラム命令語のＱビットを、前記デコード手段
    によるデコードのために、対応するＸビットプログラム
    命令語の前記Ｐビットにマップするステップと、を含
    み、 ＹがＸより小さく、かつ前記第２命令セットが前記第１
    命令セットのサブセットである、 データ処理方法。
  17. 【請求項１７】プロセッサコアを使用して複数のコア制
    御信号に応答するデータ処理方法であって、該方法が、 デコード手段により第１命令セットのＸビットプログラ
    ム命令語のＰビットをデコードして、前記プロセッサコ
    アを制御する前記コア制御信号を発生させるステップ
    と、 命令プログラム語を命令パイプラインを経て前記デコー
    ド手段へ送るステップと、 前記命令パイプラインを通過する第２命令セットのＹビ
    ットプログラム命令語のＱビットを、前記デコード手段
    によるデコードのために、対応するＸビットプログラム
    命令語の前記Ｐビットにマップするステップと、を含
    み、 ＹがＸより小さく、前記第１命令セットと前記第２命令
    セットが、パイプラインステージの数を変更することな
    く実行されるデータ処理方法。
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