JPH0353325A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0353325A JPH0353325A JP18939589A JP18939589A JPH0353325A JP H0353325 A JPH0353325 A JP H0353325A JP 18939589 A JP18939589 A JP 18939589A JP 18939589 A JP18939589 A JP 18939589A JP H0353325 A JPH0353325 A JP H0353325A
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- Japan
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- instruction
- length
- circuit
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- instruction word
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- 230000010365 information processing Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
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- 230000008676 import Effects 0.000 description 3
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に２進数で表される
可変長の命令語を有する情報処理装置に関する。
可変長の命令語を有する情報処理装置に関する。
従来、この種の情報処理装置は、可変長の命令語を有す
るか、または固定長の命令語を有している． ここでは、可変長の命令語体系を有する情報処理装置に
ついて、第５図のブロック図を用いて説明する．端子制
御回路２及び命令列取込み回路３によって、装置内に取
り込まれた命令列は、命令列格納回路４に格納される。
るか、または固定長の命令語を有している． ここでは、可変長の命令語体系を有する情報処理装置に
ついて、第５図のブロック図を用いて説明する．端子制
御回路２及び命令列取込み回路３によって、装置内に取
り込まれた命令列は、命令列格納回路４に格納される。
命令を解読するためには、命令の頭出しをする必要があ
り、命令整列回路５によってこれを行なう．整列された
命令は、命令買得回路７によって解読され、命令実行回
路８によって実行される。
り、命令整列回路５によってこれを行なう．整列された
命令は、命令買得回路７によって解読され、命令実行回
路８によって実行される。
この命令整列回路５によって命令を整列するためには、
命令の頭位置を検知する必要があるが、命令長検出用命
令解読回路９によって、解読中の命令の語長を検出し、
整列制御回路６において、解読中の命令の先頭位置に、
その語長を加算することにより、次の命令の先頭位置を
検知することができる。
命令の頭位置を検知する必要があるが、命令長検出用命
令解読回路９によって、解読中の命令の語長を検出し、
整列制御回路６において、解読中の命令の先頭位置に、
その語長を加算することにより、次の命令の先頭位置を
検知することができる。
上述した従来の情報処理装置は、可変長の命令語を有す
る装置がその命令解読のためには、命令語の長さを知る
必要がある、この命令語の長さを知るためには、命令解
読をする必要があるので、命令語の長さを知るための命
令解読器を必要とし、またその命令解読時間も長くかか
るという欠点がある． 本発明の目的は、命令長を表す２進数表示を命令語の一
部として有することにより、装置内にて命令の語長を検
出する際に、命令解読回路を通す必要がないようにした
情報処理装置を提供することにある． 〔課題を解決するための手段〕 本発明の情報処理装置の構成は、命令語の一部にこの命
令語の長さを表す２進数表示を含みこの命令語が入力さ
れた時にその命令語の長さを表す部分を読取りかつその
命令語を解読する命令整列回路と、この命令整列回路か
ら出力される整列を終了した命令の語長を入力しこの命
令整列回路を制御する整列制御回路とを備えることを特
徴とする。
る装置がその命令解読のためには、命令語の長さを知る
必要がある、この命令語の長さを知るためには、命令解
読をする必要があるので、命令語の長さを知るための命
令解読器を必要とし、またその命令解読時間も長くかか
るという欠点がある． 本発明の目的は、命令長を表す２進数表示を命令語の一
部として有することにより、装置内にて命令の語長を検
出する際に、命令解読回路を通す必要がないようにした
情報処理装置を提供することにある． 〔課題を解決するための手段〕 本発明の情報処理装置の構成は、命令語の一部にこの命
令語の長さを表す２進数表示を含みこの命令語が入力さ
れた時にその命令語の長さを表す部分を読取りかつその
命令語を解読する命令整列回路と、この命令整列回路か
ら出力される整列を終了した命令の語長を入力しこの命
令整列回路を制御する整列制御回路とを備えることを特
徴とする。
本発明においては、２進数表記された命令語の１語の長
さをｎイットとすると、このｎビットの命令語中のｍビ
ット（但しＯ＜ｍ＜ｎ）を用いて、この命令語の長さを
２進数表記で示し、命令整列回路から整列済みの命令の
語長を、ｎ桁の２進数にて出力して整列制御回路へ入力
している． 〔実施例〕 次に、図面を用いて本発明を詳細に説明する。
さをｎイットとすると、このｎビットの命令語中のｍビ
ット（但しＯ＜ｍ＜ｎ）を用いて、この命令語の長さを
２進数表記で示し、命令整列回路から整列済みの命令の
語長を、ｎ桁の２進数にて出力して整列制御回路へ入力
している． 〔実施例〕 次に、図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例の情報処理装置のブロック図
である．装置外部の記憶装置上にある命令は、外部端子
１から端子制御回路２、命令列取込み回路３を通り、命
令列格納回Ｉｉ′８４に格納される。命令解読回路７に
てその命令を解読するためには、命令の頭出しが行なわ
れている必要があるが、命令整列回路５にてこれを行な
う。命令の頭出しは、命令列中の各命令の先頭位置を指
定することによって行なう．各命令の先頭位置は、整列
制御回路６によって指定する。この整列制御回路６は、
現在整列している命令の先頭位置に、現在整列している
命令の長さを加算することによって、新たな命令の先頭
位置を決定する．現在整列している命令の長さとして命
令整列回路５によって整列した命令の先頭３ビットを用
いることが本発明の特徴である． 第２図（ａ）〜（ｈ）は第１図の実施例の命令語の配置
図である．本実施例の情報処理装置は、バイト可変長の
命令語体系を有し、命令語の語長は、１バイトから８バ
イトまでの全てのバイト長をとるものとする． 本実施例では、各命令語の下位３ビット、すなわち、ビ
ット２．ビット１，ビットＯを用いて、各命令語のバイ
ト長を３桁の２進数で示している点である．但し、８バ
イト命令の場合は、ＯＯＯと表わす．具体的には、各命
令語の下位３ビット、すなわち、ビット２．ビット１，
ビットＯは、命令語の語長が、１バイトの場合００１，
２バイトの場合０１０．３バイトの場合０１１，４バイ
トの場合！００，５バイトの場合１０１．６バイトの場
合１１０．７バイトの場合１１１．８バイトの場合ＯＯ
Ｏとなる。
である．装置外部の記憶装置上にある命令は、外部端子
１から端子制御回路２、命令列取込み回路３を通り、命
令列格納回Ｉｉ′８４に格納される。命令解読回路７に
てその命令を解読するためには、命令の頭出しが行なわ
れている必要があるが、命令整列回路５にてこれを行な
う。命令の頭出しは、命令列中の各命令の先頭位置を指
定することによって行なう．各命令の先頭位置は、整列
制御回路６によって指定する。この整列制御回路６は、
現在整列している命令の先頭位置に、現在整列している
命令の長さを加算することによって、新たな命令の先頭
位置を決定する．現在整列している命令の長さとして命
令整列回路５によって整列した命令の先頭３ビットを用
いることが本発明の特徴である． 第２図（ａ）〜（ｈ）は第１図の実施例の命令語の配置
図である．本実施例の情報処理装置は、バイト可変長の
命令語体系を有し、命令語の語長は、１バイトから８バ
イトまでの全てのバイト長をとるものとする． 本実施例では、各命令語の下位３ビット、すなわち、ビ
ット２．ビット１，ビットＯを用いて、各命令語のバイ
ト長を３桁の２進数で示している点である．但し、８バ
イト命令の場合は、ＯＯＯと表わす．具体的には、各命
令語の下位３ビット、すなわち、ビット２．ビット１，
ビットＯは、命令語の語長が、１バイトの場合００１，
２バイトの場合０１０．３バイトの場合０１１，４バイ
トの場合！００，５バイトの場合１０１．６バイトの場
合１１０．７バイトの場合１１１．８バイトの場合ＯＯ
Ｏとなる。
本実施例の情報処理装置は、装置外から取込まれた命令
が、命令解読回路７を通過する以前に命令語の語長を知
ることができる。つまり、命令整列→命令長算出→命令
列中の一命令の先頭位置決定→次の命令の整列、という
サイクルを考えた時、本実施例では、命令整列回路５→
整列制御回路６という回路経路をとる。
が、命令解読回路７を通過する以前に命令語の語長を知
ることができる。つまり、命令整列→命令長算出→命令
列中の一命令の先頭位置決定→次の命令の整列、という
サイクルを考えた時、本実施例では、命令整列回路５→
整列制御回路６という回路経路をとる。
これに対し、従来の装置においては、第５図のように命
令整列回路５→命令解読回路７→整列制御回路６という
経路をとる。
令整列回路５→命令解読回路７→整列制御回路６という
経路をとる。
従って、本実施例の情報処理装置は、一命令の整列、解
読から、次の命令の整列、解読まての時間を、従来の装
置に比べ、短縮できるという効果がある。また、命令語
の長さを検出するための解読器が不要なため、ハードウ
エアの量を少なくできるという効果がある。
読から、次の命令の整列、解読まての時間を、従来の装
置に比べ、短縮できるという効果がある。また、命令語
の長さを検出するための解読器が不要なため、ハードウ
エアの量を少なくできるという効果がある。
第３図は本発明の第２の実施例の情報処理装置のブロッ
ク図である．本実施例は、命令整列回路５から整列制御
回路６へ送られる情報が１ビットである他は、第１の実
施例と同様の楕戒である。
ク図である．本実施例は、命令整列回路５から整列制御
回路６へ送られる情報が１ビットである他は、第１の実
施例と同様の楕戒である。
この様な命令語体系及び装置構成とすることにより、第
１の実施例と同様の効果が得られる。
１の実施例と同様の効果が得られる。
第４図は第３図の実施例の命令語の配置図である。本実
施例の情報処理装置は、２バイト単位の可変長の命令語
体系を有し、命令語の語長は、２バイトまたは４バイト
の長さを有するものとする。
施例の情報処理装置は、２バイト単位の可変長の命令語
体系を有し、命令語の語長は、２バイトまたは４バイト
の長さを有するものとする。
本実施例の特徴は、各命令語の最下位１ビット、すなわ
ちビットＯを用いて、各命令語のバイト長を、１桁の２
進数で示している点である。具体的には、各命令語の最
下位１ビット、すなわち、ビット０は、命令語の語長が
２バイトの場合Ｏ、４バイトの場合１となる。
ちビットＯを用いて、各命令語のバイト長を、１桁の２
進数で示している点である。具体的には、各命令語の最
下位１ビット、すなわち、ビット０は、命令語の語長が
２バイトの場合Ｏ、４バイトの場合１となる。
以上説明したように本発明は、命令語の一部に、命令語
の長さを表す２進数表示を有することにより、命令を解
読しなくとも、直ちに命令語の長さを判別できる効果が
ある．このため命令語の解読時間を短縮できると共に、
命令解読回路のハードウェア量を少なくできる効果があ
る。
の長さを表す２進数表示を有することにより、命令を解
読しなくとも、直ちに命令語の長さを判別できる効果が
ある．このため命令語の解読時間を短縮できると共に、
命令解読回路のハードウェア量を少なくできる効果があ
る。
第１図は本発明の一実施例のブロック図、第２図（ａ）
〜（ｈ）は第１図に用いられる命令語の配列図、第３図
は本発明の第２の実施例のブロック図、第４図は第３図
に用いられる命令語の配列図、第５図は従来の情報処理
装置の一例のブロック図である。 １・・・外部端子、２・・・端子制御回路、３・・・命
令列取込み回路、４・・・命令列格納回路、５・・・命
令整列回路、６・・・整列制御回路、７・・・命令解読
回路、８・・・命令実行回路、９・・・命令長検出用命
命令解読回路、１０１，３０１．３０４・・・ビット０
、１０２，３０２，３０５・・・ビット１、１０３・・
・ビット２、１０４・・・ビット７、３０３・・・ビッ
ト１５、３０６・・・ビット３ｌゆ
〜（ｈ）は第１図に用いられる命令語の配列図、第３図
は本発明の第２の実施例のブロック図、第４図は第３図
に用いられる命令語の配列図、第５図は従来の情報処理
装置の一例のブロック図である。 １・・・外部端子、２・・・端子制御回路、３・・・命
令列取込み回路、４・・・命令列格納回路、５・・・命
令整列回路、６・・・整列制御回路、７・・・命令解読
回路、８・・・命令実行回路、９・・・命令長検出用命
命令解読回路、１０１，３０１．３０４・・・ビット０
、１０２，３０２，３０５・・・ビット１、１０３・・
・ビット２、１０４・・・ビット７、３０３・・・ビッ
ト１５、３０６・・・ビット３ｌゆ
Claims (1)
- 命令語の一部にこの命令語の長さを表す２進数表示を含
みこの命令語が入力された時にその命令語の長さを表す
部分を読取りかつその命令語を解読する命令整列回路と
、この命令整列回路から出力される整列を終了した命令
の語長を入力しこの命令整列回路を制御する整列制御回
路とを備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18939589A JPH0353325A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18939589A JPH0353325A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353325A true JPH0353325A (ja) | 1991-03-07 |
Family
ID=16240583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18939589A Pending JPH0353325A (ja) | 1989-07-21 | 1989-07-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353325A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1055206A (ja) * | 1996-08-13 | 1998-02-24 | Yokogawa Electric Corp | シーケンス制御装置 |
| USRE41751E1 (en) | 1998-03-30 | 2010-09-21 | Panasonic Corporation | Instruction converting apparatus using parallel execution code |
| US7917734B2 (en) | 2003-06-30 | 2011-03-29 | Intel Corporation | Determining length of instruction with multiple byte escape code based on information from other than opcode byte |
-
1989
- 1989-07-21 JP JP18939589A patent/JPH0353325A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1055206A (ja) * | 1996-08-13 | 1998-02-24 | Yokogawa Electric Corp | シーケンス制御装置 |
| USRE41751E1 (en) | 1998-03-30 | 2010-09-21 | Panasonic Corporation | Instruction converting apparatus using parallel execution code |
| US7917734B2 (en) | 2003-06-30 | 2011-03-29 | Intel Corporation | Determining length of instruction with multiple byte escape code based on information from other than opcode byte |
| US7966476B2 (en) | 2003-06-30 | 2011-06-21 | Intel Corporation | Determining length of instruction with escape and addressing form bytes without evaluating opcode |
| US8161269B2 (en) | 2003-06-30 | 2012-04-17 | Intel Corporation | Determining length of instruction with address form field exclusive of evaluating instruction specific opcode in three byte escape opcode |
| US8402252B2 (en) | 2003-06-30 | 2013-03-19 | Intel Corporation | Determining length of instruction with address form field exclusive of evaluating instruction specific opcode in three byte escape opcode |
| US8793470B2 (en) | 2003-06-30 | 2014-07-29 | Intel Corporation | Length determination of instruction code with address form field and escape opcode value by evaluating portions other than instruction specific opcode |
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