JPS6244661B2 - - Google Patents
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- Publication number
- JPS6244661B2 JPS6244661B2 JP55136242A JP13624280A JPS6244661B2 JP S6244661 B2 JPS6244661 B2 JP S6244661B2 JP 55136242 A JP55136242 A JP 55136242A JP 13624280 A JP13624280 A JP 13624280A JP S6244661 B2 JPS6244661 B2 JP S6244661B2
- Authority
- JP
- Japan
- Prior art keywords
- bytes
- instruction
- read
- byte
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
Description
【発明の詳細な説明】
本発明はメモリから可変長命令を取り出して命
令解読をし、実行を行なう情報処理装置に関し、
命令解読の開始時点をできるだけ早めることを目
的とする。
令解読をし、実行を行なう情報処理装置に関し、
命令解読の開始時点をできるだけ早めることを目
的とする。
第１図は一般的な電子計算機の概略ブロツク図
であり、１は主記憶、２はチヤネル、３は中央処
理装置、３１は記憶制御部、３２は演算ユニツ
ト、３３は命令制御部、４はバツフアメモリであ
る。
であり、１は主記憶、２はチヤネル、３は中央処
理装置、３１は記憶制御部、３２は演算ユニツ
ト、３３は命令制御部、４はバツフアメモリであ
る。
第２図は本発明の一実施例における記憶制御部
３１と命令制御部３３の詳細ブロツク図であり、
４１はバツフアメモリ４のアドレスレジスタ、４
２はバイトアライン回路、４３は読出しレジス
タ、５は制御部、６はフラグレジスタ、７，８は
命令バツフアレジスタ、９は選択回路、１０は制
御部、１１は命令デコード回路である。
３１と命令制御部３３の詳細ブロツク図であり、
４１はバツフアメモリ４のアドレスレジスタ、４
２はバイトアライン回路、４３は読出しレジス
タ、５は制御部、６はフラグレジスタ、７，８は
命令バツフアレジスタ、９は選択回路、１０は制
御部、１１は命令デコード回路である。
バツフアメモリ４には第３図で示す如く、複数
のデータ・ブロツクが記憶され、各ブロツクは例
えば32バイトから成つており、８バイト単位で読
出しができる。更にバイトアライン回路４２を設
けて、図示ａの如く任意のバイトアドレスからの
８バイトが、読出しレジスタ４３に左詰めで読出
される。しかし図示ｂの如くにブロツク境界をま
たぐ８バイトについては、ブロツク境界までの２
バイトのみがレジスタ４３に左詰めで読出され
る。次のブロツクに含まれる残りのバイトは再度
アクセス要求を出さないと読出されない。従つて
ブロツク境界にまたがる８バイトを読出すには、
２回のメモリアクセスが必要になる。これは一般
にバツフアメモリ中のブロツクは主記憶中の多数
のブロツクのうちのいくつかをコピーしたもので
あり、バツフアメモリ中のある実記憶領域にある
論理ブロツクが有つたとしてもその実記憶領に連
続した実記憶領域に有るブロツクが前記の論理ブ
ロツクに連続した論理ブロツクであるとは限らな
いからである。所望の論理ブロツクをアクセスす
るには各ブロツク毎にその都度タグメモリを参照
してそのブロツクがバツフアメモリ中にあるか否
かの確認を行なう必要がある。（尚、バツフアメ
モリの制御、及びそれに関連するタグメモリにつ
いては、当業者に周知の技術であるため省略す
る。） また命令制御部３３では命令バツフアレジスタ
７，８を有し、命令の先取りを行なうことができ
る。命令には２バイト命令、４バイト命令、６バ
イト命令等があり、バイト長は一定ではない。通
常の命令実行過定では、レジスタ８，７，４３に
命令が詰まつており、順次命令を実行していく。
命令のOPコードを解読すればその命令が何バイ
ト命令かが判るので、制御部１０が選択部９を制
御して次の命令の格納位置を選択する。尚、選択
部９はレジスタ８，７，４３間を切換えるだけで
なく、同一レジスタ中の異なるバイト位置の切換
えも行なう。そしてレジスタ８中の命令がすべて
終了するとレジスタ７の命令を選択するが、適当
なタイミングでレジスタ７の内容をレジスタ８
へ、レジスタ４３の内容をレジスタ７へ移し、さ
らに次の命令の先行読出しを行なうように制御さ
れる。
のデータ・ブロツクが記憶され、各ブロツクは例
えば32バイトから成つており、８バイト単位で読
出しができる。更にバイトアライン回路４２を設
けて、図示ａの如く任意のバイトアドレスからの
８バイトが、読出しレジスタ４３に左詰めで読出
される。しかし図示ｂの如くにブロツク境界をま
たぐ８バイトについては、ブロツク境界までの２
バイトのみがレジスタ４３に左詰めで読出され
る。次のブロツクに含まれる残りのバイトは再度
アクセス要求を出さないと読出されない。従つて
ブロツク境界にまたがる８バイトを読出すには、
２回のメモリアクセスが必要になる。これは一般
にバツフアメモリ中のブロツクは主記憶中の多数
のブロツクのうちのいくつかをコピーしたもので
あり、バツフアメモリ中のある実記憶領域にある
論理ブロツクが有つたとしてもその実記憶領に連
続した実記憶領域に有るブロツクが前記の論理ブ
ロツクに連続した論理ブロツクであるとは限らな
いからである。所望の論理ブロツクをアクセスす
るには各ブロツク毎にその都度タグメモリを参照
してそのブロツクがバツフアメモリ中にあるか否
かの確認を行なう必要がある。（尚、バツフアメ
モリの制御、及びそれに関連するタグメモリにつ
いては、当業者に周知の技術であるため省略す
る。） また命令制御部３３では命令バツフアレジスタ
７，８を有し、命令の先取りを行なうことができ
る。命令には２バイト命令、４バイト命令、６バ
イト命令等があり、バイト長は一定ではない。通
常の命令実行過定では、レジスタ８，７，４３に
命令が詰まつており、順次命令を実行していく。
命令のOPコードを解読すればその命令が何バイ
ト命令かが判るので、制御部１０が選択部９を制
御して次の命令の格納位置を選択する。尚、選択
部９はレジスタ８，７，４３間を切換えるだけで
なく、同一レジスタ中の異なるバイト位置の切換
えも行なう。そしてレジスタ８中の命令がすべて
終了するとレジスタ７の命令を選択するが、適当
なタイミングでレジスタ７の内容をレジスタ８
へ、レジスタ４３の内容をレジスタ７へ移し、さ
らに次の命令の先行読出しを行なうように制御さ
れる。
ところが、例えば分岐命令等によつて今まで先
取りしておいた命令が無効になつてしまうことが
あり、その場合は急拠分岐先命令をバツフアメモ
リから読出さねばならない。この場合、分岐先命
令が何バイト命令かは一般に判らない。またその
分岐先バイトアドレスが25〜31の場合には上記ブ
ロツク境界の問題を生じ、２回のアクセスの後、
８バイトがすべてレジスタ４３に揃つたところ
で、選択回路９にてレジスタ４３を選択して実行
することになる。
取りしておいた命令が無効になつてしまうことが
あり、その場合は急拠分岐先命令をバツフアメモ
リから読出さねばならない。この場合、分岐先命
令が何バイト命令かは一般に判らない。またその
分岐先バイトアドレスが25〜31の場合には上記ブ
ロツク境界の問題を生じ、２回のアクセスの後、
８バイトがすべてレジスタ４３に揃つたところ
で、選択回路９にてレジスタ４３を選択して実行
することになる。
このように従来方法では、分岐先アドレスから
の８バイトがブロツク境界にまたがる場合にはメ
モリアクセス１回分の時間遅れを生じる欠点があ
つた。
の８バイトがブロツク境界にまたがる場合にはメ
モリアクセス１回分の時間遅れを生じる欠点があ
つた。
本発明は、この点を改良することを目的とし、
１回目のメモリアクセスで得られたデータ（命
令）をとりあえずデコードしてみて、バイト長が
足りなければ２回目のアクセス結果を待つが、足
りていればそのまま実行してしまうようにしたも
のである。
１回目のメモリアクセスで得られたデータ（命
令）をとりあえずデコードしてみて、バイト長が
足りなければ２回目のアクセス結果を待つが、足
りていればそのまま実行してしまうようにしたも
のである。
例えば第３図のｂに示す如く、分岐アドレスが
バイトアドレス３０であつたとすると、レジスタ
４３は第１回目のアクセスによつて第４図ａのよ
うにブロツク０のバイト３０，３１が左詰めで読
出される。このとき、本発明ではフラグレジスタ
６の左端フラグＦ１を立てる。フラグＦ１はレジ
スタ４３の第１、第２バイトに、Ｆ２は第３、第
４バイトに、Ｆ３は第５、第６バイトに、そして
Ｆ４は第７、第８バイトに対応している。
バイトアドレス３０であつたとすると、レジスタ
４３は第１回目のアクセスによつて第４図ａのよ
うにブロツク０のバイト３０，３１が左詰めで読
出される。このとき、本発明ではフラグレジスタ
６の左端フラグＦ１を立てる。フラグＦ１はレジ
スタ４３の第１、第２バイトに、Ｆ２は第３、第
４バイトに、Ｆ３は第５、第６バイトに、そして
Ｆ４は第７、第８バイトに対応している。
最も短かい命令語長は２バイトであるため、バ
ツフアメモリ４のアクセスは２バイト毎の区切り
を意識して行なわれる。即ち必らず遇数バイトア
ドレスからの８バイトにアクセスがかかるように
している。そのためフラグは２バイトに対して１
つ設けられている。
ツフアメモリ４のアクセスは２バイト毎の区切り
を意識して行なわれる。即ち必らず遇数バイトア
ドレスからの８バイトにアクセスがかかるように
している。そのためフラグは２バイトに対して１
つ設けられている。
また第２回目のアクセスの結果は第４図ｂのよ
うにレジスタ４３の残りの部分に詰められ、それ
に伴つてフラグＦ２〜Ｆ４を立てる。各アクセス
毎にフラグＦ１〜Ｆ４のうちどれを立てればよい
かは、バイトアドレスを検知することで制御す
る。即ち例えばバイトアドレスが０〜24であれば
８バイトが１回で読出せる筈であるので、すべて
のフラグＦ１〜Ｆ４を立てる。バイトアドレスが
26のときはフラグＦ１〜Ｆ３のみを立てる。バイ
トアドレスが２８のときはフラグＦ１，Ｆ２の
み、そして、バイトアドレスが３０のときはフラ
グＦ１のみを立てる。
うにレジスタ４３の残りの部分に詰められ、それ
に伴つてフラグＦ２〜Ｆ４を立てる。各アクセス
毎にフラグＦ１〜Ｆ４のうちどれを立てればよい
かは、バイトアドレスを検知することで制御す
る。即ち例えばバイトアドレスが０〜24であれば
８バイトが１回で読出せる筈であるので、すべて
のフラグＦ１〜Ｆ４を立てる。バイトアドレスが
26のときはフラグＦ１〜Ｆ３のみを立てる。バイ
トアドレスが２８のときはフラグＦ１，Ｆ２の
み、そして、バイトアドレスが３０のときはフラ
グＦ１のみを立てる。
このようにすることにより、上記分岐命令実行
時等において、分岐先アドレスのアクセスを行な
い、その結果少くとも一つのフラグＦ１が立て
ば、そのフラグに対応するバイトを選択回路９を
介してデコーダ１１に与える。そのデコード結果
でその命令が２バイト長であれば、そのまま命令
を実行することができ、命令実行と並行して次の
メモリアクセスを行なえば命令実行は止切れるこ
となく続行できる。もしデコード結果により命令
長が４バイト以上であることが判明したときに
は、さらに次のフラグが立つのを待てばよい。
時等において、分岐先アドレスのアクセスを行な
い、その結果少くとも一つのフラグＦ１が立て
ば、そのフラグに対応するバイトを選択回路９を
介してデコーダ１１に与える。そのデコード結果
でその命令が２バイト長であれば、そのまま命令
を実行することができ、命令実行と並行して次の
メモリアクセスを行なえば命令実行は止切れるこ
となく続行できる。もしデコード結果により命令
長が４バイト以上であることが判明したときに
は、さらに次のフラグが立つのを待てばよい。
以上の如く読出しレジスタ４３に読出しデータ
バイトの存在指示フラグ６を設けることにより、
少くとも最短命令長分のバイトが読出されたとき
に直ちにデコード動作に入り、もしもバイト数が
足りなければもう１回のアクセスを待つが、そう
でないときは直ちに実行に移ることによつて、平
均命令実行速度は大きく改善される。例えば上記
の例では１ブロツクが32バイトで、１回の読出し
バイト数が８バイトであるから平均すると４回に
１回の割合いでブロツク境界をまたぐアクセスと
なる。また全命令のうち６バイト長、８バイト長
の命令の用いられる頻度は比較的低いため、本発
明の効果は大きい。
バイトの存在指示フラグ６を設けることにより、
少くとも最短命令長分のバイトが読出されたとき
に直ちにデコード動作に入り、もしもバイト数が
足りなければもう１回のアクセスを待つが、そう
でないときは直ちに実行に移ることによつて、平
均命令実行速度は大きく改善される。例えば上記
の例では１ブロツクが32バイトで、１回の読出し
バイト数が８バイトであるから平均すると４回に
１回の割合いでブロツク境界をまたぐアクセスと
なる。また全命令のうち６バイト長、８バイト長
の命令の用いられる頻度は比較的低いため、本発
明の効果は大きい。
第１図は一般的情報処理装置の概略ブロツク
図、第２図は本発明の一実施例による詳細ブロツ
ク図、第３図はバツフアメモリ中のバイト位置説
明図、第４図は読出しレジスタとフラグとの対応
説明図である。第２図において、４はバツフアメ
モリ、４３は読出しレジスタ、６はフラグレジス
タ、７，８は命令バツフアレジスタ、９は選択回
路、１１は命令デコーダである。
図、第２図は本発明の一実施例による詳細ブロツ
ク図、第３図はバツフアメモリ中のバイト位置説
明図、第４図は読出しレジスタとフラグとの対応
説明図である。第２図において、４はバツフアメ
モリ、４３は読出しレジスタ、６はフラグレジス
タ、７，８は命令バツフアレジスタ、９は選択回
路、１１は命令デコーダである。
Claims (1)
- １ ｎ×ｍバイト（ｎ、ｍは２以上の整数）から
なるデータ、ブロツクを複数ブロツク記憶し、ｎ
バイト幅の読出しレジスタに対してｎの倍数以外
のバイトアドレスからのｎバイト読出しが可能で
あり、ブロツク境界にまたがるｎバイトに関して
は該ブロツク境界までのｎ未満のバイトと該ブロ
ツク境界からのｎ未満のバイトに分けて読出しが
可能なように制御されるメモリを有し、可変長命
令を扱う情報処理装置において、上記読出しレジ
スタの各バイト毎、又は所定の複数バイト毎にフ
ラグを設け、読出しデータの存在するバイト位置
を上記フラグにより表示し、可変長命令の中の最
短語長命令のバイト数分の読出しデータが上記読
出しレジスタ中にあることを上記フラグにより検
知し、命令のデコードに開始し、デコードの結果
上記フラグの示す読出しデータ数が命令長に足り
ない事が判明したとき、もう一回の読み出しを待
つことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13624280A JPS5760441A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13624280A JPS5760441A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760441A JPS5760441A (en) | 1982-04-12 |
| JPS6244661B2 true JPS6244661B2 (ja) | 1987-09-22 |
Family
ID=15170602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13624280A Granted JPS5760441A (en) | 1980-09-30 | 1980-09-30 | Information processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760441A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0155275B1 (en) * | 1983-09-12 | 1989-04-05 | Motorola, Inc. | Prefetch validation |
| JPS6075407U (ja) * | 1983-10-26 | 1985-05-27 | グンゼ株式会社 | ブラジヤ− |
| JPH0630062B2 (ja) * | 1984-07-26 | 1994-04-20 | 日本電気株式会社 | デ−タ処理装置 |
| JPS61155308U (ja) * | 1985-03-19 | 1986-09-26 | ||
| JPH0812601B2 (ja) * | 1985-12-20 | 1996-02-07 | 日本電気株式会社 | データ処理装置 |
| JPS6324327A (ja) * | 1986-07-16 | 1988-02-01 | Fujitsu Ltd | 命令フエツチ処理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509621A (ja) * | 1973-04-12 | 1975-01-31 |
-
1980
- 1980-09-30 JP JP13624280A patent/JPS5760441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509621A (ja) * | 1973-04-12 | 1975-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760441A (en) | 1982-04-12 |
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