KR970705079A - 가변길이 명령어 세트를 위한 태그 프리페치와 명령어번역기 및 작동방법(Tagged Prefetch and Instruction Decoder for Variable Length Instruction Set and Method of Operation) - Google Patents

가변길이 명령어 세트를 위한 태그 프리페치와 명령어번역기 및 작동방법(Tagged Prefetch and Instruction Decoder for Variable Length Instruction Set and Method of Operation) Download PDF

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Abstract

번역기가 명령어의 일부분을 처리하고, 그 다음 주기에 명령어의 나머지부분이 전달되는 동안 이미 처리된 부분을 서브필드쉐도우레지스터에 보관할 수 있는 파이프라인 마이크로프로세서, 프리페치버퍼의 각 바이트는 개별적으로 식별자가 붙어있기 때문에, 번역기는 현재의 명령어가 완전히 처리되어 번역단계에서 번역되기 전에도 프리페치버퍼의 개별 명령어부분을 삭제하여 추가적 명령어바이트가 프리페치 될 수 있도록 한다. 이는 최대 가능 명령어 길이보다는 작지만 대부분의 명령어를 완전한 형태로 보관할 수 있을 정도로 넓은 최적의 버퍼크기를 가능하게 한다.

Description

가변길이 명령어 세트를 위한 태그 프리페치와 명령어번역기 및 작동방법 (Tagged Prefetch and Instruction Decoder for Variable Length Instruction Set and Method of Operation)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 모델에 따라 만들어진 파이프라인 프로세서의 상층부분 도해이다.

Claims (21)

  1. 연속적 파이프라인 주기와 최소한 프리페치단계. 번역단계, 그리고 실행단계를 가지고 있으며, 명령어 세그멘트로 구성된 명령어와 명령어 부분으로 구성된 세그먼트를 지니는 파이프라인 프로세서에 있어서, 메모리로부터 가져온 명령어 부분을 저장하기 위한 프리페치단계 내의 라인버퍼, 최대명령어폭보다 좁은 라인 넓이를 가진 라인 버퍼, 라인버퍼로부터 가져온 명령어 부분을 저장하기 위한 최소한 하나의 쉐도우레지스터를 포함하는 라인버퍼로부터 번역단계로 명령어를 가져오는 검색장치. 번역기가 사전결정된 명령어 세그멘트를 검색장치로부터 받았을 때 명령어 세그멘트를 번역하고, 다르게 번역되는 것을 방지하는, 검색장치로부터 명령어 부분을 받게 연결된 번역단계의 번역기 검색장치가 모든 명령어 부분(저장된 명령어부분에 대응하는 사전결정된 명령어 세그멘트로 구성된다)을 받을 때까지 쉐도우레지스터가 명령어 부분을 저장하도록 하고, 검색장치가 모든 명령어 부분을 받았을 때 저장된 명령어부분을 다른 명령어 부분과 함께 출력하도록 하는 제어장치를 포함하는 파이프라인 프로세서.
  2. 제1항에 있어서, 상기 쉐도우레지스터가 복수의 쉐도우레지스터로 구성된 프로세서.
  3. 제2항에 있어서, 상기 제어장치는 상기 검색장치로 부터 (1) 상기 라인 버퍼를 직접 거치거나 (2) 상기 셰도우레지스터를 거쳐 상기 데코더에 명령어 부분을 선택적으로 결합시키는 멀티플렉서를 포함하는 프로세서.
  4. 제3항에 있어서, 쉐도우레지스터에 연결된 첫 번째 입력과 라인버퍼에 직접 연결된 두 번째 입력, 그리고 번역기에 연결된 출력을 가지고 있는 2:1 다중채널이 있는 프로세서.
  5. 제1항에 있어서, 이 프로세서는 가별길이 명령어 세트를 가지고 있는데 이명령어에는 조작부호부분이 있으며, 첫 번째 피연산자부분이나 첫 번째 피연산자부분과 두 번째 피연산자 부분이 함께 포함할 될수 있으며, 또한 쉐도우레지스터가 명령어의 조작부호부분과 첫 번째 피연산자부분을 저장하기 위한 쉐도우레지스터를 포함하는 프로세서.
  6. 제5항에 있어서, 상기 프로세서는 명령어가 두 번째 피연산자를 가지고 있는지 확인하기 위한 장치가 포함되며, 제어장치는 두 번째 피연산자를 가진 명령어에 대해서는 조작부호와 첫 번째 피연산자부분을 쉐도우레지스터에 저장할 수 있도록 하는 프로세서.
  7. 제1항에 있어서, 상기 라인버퍼는 명령어부분의 저장을 위해 최소한 하나의 정장위치를 가지고 있으며, 프리페치단계는 라인버퍼의 각 저장부분에 대응하는 유효 식별비트의 저장을 위해 유효식별비트레지스터를 가지고 있으며, 유효식별비트는 대응하는 저장위치가 번역되어야 할 명령어 부분을 보관하고 있는지를 여부를 나타내며, 제어장치는 저장영역에 있던 명령어부분이 다룬 곳으로 보내지면 프리페치단계가 새로운 명령어 부분을 저장할 수 있도록 하기 위해 그 저장위치에 상응하는 유효 식별비트를 재설정할 수 있는 재설정장치를 가지고 있는 프로세서.
  8. 파이프라인 프로세서에서, 메모리로부터 명령어를 검색하고 번역하고 명령어 세그멘트로 구성된 명령어와 명령어 부분으로 구성된 세그멘트를 지니는 것을 특징으로 하는 방법에 있어서, (1) 불연속적 시간에 메모리로부터 명령어의 부분을 가져와 프레페치단계의 버퍼에 명령어를 연속적으로 저장하는 단계; (2) 버퍼에서 번역단계로 명령어를 연속적으로 보내는 단계; (3) 만약 사전결정된 명령어의 세그멘트보다 적은 명령어부분이 왔을 때는 연속적으로 쉐도우레지스터의 버퍼에 저장하고, 사전결정된 세그멘트에 해당하는 명령어 부분이 버퍼에서 왔을 때 명령어 부분을 번역을 위해 전송하는 단계; 및 (4) 사전결정된 명령어 세그멘트를 번역하는 단계를 포함하는 방법.
  9. 제8항에 있어서, 단계(3)는 명령어 부분을 쉐도우레지스터에 저장되어 있다가 번역단계가 모든 명령어 세그멘트를 받았을 때, 나머지 명령어 부분들과 함께 번역을 위해 전송되어 지는 단계를 포함하는 방법.
  10. 제9항에 있어서, 버퍼는 명령어 부분의 저장을 위해 최소한 하나의 저장위치를 가지고, (5) 버퍼의 각 저장부분에 대응하는 유효식별비트를 저장하는 단계로서, 유효식별비트는 상응 저장위치가 번역되어야 하기 때문에 덮어씌여서는 안되는 명령어 부분을 보관하고 있는지 여부를 나타내는 단계; 및 (6) 저장된 명령어 부분이 보내지면, 다른 명령어 부분이 그 저장위치를 덮어 쓸 수 있도록 하기 위해 그 저장위치에 대응하는 유효식별비트를 떨어 내는 단계를 부가적으로 포함하는 방법.
  11. 제8항에 있어서, 버퍼는 명령어 부분의 저장을 위해 최소한 하나의 저장위치를 가지고, (5) 버퍼의 각 저장부분에 대응하는 유효식별비트를 저장하는 단계로서, 유효식별비트는 상응 저장위치가 번역되어야 하기 때문에 덮어 씌여서는 안되는 명령어부분을 보관하고 있는지 여부를 나타내는 단계; 및 (6) 저장된 명령어 부분이 보내지면, 다른 명령어 부분이 그 저장위치를 덮어 쓸 수 있도록 하기 위해 그 저장위치에 대응하는 유효식별비트를 떨어 내는 단계를 부가적으로 포함하는 방법.
  12. 파이프라인 프로세서를 위해 명령어를 번역하고, 명령어는 동적정보와 고정제어정보를 갖는 번역기에 있어서, 동적제어정보를 번역하기 위한 조합논리회로; 및 고정정보를 번역하기 위한 메모리를 포함하는 번역기.
  13. 제12항에 있어서, 명령어는 조작부호부분을 가지며, 접두파라메터의 설정을 위한 하나 또는 그이상의 접두부분을 가질 수 있고, 번역되어야할 명령어부분을 저장하기 위한 라인버퍼; 라인버퍼에서 명령어부분을 추출하기 위한 추출회로; 및 명령어부분이 접두부분을 포함하고 있는지를 확인하기 위한 장치를 부가적으로 포함하고, 조합적 논리는 명령어의 접두부분을 다른 부분보다 먼저 번역하기 위한 장치를 포함하는 번역기.
  14. 제13항에 있어서, 명령어는 복수의 접두부분을 포함할 수 있으며, 조합적 논리는 각 접두부분을 성공적으로 번역하기 위한 장치를 포함하는 번역기.
  15. 제14항에 있어서, 명령어가 번역될 때 사용될 디폴트조건의 접두파라메터를 저장하기 위한 접두레지스터; 및 명령어가 접두부분을 가지고 있을 경우 접두레지스터가 명령어 접두부분의 접두파라메터로 다시 기록될 수 있도록 하기 위한 장치를 부가적으로 포함하는 번역기.
  16. 제13항에 있어서, 프로세서가 가변길이 명령어세트를 가지고 있으며, 라인버퍼는 최대가능 명령어길이 보다 좁고, 또한 조합적 논리회로가 명령어의 접두부분을 다른 부분보다 먼저 번역하는 번역기.
  17. 제16항에 있어서, 명령어가 또한 첫 번째 피연산자부분이나 첫 번째와 두 번째 피연산자부분을 함께 가질 수 있고, 추출회로가 접두부분이 번역된 다음 라인버퍼에서 조작부호부분과 첫 번째 피연산자 부분(있을 경우)을 동시에 추출하기 위한 장치; 및 조작부호부분과 첫 번째 피연산자부부이 추출된 후 라인버터로부터 두 번째 피연산자 부분을 추출하기 위한 장치를 포함하는 번역기.
  18. 제17항에 있어서, 번역될 명령어부분의 저장을 위한 라인버퍼; 라인버퍼에서 명령어부분을 추출하기 위한 장치; 조작부호부분과 첫 번째 피연산자부분을 저장하기 위한 쉐도우버퍼; 및 명령어가 두 번째 피연산자부분을 가지고 있을 경우, 두 번째 피연산자를 추출할 때까지 조작부호부분과 첫번째 피연산자부분을 쉐도우버퍼가 저장하도록 하기 위한 제어장치를 부가적으로 포함하는 번역기.
  19. 제18항에 있어서, 추출을 위한 장치는 조작부호부분, 첫 번째 피연산자부분과 두 번째 피연산자부분을 번역기에 동시에 보내기 위한 장치를 부가적으로 포함하는 번역기.
  20. 제12항에 있어서, 명령어는 조작부호부분을 포함하고, 상수데이터명령어부분을 포함할 수 있고, 동적정보에는 하나 또는 그이상의 조작부호부분의 길이 상수 부분의 길이 명령어에 의해 데이터가 가져와지는 레지스터에 관한 정보, 명령어에 의해 데이터가 기록되는 레지스터에 관한 정보, 명령어에 의해 어드레스를 지정하기 위한 기본어드레스의 포인터와 명령어에 의해 어드레스를 지정하기 위한 인덱스의 포인터가 포함할 수 있는 번역기.
  21. 제15항에 있어서, 접두정보가 명령어를 위한 하나 또는 그이상의 어드레스지정, 명령어를 위한 데이터 넓이, 그리고 데이터버스가 명령어처리중 잠겨야할 지 여부를 포함할 수 있는 번역기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970700546A 1995-05-26 1996-05-16 가변길이 명령어 세트를 위한 태그 프리페치와 명령어번역기 및 작동방법(Tagged Prefetch and Instruction Decoder for Variable Length Instruction Set and Method of Operation) KR970705079A (ko)

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941647B2 (en) 1999-01-28 2011-05-10 Ati Technologies Ulc Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination
US8127121B2 (en) * 1999-01-28 2012-02-28 Ati Technologies Ulc Apparatus for executing programs for a first computer architechture on a computer of a second architechture
US8074055B1 (en) 1999-01-28 2011-12-06 Ati Technologies Ulc Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code
US8121828B2 (en) 1999-01-28 2012-02-21 Ati Technologies Ulc Detecting conditions for transfer of execution from one computer instruction stream to another and executing transfer on satisfaction of the conditions
US6684322B1 (en) * 1999-08-30 2004-01-27 Intel Corporation Method and system for instruction length decode
US6934832B1 (en) * 2000-01-18 2005-08-23 Ati International Srl Exception mechanism for a computer
US6581138B2 (en) * 2000-02-29 2003-06-17 Stmicroelectronics, Inc. Branch-prediction driven instruction prefetch
US7149883B1 (en) * 2000-03-30 2006-12-12 Intel Corporation Method and apparatus selectively to advance a write pointer for a queue based on the indicated validity or invalidity of an instruction stored within the queue
US6931641B1 (en) * 2000-04-04 2005-08-16 International Business Machines Corporation Controller for multiple instruction thread processors
EP1150213B1 (en) * 2000-04-28 2012-01-25 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Data processing system and method
US6457115B1 (en) * 2000-06-15 2002-09-24 Advanced Micro Devices, Inc. Apparatus and method for generating 64 bit addresses using a 32 bit adder
US7366882B2 (en) * 2001-05-10 2008-04-29 Zohair Sahraoui Address calculation unit for an object oriented processor having differentiation circuitry for selectively operating micro-instructions
US6898694B2 (en) * 2001-06-28 2005-05-24 Intel Corporation High instruction fetch bandwidth in multithread processor using temporary instruction cache to deliver portion of cache line in subsequent clock cycle
US7305542B2 (en) * 2002-06-25 2007-12-04 Intel Corporation Instruction length decoder
DE10339458A1 (de) * 2002-08-28 2004-03-25 Denso Corp., Kariya Gasmessfühler und Verfahren zu dessen Herstellung
GB2393270B (en) * 2002-09-19 2005-07-27 Advanced Risc Mach Ltd Executing variable length instructions stored within a plurality of discrete memory address regions
US6895475B2 (en) * 2002-09-30 2005-05-17 Analog Devices, Inc. Prefetch buffer method and apparatus
US7370152B2 (en) * 2004-06-29 2008-05-06 Rambus Inc. Memory controller with prefetching capability
KR20070094843A (ko) * 2005-04-08 2007-09-21 마쯔시다덴기산교 가부시키가이샤 프로세서
US7958436B2 (en) 2005-12-23 2011-06-07 Intel Corporation Performing a cyclic redundancy checksum operation responsive to a user-level instruction
US7925957B2 (en) * 2006-03-20 2011-04-12 Intel Corporation Validating data using processor instructions
US7908463B2 (en) * 2007-06-26 2011-03-15 Globalfoundries Inc. Immediate and displacement extraction and decode mechanism
US9164772B2 (en) 2011-02-04 2015-10-20 Qualcomm Incorporated Hybrid queue for storing instructions from fetch queue directly in out-of-order queue or temporarily in in-order queue until space is available
US8898433B2 (en) * 2012-04-26 2014-11-25 Avago Technologies General Ip (Singapore) Pte. Ltd. Efficient extraction of execution sets from fetch sets
US8930678B2 (en) * 2012-04-26 2015-01-06 Intel Corporation Instruction and logic to length decode X86 instructions
US9983990B1 (en) * 2013-11-21 2018-05-29 Altera Corporation Configurable storage circuits with embedded processing and control circuitry
US11204768B2 (en) 2019-11-06 2021-12-21 Onnivation Llc Instruction length based parallel instruction demarcator
CN110995285B (zh) * 2019-12-27 2023-05-05 成都达安众科技有限公司 一种uhf rfid分步式指令解码方法及芯片

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223381A (en) * 1978-06-30 1980-09-16 Harris Corporation Lookahead memory address control system
US4620274A (en) * 1983-04-01 1986-10-28 Honeywell Information Systems Inc. Data available indicator for an exhausted operand string
US5142634A (en) * 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5768575A (en) * 1989-02-24 1998-06-16 Advanced Micro Devices, Inc. Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions
JP2505887B2 (ja) 1989-07-14 1996-06-12 富士通株式会社 命令処理システム
US5204953A (en) 1989-08-04 1993-04-20 Intel Corporation One clock address pipelining in segmentation unit
JPH0395629A (ja) 1989-09-08 1991-04-22 Fujitsu Ltd データ処理装置
US5259006A (en) 1990-04-18 1993-11-02 Quickturn Systems, Incorporated Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like
US5189319A (en) 1991-10-10 1993-02-23 Intel Corporation Power reducing buffer/latch circuit
JPH07506921A (ja) * 1992-03-06 1995-07-27 ランバス・インコーポレーテッド コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り
US5254888A (en) 1992-03-27 1993-10-19 Picopower Technology Inc. Switchable clock circuit for microprocessors to thereby save power
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US5479616A (en) * 1992-04-03 1995-12-26 Cyrix Corporation Exception handling for prefetched instruction bytes using valid bits to identify instructions that will cause an exception
US5353420A (en) * 1992-08-10 1994-10-04 Intel Corporation Method and apparatus for decoding conditional jump instructions in a single clock in a computer processor
EP0651324B1 (en) * 1993-10-29 2006-03-22 Advanced Micro Devices, Inc. Speculative instruction queue for variable byte length instructions
US5689672A (en) * 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
US5555391A (en) * 1993-12-23 1996-09-10 Unisys Corporation System and method for storing partial blocks of file data in a file cache system by merging partial updated blocks with file block to be written
US5404473A (en) 1994-03-01 1995-04-04 Intel Corporation Apparatus and method for handling string operations in a pipelined processor
US5887152A (en) * 1995-04-12 1999-03-23 Advanced Micro Devices, Inc. Load/store unit with multiple oldest outstanding instruction pointers for completing store and load/store miss instructions

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