JPH0630062B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はストアードプログラム制御方式のデータ処理装
置に関し、とくに実行すべき命令語を先行してフェッチ
しバッファ記憶する機構を有するデータ処理装置に関す
る。

（従来技術） 従来知られているストアードプログラム制御の命令実行
過程は、 ｉ）命令語をメモリから読み出し命令レジスタに記憶す
るフェッチサイクルと、 ii）命令レジスタにフェッチされた内容を解読しデータ
処理装置の各部に制御信号を発生するデコードサイクル
と、 iii）前記、制御信号によりデータ転送，演算操作を行
わせ命令語に対応するデータ処理する実行サイクル、 とから成っている。

通常、前記３種のサイクルをその順に直列に実行してお
り、１命令語の処理時間は３種サイクル時間の和とな
る。これに対して、データ処理装置の処理速度を高める
ために、ある命令の実行サイクル中にこれに続く次の命
令語を予めフェッチするようにして３種サイクルの処理
を並列化し、命令の処理時間を短縮する手法が取られて
いる。かかる高速化手法では命令実行過程の各サイクル
を並列に動作させるため、以下に示す複雑な同期化制御
が必要とされている。

ｉ）実行中の命令語のアドレス（以下、プログラムアド
レスという）と異なる命令語（通常は次に実行すべき命
令）を読み出すアドレス（以下、フェッチアドレスとい
う）を発生させる。

ii）前記フェッチアドレスによって読み出した命令語を
テンポラリレジスタに記憶（以下、バッファ記憶とい
う）する。

iii）デコードシーケンスでは前記バッファ記憶情報を
命令デコード部に転送する。

iv）イミーディェト定数など命令語中のデータが使用さ
れる実行サイクルでは前記バッファ記憶情報を演算処理
部に転送する。

また、コストパフォーマンス向上のためには小容量のバ
ッファ記憶で前記同期化制御を実現することが望まれて
おり、命令デコード情報と演算処理情報とを一括して記
憶し、処理シーケンスに応じて記憶した情報を転送制御
できる構造のものが要求されるが、従来のものは非常に
複雑なハードウェアが必要である。

（発明の目的） 本発明は前記同期化制御，テンポラリ記憶制御を単純な
ハードウェア構成で実現し、高速処理が可能なデータ処
理装置を提供することを目的にしている。

（実施例の説明） 第１図に基本的な先行フェッチ制御のデータ処理装置の
ブロック構成を示して説明する。第１図の装置は、プロ
グラム及び処理データを記憶するメモリ２０と、実行す
る命令語を保持する命令レジスタ４０と、前記命令レジ
スタ４０の命令語を解読して装置各部への制御信号５０
０を発生する命令デコーダ５０と、演算処理を行う演算
回路６０と、プログラムアドレスを記憶するプログラム
カウンタ７０と、データ転送及び演算等の処理データを
記憶し多目的に使用される汎用レジスタ８０に加え、先
行フェッチ制御のためのフェッチアドレスを保持するフ
ェッチポインタ１０と、前記ポインタ１０及び一時記憶
を制御するフェッチ制御回路９０と、次に実行する命令
語を一時記憶する命令テンポラリレジスタ９１と、命令
語中のアドレス指定情報を一時記憶するアドレステンポ
ラリレジスタ９２と、命令語中の処理定数を一時記憶す
る定数テンポラリレジスタ９３とから構成され、データ
バス１００を介して装置各部の間でデータ転送が行なわ
れる。

一般にデータ処理装置ではメモリ操作命令に比較して汎
用レジスタ操作命令はｉ）種類が多い、ii）命令語長が
短い、iii）処理時間が短い等の利点が有ることから汎
用レジスタを使用してデータ処理を行うことが多い。汎
用レジスタ操作命令の実行サイクルでは、データバス１
００を介して演算回路６０と汎用レジスタ８０の間でデ
ータ転送が行われ、メモリ２０がアクセスされ入出力線
２０２を介してメモリデータが転送されることは無く、
フェッチポインタ１０でメモリ２０をアドレス指定して
命令語をデータ線２０１に読み出しテンポラリレジスタ
９１〜９３に一時記憶させることができる。

従って、実行中の命令の種類に応じてメモリのアクセス
切替を行えば、命令の実行サイクルとこれに続く命令の
フェッチサイクルとを並列に処理できデータ処理装置の
命令処理時間を短縮することが出来る。

しかしながら、データ処理装置で使われる命令語には、
オペレーション指定だけの単語長命令以外に定数部やア
ドレス指定部等を含んだ複数語長命令があり、実行サイ
クル中に前記定数部やアドレス指定部に対応する命令語
もフェッチしなければ、並列処理による高速化の効果が
発揮できない。

第１図のデータ処理装置では、命令デコーダ５０からの
制御信号をフェッチ制御回路９０で判別しメモリアクセ
スが無いと判断する時、フェッチポインタ１０でメモリ
２０をアドレス指定し命令語の読み出しを行い、複数語
のフェッチに備えて命令語の読み出し完了毎にフェッチ
ポインタ１０をインクリメントし次のアドレス値へと更
新している。また、読み出した命令情報をデータ線２０
１を介して転送し、オペレーション指定の第１語を次に
デコードして実行すべき情報として命令テンポラリレジ
スタ９１に記憶し、そのオペレーション情報が定数部や
アドレス指定部を含む複数語長命令であるか否かフェッ
チ制御回路９０で判別して、前記判断がなされた場合、
続く命令語を読み出し、アドレス指定部をアドレステン
ポラリレジスタ９２へ、定数を定数テンポラリレジスタ
９３へと各々命令フォーマットに対応して転送し、一時
記憶している。さらに、フェッチ制御回路９０はアドレ
ステンポラリレジスタ９２又は定数テンポラリレジスタ
９３の情報が実行中の命令処理に使用されることを実行
状態にある命令のテンポラリレジスタ使用状況も含んで
判別し、前記複数語長命令の読み出し、一時記憶の制御
を行っている。

以上述べた様に複数語長命令でも先行フェッチが有効に
働き高速処理が可能なデータ処理装置を実現するため
に、実行状態にある命令のメモリ及びテンポラリレジス
タ使用状況に加え次に実行する命令種類まで判別する複
雑で規模の大きな回路が必要であった。

本発明は、高速化の為にメモリが未使用時に先行フェッ
チすべき命令語を読み出す点にあり、命令語情報をオペ
レーション指定，処理定数，アドレス指定など意味づけ
せず一括して一時記憶すれば前記フェッチ制御回路が単
純化でき、特に一括記憶した命令語情報を命令実行サイ
クル時に所定の命令語フィールドに対応づけさせれば従
来のフェッチ制御回路の次に実行する命令種類の判別は
不要で、命令デコーダの制御情報出力に包含できるとの
知見に基づく。

すなわち、本発明は複数語の命令情報を記憶するバッフ
ァレジスタ群を有し、実行サイクル中の命令制御情報を
基に、前記命令バッファレジスタに対し、命令実行のた
めに必要とされる情報が記憶されているか否かを判別
し、記憶情報を命令処理データとして導出し、使用済み
データを選択的にクリアしてバッファ記憶情報を整列す
る手段を備えることを特徴としている。さらに、本発明
によれば、命令語情報は単一のバッファレジスタ群に記
憶され、定数部やアドレス指定部等が無い命令の場合バ
ッファレジスタは空いており以後に実行する命令語をフ
ェッチして記憶させることができ、メモリへの処理デー
タアクセスがあって命令フェッチが出来なかった場合で
もその影響を受けにくくしてバッファレジスタの使用率
の高いデータ処理装置を提供できる。

第２図に本発明一実施例のデータ処理装置のブロック構
成図を示す。第２図中、フェッチポインタ１０、メモリ
２０、命令レジスタ４０、命令デコーダ５０、演算回路
６０、プログラムカウンタ７０、汎用レジスタ８０、デ
ータバス１００及び制御信号５００は第１図の基本的な
装置と同様であり詳細な説明を省略する。

命令バッファ回路３０は、データ線２０１に転送される
先行フェッチの命令語を読み込んで記憶し、命令デコー
ダ５０が発生する制御信号５０１〜５０４に応じてフェ
ッチポインタ１０や命令デコーダ５０にバッファ記憶状
態の判定結果を知らせ、記憶情報をオペレーション指定
情報として命令レジスタ４０へあるいは処理データとし
てデータバス１００へ送出し、記憶情報を選択的にクリ
アしてデータ整列させる。

以下、命令実行の処理との対応も含んで説明する。

まず命令処理が終了する時、命令デコーダ５０は命令処
理が終了することを示す制御信号５０１を発生して命令
バッファ回路３０に知らせ、命令バッファ回路３０から
次に実行する命令語のオペレーション指定情報をデータ
線３０１を介して転送し命令レジスタ４０に格納する。
次に、格納されたオペレーション指定情報を基に処理定
数やアドレス指定部を含んだ複数語長命令であるか否か
判別し、制御信号５０２を発生して該命令語の全てが命
令バッファ回路３０に記憶されているかの判定を指示
し、命令バッファ回路３０からの判定結果信号３０３を
判別して以後の制御を決定する。この判定にて処理実行
に必要とされる情報が命令バッファ回路３０に記憶され
ていることを確認したならば、命令デコーダ５０はデー
タ処理装置の各部に対して実行命令の種類に対応する制
御信号５００を発生し、データ転送、演算等の命令処理
を開始する。以前の命令処理においてメモリ２０に対す
るデータアクセスが頻繁にあった場合など命令バッファ
回路３０に全ての命令語情報が記憶されてないことがあ
り、前記の判定結果信号３０３により該状態を検知した
ならば、命令処理の開始を保留し、命令フェッチ動作を
継続させ必要とされる命令語情報が揃うまで待つ。ここ
で、第１図で説明した様に、データ処理は一般に汎用レ
ジスタを使用することが多く、メモリから命令語のフェ
ッチ出来る率が高い、従って前述の命令情報が揃わず命
令実行の開始が保留される状態の発生は少く、通常は保
留されることなく命令処理が開始される。

処理定数やアドレス指定部を含んだ複数語長の命令処理
では、該データを必要とするタイミングにて、命令デコ
ーダ５０は制御信号５０３を発生して、命令バッファ回
路３０からデータ線３０２を介してデータバス１００に
バッファ記憶情報を送出させる。前記送出情報を従来装
置の定数テンポラリやアドレステンポラリのレジスタか
ら送出された情報と同様に操作して命令処理を実現す
る。つまり、命令デコーダ５０は命令レジスタ４０に記
憶するオペレーション指定情報を基に命令フォーマット
に対応した制御情報を発生可能であり、命令語中の処理
定数部やアドレス指定部等が命令バッファ記憶の何語目
であるかを制御信号５０３により指定する。従って、命
令デコーダ５０と命令バッファ回路３０の動作により、
第１図の装置のアドレステンポラリレジスタ，定数テン
ポラリレジスタ及び該レジスタへの格納を制御するとこ
ろの複雑なフェッチ制御回路が不要となる。

一般に命令語に含まれる処理定数やアドレス指定情報は
一度命令処理に使用されると、該実行中の命令処理では
再使用されず不要となる場合が多い。又命令語のオペレ
ーション指定情報が命令レジスタに転送される場合も同
様にバッファ記憶情報は不要となる。第２図の実施例で
は、実行過程で前記条件が満される時、命令デコーダ５
０より制御信号５０４を発生してバッファ回路３０の不
要となった記憶情報を選択的にクリアする機能が具備さ
れている。その結果、命令バッファ回路３０はバッファ
記憶領域に空きが生じたことを検知して該空領域をつめ
バッファ記憶情報を整列させ、同時に先行フェッチ制御
信号３０４を発生してフェッチポインタ１０に知らせ
る。先行フェッチ制御信号３０４が発生され、処理デー
タとしてメモリ２０にアクセスが無い場合、フェッチポ
インタ１０でメモリ２０をアドレス指定し命令語を読み
出して命令バッファ回路に格納する。

以上述べた様に本発明によれば、命令語のオペレーショ
ン指定，処理定数及びアドレス指定情報を一括して命令
バッファ回路３０に記憶でき、実行状態の命令情報に基
きこれらを導出できるため、従来装置で必要とされた各
種テンポラリレジスタ及びそのフェッチ情報の格納を制
御する複雑なフェッチ制御回路は不要である。また、記
憶情報に意味づけせずバッファ記憶するため、第１図の
装置の命令語として処理定数を含む命令が連続した場合
にはアドレステンポラリレジスタに有効データが記憶さ
れず、逆にアドレス情報を含む命令が連続した場合には
定数テンポラリレジスタに有効データが記憶されないな
ど、プログラムの構造に関連してバッファ記憶できない
現象も発生しない。さらに、命令処理の過程でバッファ
記憶データを使用して不要となった時にこれをクリアし
て次の命令語情報を格納できる様に制御できるため、小
容量の命令バッファを有効に使用することができる。従
って、本発明によるデータ処理装置は優れたバッファ記
憶機能を発揮し高速で円滑なデータ処理が可能となる。

第２図の本発明の一実施例における命令語バッファ回路
３０の詳細ブロック構成図を第３図に示す。第２図と同
じものについては同一番号を付している。レジスタ３１
１，３１２，３１３，３１４は命令語をバッファ記憶し
ファースト・イン・ファースト・アウトのシフトをす
る。選択回路３１０は前記レジスタ３１１〜３１４のデ
ータのうちの１つを命令デコーダ５０が発生する制御信
号５０３に基き選択し、選択されたレジスタ情報をデー
タ線３０２を介してデータ・バス１００に送出する。フ
リップフロップ３２１，３２２，３２３，３２４は対応
するレジスタ３１１，３１２，３１３，３１４に有効デ
ータが記憶されているが否かのステータス情報を記憶
し、セット状態では対向レジスタに有効データが格納さ
れていることを示し、リセット状態では対応レジスタに
有効データが格納されていない空状態であることを示し
ている。クリア指定回路３２０は命令デコーダ５０が発
する制御信号５０４の指示によってレジスタ３１１〜３
１４のうちの１つを空状態にセットする信号を発生す
る。ステータス選択回路３３０は命令デコーダ５０が発
する制御信号５０２の指示によってレジスタ３１１〜３
１４の状態を示すフリップフロップ３２１〜３２４の信
号のうちいづれか１つを選択してバッファ状態判定結果
信号３０として命令デコーダ５０に伝達する。ステータ
ス選択回路３３０でリセット状態のフリップ・フロップ
を選択した場合は、対応レジスタに有効データがない事
を示す判定結果信号３０３が伝達されデータ処理装置は
命令実行開始を保留する。

前命令処理の終了信号５０１が命令デコーダ５０から発
せられるとレジスタ３１４の命令語データはデータ線３
０１を介して命令レジスタ４０に導出される。該動作と
同時にレジスタ３１４に対応するフリップフロップ３２
４はリセットされ、レジスタ３１４に有効データが無い
すなわち空状態となる。レジスタ３１４が空状態となる
と隣接するレジスタ３１３のデータがレジスタ３１４に
格納され有効データ有の状態（フリップフロップ３２４
がセット）となる。該動作によってレジスタ３１３が空
状態（フリップフロップ３２３がリセット）となり同様
に隣接するレジスタ３１２のデータがレジスタ３１３に
格納される。以上の動作を連続的に次々と隣接するレジ
スタ間で行った結果レジスタ３１１が空状態（フリップ
フロップ３２１がリセット）となり、該状態を示す信号
３０４をフェッチポインタ１０に伝達し、メモリ２０の
命令語をデータ線２０１を介してレジスタ３１１に転送
させレジスタ３１１〜３１４に有効データがバッファ記
憶された状態を保つ制御を行う。クリア指定回路３２０
によってどのレジスタがクリアされても空状態となった
レジスタに有効データを満たす上記動作が該クリアされ
たレジスタ以降で行われ、同様にレジスタ３１１〜３１
４に有効データが満たされた状態を保つ制御がなされ
る。命令語にアドレス指定情報や処理定数を含む場合は
命令デコーダ５０が発する制御信号５０３によって処理
に必要なデータをフェッチ順序とは無関係に選択回路３
１０がデータバス１００に導出して第１図の各テンポラ
リレジスタと同じ働きを実現する。

例として、メモリに対する定数演算命令の処理を説明す
る。該命令は、演算の種類及び処理データの種類などオ
ペレーションを指定する第１語と、メモリのアドレス指
定情報の第２語と、処理定数の第３語から成る３語長命
令である。命令処理の開始時には、前記第１語は命令レ
ジスタ４０、第２語はレジスタ３１４、第３語はレジス
タ３１３に各々記憶されている。この命令は、 ｉ）メモリ２０への処理アドレス情報の転送、 ii）該メモリ記憶データの演算回路６０への転送、 iii）処理定数の演算回路６０への転送、 iv）演算回路６０での処理、 ｖ）メモリ２０への格納アドレス情報の転送、 vi）演算回路６０からメモリ２０への演算結果の転送及
び格納、 の順に処理が実行される。ここで、前記ｉ）及びｖ）の
処理では第２語のアドレス指定情報を記憶するレジスタ
３１４を指定する制御信号５０３を発生して該レジスタ
３１４の情報を選択回路３１０により選択してデータバ
ス１００を介してメモリ２０に転送する。前記iii）の
処理では第３語の処理定数を記憶するレジスタ３１３を
指定する制御信号５０３を発生して、該レジスタ３１３
の情報をデータバス１００に導出して演算回路６０に転
送する。さらに、前記iii）の処理が終了すればレジス
タ３１３に記憶する処理定数が不要となり、前記ｖ）の
処理が終了すればレジスタ３１４に記憶するアドレス指
定情報が不要となり、かかる時点で該レジスタを指定す
る制御信号５０４を発生して記憶情報をクリアさせ、命
令バッファの空領域を増す制御を行う。

複数語長の命令がフェッチ完了したか否かの判別は以下
のように行われる。前記３語長の命令で説明すると、命
令の第１語が命令レジスタ４０に格納されると命令デコ
ーダ５０が制御信号５０２を発生して第３語が格納され
ているレジスタ３１３の状態を示すフリップフロップ３
２３を選択するようステータス選択回路３３０に指示す
る。前記選択出力の判定結果信号３０３を基にレジスタ
３１３の有効データ有無を判定する。レジスタ３１１〜
３１４は途中レジスタに空状態を生じた場合はレジスタ
データを詰める制御が常に行われているため、レジスタ
３１３に有効データが格納されていればレジスタ３１４
には有効データが格納されており、レジスタ３１３の状
態を判定すれば３語長命令が全語フェッチ完了できたか
否か容易に判定できる。同様に２語長命令の場合はレジ
スタ３１４、４語長命令の場合はレジスタ３１２の各レ
ジスタのデータ有無状態を判定することによりフェッチ
が完了したか否か判定することができる。判定結果を示
す信号３０３が命令デコーダ５０に導出され空状態を示
す判定結果信号３０３が伝送されると、命令デコーダ５
０は命令処理開始を保留する。命令処理開始の保留は判
定結果信号３０３が有効データ有の状態を示す信号を伝
送するまで持続され、その後命令処理が開始される。

命令処理が終了するまでにレジスタ３１１〜３１４に格
納されている実行中の命令情報は制御信号５０４の指定
により随時クリアされ、前述の整列制御のもとに次命令
語がレジスタ３１４から整列して格納され次命令実行に
備える制御が行われている。命令処理が終了する時点で
レジスタ３１４の有効データ有無状態の判定を命令デコ
ーダ５０の指示によりステータス選択回路３３０で行
い、前記と同様に判定制御を行う。判定の結果、レジス
タ３１４に有効データが無い空状態の場合には次命令語
の第１ワードの準備が未完で有ることを示し、有効デー
タがある場合にはレジスタ３１４のデータを命令レジス
タ４０に格納する動作を保留する。レジスタ３１４に有
効データが格納されたことを検知するとレジスタ３１４
の次命令語データを命令レジスタ４０に格納し、前記し
た命令処理が開始される。命令処理の終了時点で次命令
語の第１ワードを判定しているため単語長命令のフェッ
チ完了チェックはこの処理で完了する。

第３図に示す本発明の一実施例では、選択回路３１０に
よって複数レジスタの１つを選択したが、命令によって
は複数ワードデータを同時に処理することも考えられる
ため複数ワードの選択回路及び複数ワードのクリア回路
を設けることにより更に命令バッファ回路の操作性を向
上させることができる。

（効果の説明） 以上説明したように本発明によれば複雑で大規模を要す
るフェッチ制御回路が単純化されること、アドレステン
ポラリレジスタ，定数テンポラリレジスタ及び命令テン
ポラリレジスタが不要となること、命令語のバッファ記
憶機能が効率良く動作しデータ処理能力が高まること等
の効果が有り、コストパフォーマンスに優れたデータ処
理装置を提供することが可能となる。

【図面の簡単な説明】

第１図は基本的な先行フェッチ制御を行うデータ処理装
置のブロック構成図、第２図は本発明の一実施例を示す
ブロック構成図、第３図は本発明の一実施例における命
令バッファ回路の詳細ブロック構成図である。 １０……フェッチポインタ、２０……メモリ、３０……
命令バッファ回路、４０……命令レジスタ、５０……命
令デコーダ、６０……演算回路、７０……プログラムカ
ウンタ、８０……汎用レジスタ、９０……フェッチ制御
回路、９１……命令テンポラリレジスタ、９２……アド
レステンポラリレジスタ、９３……定数テンポラリレジ
スタ、１００……データ・バス、２０１，２０２，３０
１，３０２……データ線、３０３，３０４，５０１，５
０２，５０３，５０４……制御信号線、３１１，３１
２，３１３，３１４……レジスタ、３１０，３３０……
選択回路、３２１，３２２，３２３，３２４……フリッ
プフロップ、３２０……クリア指定回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のレジスタを有し、命令の実行に先だ
   って読み出された命令語情報を記憶するバッファレジス
   タと、このバッファレジスタから出力された命令語情報
   を一時記憶する命令レジスタと、この命令レジスタに記
   憶された命令語情報をデコードし制御情報を発生する命
   令デコーダと、前記制御情報の一部に応答して、実行す
   べき命令に必要な情報が前記バッファレジスタに記憶さ
   れているかどうかを判別する手段と、前記制御情報の他
   の一部に応答して、前記バッファレジスタ内の所定のレ
   ジスタを選択し当該選択したレジスタが記憶している内
   容を命令処理データとして前記命令レジスタを介するこ
   となく内部バスに転送する手段と、前記命令レジスタに
   その記憶内容が読み出されたレジスタに次の命令語情報
   を記憶させるとともに前記制御信号のさらに他の一部に
   より指定されたレジスタに次の命令語情報を記憶させる
   整列手段とを備えることを特徴とするデータ処理装置。