JPS6133545A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 、本発明はストアードプログラム制御方式のデータ処理
装置に関し、とくに実行すべき命令＃を先行してフェッ
チしバッファ記憶する機構を有するデータ処理装置に関
する。

（従来技術） 従来知られているストアードプログラム制御の命令実行
過程は、 ｌ）命令語をメモリから読み出し命令レジスタに記憶す
るフェッチサイクルと、 ＋＋　＞命令レジスタにフェッチされた内容を解読しデ
ータ処理装置の各部に制御信号を発生するデコードサイ
クルと、 １１：）前記、制御信号によりデータ転送、演算操作を
行わせ命令語に対応するデータ処理する実行サイクル、 とから成っている。

通常、前記３種のサイクルをその順に直列に実行してお
シ、１命令語の処理時間は３種サイクル時間の和となる
。これに対して、データ処理装置の処理速度を高めるた
めに、ある命令の実行サイクル中にこれに続く次の命令
語を予めフェッチするようにして３種サイクルの処理を
並列化し、命令の処理時間を短縮する手法が取られてい
る。かかる高速化手法では命令実行過程の各サイクルを
並列に動作させるため、以下に示す複雑な同期化制御が
必要とされている。

１）実行中の命令語のアドレス〔以下、プログラムアド
レスという〕と異なる命令語（通常は次に実行すべき命
令〕を読み出すアドレス（以下、フェッチアドレスとい
う）を発生させる。

＋＋　）前記フェッチアドレスによって読み出した命令
語をテンポラリレジスタに記憶（以下、バッファ記憶と
いう）する。

１１１）デコードシーケンスでは前記バッファ記憶情報
を命令デコード部に転送する。

＋Ｖ　＞イミーディエト定数など命令語中のデータが使
用される実行サイクルでは前記バッファ記憶情報を演算
処理部に転送する。

また、コストバフ４−マ゛ンス向上のためには小容量の
バッファ記憶で前記同期化制御を実現することが望まれ
ておシ、命令デコード情報と演算処理情報とを一括して
記憶し、処理シーケンスに応じて記憶した情報を転送制
御できる構造のものが要求されるが、従来のものは非常
に複雑なハードウェアが必要である。

（発明の目的） 本発明は前記同期化制御、テンポラリ記憶制御を単純な
ハードウェア構成で実現し、高速処理が可能なデータ処
理装置を提供することを目的にしている。

（実施例の説明） 第１図に基本的な先行７エツチ制御のデータ処理装置の
ブロック構成を示して説明する。第１図の装置は、プロ
グラム及び処理データを記憶するメモＩ）　２０と、実
行する命令語を保持する命令レジスタ４０と、前記命令
レジスタ４０の命令語を解読して装置各部への制御信号
５００を発生する命令デコーダ５０と、演算処理を行う
演算回路６０と、プログラムアドレスを記憶するプログ
ラムカウンタ７０と、データ転送及び演算等の処理デー
タを記憶し多目的に使用される汎用レジスタ８０に加え
、先行フェッチ制御のための７エツチアドレスを保持す
るフェッチポインタ１０と、前記ポインタ１０及び一時
記憶も制御するフェッチ制御回路９０と、次に実行する
命令語ヲ一時記憶する命令テンポラリレジスタ９１と、
命令語中のアドレス指定情報を一時記憶するアドレステ
ンポラリレジスタ９２と、命令語中の処理定数を一時記
憶する定数テンポラリレジスタ９３とから構成され、デ
ータバス１００’ｅ介して装置各部の間でデータ転送が
行なわれる。

一般にデータ処理装置ではメモリ操作命令に比較して汎
用レジスタ操作命令はＩ）種類が多い、＋＋　）命令語
長が短がい、ｍ）処理時間が短い等の利点が有ることか
ら汎用レジスタを使用してデータ処理を行うことが多い
。汎用レジスタ操作命令の実行サイクルでは、データバ
ス１００を介して演算回路６０と汎用レジスタ８０の間
でデータ転送が行われ、メモリ２０がアクセスされ入出
力線２０２を介してメモリデータが転送されることは無
く、フェッチポインタ１０でメモリ２ｏをアドレス指定
して命令語をデータ線２０１に読み出しテンポラリレジ
スタ９１〜９３に一時記憶させることができる。

従って、実行中の命令の種類に応じてメモリのアクセス
切替を行えば、命令の実行サイクルとこれに続く命令の
７エツチサイクルとを並列に処理できデータ処理装置の
命令処理時間を短縮することが出来る。

しかしながら、データ処理装置で使われる命令語には、
オペレーション指定だけの単語長命令以外に定数部やア
ドレス指定部等を含んだ複数語長命令がち９、実行サイ
クル中に前記定数部やアドレス指定部に対応する命令語
もフェッチしなければ、並列処理による高速化の効果が
発揮できない。

第１図のデータ処理装置では、命令デコーダ５０からの
制御信号をフェッチ制御回路９０で判別しメモリアクセ
スが無いと判断する時、フェッチボインタ１０でメモリ
２０をアドレス指定し命令語の読み出しを行い、複数語
のフヱーツチに備えて命令語の読み出し完了毎にフェッ
チポインタ１０をインクリメントし次のアドレス値へと
更新している。また、読み出した命令情報をデータ線２
０１を介して転送し、オペレーション指定の第１語を次
にデコードして実行すべき情報として命令テンポラリレ
ジスタ９１に記憶し、そのオペレーショ前記判断がなさ
れた場合、続く命令語を読み出し、アドレス指定部をア
ドレステンポラリレジスタ９２へ、定数を定数テンポラ
リレジスタ９３へと各々命令フォーマットに対応して転
送し、一時記憶している。さらに、フェッチ制御回路９
０はアドレステンポラリレジスタ９２又は定数テンポラ
リレジスタ９３の情報が実行中の命令処理に使用される
ことを実行状態にちる命令のテンポラリレジスタ使用状
況も含んで判別し、前記複数語長命令の読み出し、一時
記憶の制御を行っている。

以上述べた様に複数語長命令でも先行フェッチが有効に
働き高速処理が可能なデータ処理装置を実現するために
は、実行状態にある命令のメモリ及びテンポラリレジス
タ使用状況に加え次に実行する命令種類まで一判別する
複雑で規模の大きな回路が必要であった。

本発明は、高速化の為にメモリが未使用時に先行フェッ
チすべき命令語を読み出す点にちゃ、命令語情報をオペ
レーション指定、処理定数、アドレス指定など意味づけ
せず一括して一時記憶すれば前記フェッチ制御回路が単
純化でき、特に一括記憶した命令語情報を命令実行サイ
クル時に所定の命令語フィールドに対応づけさせれば従
来のフェッチ制御回路の次に実行する命令種類の判別は
不要で、命令デコーダの制御情報出力に包含できるとの
知見に基づく。

すなわち、本発明は複数語の命令情報を記憶するバッフ
ァレジスタ群を有し、実行サイクル中の裾令制御情報を
基に、前記命令バッファレジスタに対し、命令実行の九
めに必要とされる情報が記憶されているか否かを判別し
、記憶情報を命令処理データとして導出し、使用済みデ
ータを選択的にクリアしてバッファ記憶情報を整列する
手段を備えることを特徴としている。さらに１本発明に
よれば、命令語情報は単一のバッファレジスタ群′に記
憶され、定数部やアドレス指定部等が無い命令の場合バ
ッファレジスタは空いておシ以後に実行する命令語を７
エツチして記憶させることができ、メモリへの処理デー
タアクセスがあって命令フェッチが出来なかった場合で
もその影響を受はニ＜＜シてバッファレジスタの使用率
の高いデータ処理装置を提供できる。

第２図に本発明一実施例のデータ処理装置のブロック構
成図を示す。第２図中、フェッチポインタ１０、メモリ
２０、命令レジスタ４０．命令デコーダ５０．演算回路
６０、プログラムカラ／り７０、汎用レジスタ８０、デ
ータバス１００及び制御信号５００は第１図の基本的な
装置と同様であり詳細な説明を省略する。

命令バッファ回路３０は、データ線２０１に転送される
先行フヱッチの命令語を読み込んで記憶し、命令デコー
ダ５ｏが発生する制御信号５０１〜５０４に応じてフェ
ッチポインタ１ｏや命令デコーダ５０にバッファ記憶状
態の判定結果を知らせ、記憶情報をオペレーション指定
情報として命令レジスタ４０へあるいは処理データとし
てデータバス１００へ送出し、記憶情報を選択的にクリ
アしてデータ整列させる。

以下、命令実行の処理との対応も含んで説明する０ まず命令処理が終了する時、命令デコーダ５゜は命令処
理が終了することを示す制御信号５０１を発生して命令
バッファ回路３ｏに知らせ、命令バッファ回路３０から
次に実行する命令語のオペレージ目ン指定情報をデータ
線３０１を介して転送し命令レジスタ４０に格納する。

次に、格納されたオペレーション指定情報を基に処理定
数やアドレス指定部を含んだ複数語長命令であるか否か
判別し、制御信号５０２を発生して該命令語の全てが命
令バッファ回路３０に記憶されているかの判定を指示し
、命令バッファ回路３０からの判定結果信号３０３を判
別して以後の制御を決定する。

この判定にて処理実行に必要とされる情報が命令バッフ
ァ回路３０に記憶されていることを確認したならば、命
令デコーダ５０はデータ処理装置の各部に対して実行命
令の種類に対応する制御信号５００を発生し、データ転
送、演算等の命令処理を開始する。以前の命令処理にお
いてメモリ２０に対するデータアクセスが頻繁にめった
場合など命令バッファ回路３０に全ての命令語情報が記
憶されてないことがあり、前記の判定結果信号３０３に
よシ該状態を検知したならば、命令処理の開始を保留し
、命令フェッチ動作を継続させ必要とされる命令語情報
が揃うまで待つ。ここで、第１図で説明した様に、デー
タ処理は一般に汎用レジスタを使用することが多く、メ
モリから命令語の７エツチ出来る率が高い。従って前述
の命令情報が揃わず命令実行の開始が保留される状態の
発生は少く、通常は保留されることなく命令処理が開始
される。

処理定数やアドレス指定部を含んだ複数語長の命令処理
では、該データを必要とするタイミングにて、命令デコ
ーダ５０は制御信号５０３を発生して、命令バッファ回
路３０からデータ線３０２を介してデータバス１００に
バッファ記憶情報を送出させる。前記送出情報を従来装
置の定数テンポ２りやアドレステンポラリのレジスタか
ら送出された情報と同様に操作して命令処理を実現する
。

っｔｂ、命令デコーダ５０は命令レジスタ４ｏに記憶す
るオペレーション指定情報に基に命令フォーマットに対
応した制御情報を発生可能で６Ｄ、命令語中の処理定数
部やアドレス指定部等が命令バッファ記憶の何語口であ
るかを制御信号５０３によシ指定する。従って、命令デ
コーダ５０と命令バッファ回路３０の動作によジ、第１
図の装置のアドレステンポラリレジスタ、定数テンポラ
リレジスタ及び該レジスタへの格納を制御するところの
複雑な７工クチ制御回路が不要となる。

一般に命令語に含まれる処理定数やアドレス指定情報は
一度命令処理に使用されると、該実行中の命令処理では
再使用されず不要となる場合が多い。又命令語のオペレ
ーション指定情報が命令レジスタに転送される場合も同
様にバッファ記憶情報は不要となる。第３図の実施例で
は、実行過程で前記条件が満される時、命令デコーダ５
ｏより制御信号５０４を発生してバッファ回路３ｏの不
要となった記憶情報を選択的にクリアする機能が具備さ
れている。その結果、命令バッファ回路３゜はバッファ
記憶域に空きが生じたことを検知して該空領域をつめバ
ッファ記憶情報を整列させ、同時に先行フェッチ制御信
号３０４を発生してフェッチポインタ１０に知らせる。

先行フェッチ制御信号３０４が発生され、処理データと
してメモリ２０にアクセスが無い場合、フェッチポイン
タ１゜でメモリ２（ｌアドレス指定し命令語ｆ：読み出
して命令バッファ回路に格納する。

以上述べた様に本発明によれば、命令語のオペレーショ
ン指定、処理定数及びアドレス指定情報を一括して命令
バッファ回路３０に記憶でき、実行状態の命令情報に基
きこれらｔ導出できるため、従来装置で必要とされた各
種テンポラリレジスタ及びそのフェッチ情報の格納を制
御する複雑なフェッチ制御回路は不要である。また、記
憶情報に意味づけせずバッファ記憶するため、第１図の
装置の命令語として処理定数を含む命令が連続した場合
に社アドレステンポラリレジスタに有効データが記憶さ
れず、逆にアドレス情報を含む命令が連続した場合には
定数テンポラリレジスタに有効データが記憶されないな
ど、プログラムの構造に関連してバッファ記憶できない
現１も発生しない。

さらに、命令処理の過程でバッファ記憶データを使用し
て不要となった時にこれをクリアして次の命令語情報を
格納できる様に制御できるため、小容量の命令バッファ
を有効に使用することができる。従って、本発明による
データ処理装置は優れたバッファ記憶機能を発揮し高速
で円滑なデータ処理が可能となる。

第２図の本発明の一実施例における命令語バッファ回路
３０の詳細ブロック構成図を第３図に示す。第２図と同
じも９のについては同一番号を付している。レジスタ３
１１，３１２，３１３，３１４は命令語をバッファ記憶
しファースト・イン・ファースト・アウトのシフトｔ−
する。選択回路３１０は前記レジスタ３１１〜３１４の
データのうちの１つな命令デコーダ５０が発する制御信
号５０５に基き選択し、選択されたレジスタ情報をデー
タ線３０２を介してデータ・バス１００に送出する。

ノリツブフロップ３２１，３２２，３２３，３２４は対
応するレジスタ３１１，３１２，３１３゜３１４に有効
データが記憶されているか否かのステータス情報を記憶
し、セット状態では対応レジスタに有効データが格納さ
れていることを示し、リセット状態では対応レジスタに
有効データが格納されていない空状態であることを示し
ている。

クリア指定回路３２０は命令デコーダ５０が発する制御
信号５０４の指示によってレジスタ３１１〜３１４のう
ちの１つを空状態にセットする信号を発する。ステータ
ス選択回路３３０は命令デコーダ５０が発する制御信号
５０２の指示によってレジスタ３１１〜３１４の状態を
示すフリップ７０ツブ３２１〜３２４の信号のうちいづ
れか１つを選択してバッファ状態判定結果信号３０３と
して命令デコーダ５０に伝達する。ステータス選択回路
３３０でリセット状態のフリップ９フロ、プを選択した
場合は、対応レジスタに有効データがない事を示す判定
結果信号３０３が伝達されデータ処理装置は命令実行開
始を保留する。

前命令処理の終了信号５０１が命令デコーダ５０から発
せられるとレジスタ３１４の命令語データはデータ線３
０１を介して命令レジスタ４０に導出される。該動作と
同時にレジスタ３１４に対応するフリップフロップ３２
４はリセットされ、レジスタ３１４に有効データが無い
すなわち空状態となる。レジスタ３１４が空状態となる
と隣接するレジスタ３１３のデータがレジスタ３１４に
格納され有効データ有の状態（フリップフロップ３２４
がセット）となる。該動作によってレジスタ３１３が空
状態（フリップフロップ３２３がリセット）となシ同様
に防接するレジスタ３１２のデータがレジスタ３１３に
格納される。以上の動作を連続的に次々と隣接するレジ
スタ間で行った結果レジスタ３１１が空状態（フリップ
フロップ３２１がリセット）となシ、該状態を示す信号
３０４を７エツチポインタ１０に伝達し、メモリ２０の
命令語をデータ線２０１を介してＹジメタ３１１に転送
させレジスタ３１１〜３１４に有効データがバッファ記
憶された状態を保つ制御を行う。クリア指定回路３２０
によってどのレジスタがクリアされても空状態となった
レジスタに有効データを満たす上記動作が該クリアされ
たレジスタ以降で行われ、同様にレジスタ３１１〜３１
４に有効データが満たされた状態を保つ制御がなされる
。命令語にアドレス指定情報や処理定数を含む場合は命
令デコーダ５０が発する制御信号５０３によって処理に
必要なデータを７エツチ順序とは無関係に選択回路３１
０がデータバス１００に導出して第１図の各テンポ２リ
レジスタと同じ働きを実現する。

例として、メモリに対する定数演算命令の処理全説明す
る。該命令は、演算の種類及び処理データの種類などオ
ペレーションを指定する第１語と、メモリのアドレス指
定情報の第２語と、処理定数の第３語から成る３語長命
令である。命令処理の開始時には、前記第１語は命令レ
ジスタ４０、第２語はレジスタ３１４、第３語はレジス
タ３１３に各々記憶されている。この命令は、 １）メモＩＪ　２０への処理アドレス情報の転送、ｉ＋
　）該メモリ記憶データの演算回路６０への転送、１１
１）処理定数の演算回路６０への転送、＋ｖ　）演算回
路６０での処理、 ■）メモリ２０への格納アドレス情報の転送、Ｖ＋　＞
演算回路６０からメモリ２０への演算結果の転送及び格
納、 の順に処理が実行される。ここで、前１己１）及び■）
の処理では第２語のアドレス指定情報をＢ己憶するレジ
スタ３１４を指定する制御信号５０３を発生して該レジ
スタ３１４の情報を選択回路３１０により選択してデー
タノ（ス１００を介してメモ１）２０に転送する０前記
１１１）の処理では第３語の処理定数を記憶するレジス
タ３１３を指定する制御信号５０３を発生して、該レジ
スタ３１３の情報をデータバス１００に導出して演算回
路６０に転送する。さらに１前記１１１）の処理が終了
すればレジスタ３１３に記憶する処理定数が不要となシ
、前記Ｖ）の処理が終了すればレジスタ３１４に記憶す
るアドレス指定情報が不要となシ、かかる時点で該レジ
スタを指定する制御信号５０４′ｔ−発生して記憶情報
をクリアさせ、命令バッファの空領域を増す制御を行う
。

複数語長の命令が７エツチ完了したか否かの判別は以下
のように行われる。前記３語長の命令で説明すると、命
令の第１語が命令レジスタ４０に格納されると命令デコ
ーダ５０が制御ｉｄ号５０２を発生して第３語が格納さ
れているレジスタ３１３の状態を示すフリップフロップ
３２３を選択するようステータス選択回路３３０に指示
する。前記選択出力の判冗結果信号３０３を基にレジス
タ３１３の有効データ有無を判定する。レジスタ３１１
〜３１４は途中レジスタに空状態を生じた場合はレジス
タデータを詰める制御が常に行われているため、レジス
タ３１３に有効データが格納されていればレジスタ３１
４には有効データが格納されておシ、レジスタ３１３の
状態を判定すれば３語長命令が全語７エツチ完了できた
か否か容易に判定できる。同様に２語長命令の場合はレ
ジスタ３１４．４語長命令の場合はレジスタ３１２の各
レジスタのデータ有無状態を判定することによシフエッ
チが完了したか否か判定することができる。判定結果を
示す信号３０３亦命令デコーダ５０に導出され空状態を
示す結果信号３０３が伝送されると、命令デコーダ５０
は命令処理開始を保留する。命令処理開始の保留は結果
信号３０３が有効データ有の状態を示す信号を伝送する
まで持続され、その後命令処理が開始式れる。

命令処理が終了するまでにレジスタ３１１〜３１４に格
納されている実行中の命令情報は制御信号５０４０指定
によＱ随時クリアされ、前述の整列制御のもとに次命令
語がレジスタ３１４から整列して格納され次命令実行に
備える制御が行われている。命令処理が終了する時点で
レジスタ３１４の有効データ有無状態の判定を命令デコ
ーダ５０の指示によりステータス選択回路３３０で行い
、前記と同様に判定制御を行う。判定の結果、レジスタ
３１４に有効データが無い空状態の場合には次命令語の
第１ワードの準備が未完で有ることを示し、有効データ
がある場合にはレジスタ３１４のデータを命令レジスタ
４０に格納する動作を保留する。レジスタ３１４に有効
データが格納されたことを検知するとレジスタ３１４の
次命令語データを命令レジスタ４０に格納し、前記した
命令処理が開始される。命令処理の終了時点で次命令語
の嬉１ワードを判定しているため単飴長命令の７エツチ
完了チエツクはこの処理で完了する０ 第３図に示す本発明の一実施例では、選択回路３１０に
よって複数レジスタの１つを選択したが、命令によって
は複数ワードデータを同時に処理することも考えられる
ため複数ワードの選択回路及び複数ワードのクリア回路
を設けることにより更に命令バッファ回路の操作性を向
上させることができる。

（効果の説明） 以上説明したように本発明によれば複雑で大規模を要す
るフェッチ制御回路が単純化されること、アドレステン
ポラリレジスタ、定数テンポラリレジスタ及び命令テン
ポラリレジスタが不要となること、命令語のバッファ記
憶機能が効率良く動作しデータ処理能力が高まること等
の効果が有９、コストパフォーマンスに優れたデータ処
理装置を提供することが可能となる。

【図面の簡単な説明】

第１図は基本的な先行フェッチ制御を行うデータ処理装
置のブロック構成図、第２図は本発明の一実施例を示す
ブロック構成図、第３図は本発明の一実施例における命
令バッファ回路の詳細ブロック構成図である。 １０・・・・・・フェッチポインタ、２０・・・・・・
メモ１ハ３０・・・・・・命令バッファ回路、４０・・
・・・・命令レジスタ、５０・・・・・・命令デコーダ
、６０・・・・・・演算回路、７０・・・・・・プログ
ラムカウンタ、８０・・・・・・汎用レジスタ、９０・
・・・・・フェッチ制御回路、９１・・・・・・命令テ
ンポラリレジスタ、９２・・・・・・アドレステンポ２
リレジスタ、９３・・・・・・定数テンポツリレジスタ
、１００・・・・・・データ拳バス、２０１，２０２，
３０１゜３０２・・・・・・データ線、３０３，３０４
，５０１゜５０２．５０３，５０４・・・・・・制御信
号線、３１１゜３１２．３１３，３１４・・・・・・レ
ジスタ、３１０゜３３０・・・・・・選択回路、３２１
，３２２，３２３゜３２４・・・・・・ノリツブフロッ
プ、３２０・・・・・・クリア指定回路。 第　１　し 第２　図

Claims (1)

【特許請求の範囲】
1. 先行命令制御のために、命令の実行に先だつて先行する
   命令語を読み出して記憶する複数語容量のレジスタを備
   えたデータ処理装置において、実行状態にある命令の制
   御情報に基き、前記レジスタに必要な命令語情報が記憶
   されているか否かを判別する手段と、前記レジスタの情
   報を選択的に命令処理データとして導出する手段と、前
   記レジスタの記憶内容を選択的にクリアして記憶情報を
   整列する手段と、前記レジスタの記憶状態を判別して命
   令語の読み出しとレジスタ格納とを制御する手段とを有
   することを特徴とするデータ処理装置。