JPH04257921A - 浮動小数点演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動小数点データに対
して演算を行う浮動小数点演算器に関するものである。

【０００２】

【従来の技術】従来の浮動小数点演算器では、浮動小数
点データの指数部と仮数部とを異なるレジスタに取り出
し、それぞれを別々に処理した後、再び合成して演算結
果としての浮動小数点データを得ていた。

【０００３】このような従来の浮動小数点演算器の一例
を第３図に示す。この演算器１００のＦＲは浮動小数点
データを保持するためのレジスタで、４ワード、すなわ
ち４つの浮動小数点データを保持するための４つのレジ
スタ（ＦＲ０〜ＦＲ３）からなる。レジスタＦＲはバス
３０を通じてメモリ装置５０に接続されている。レジス
タＷＲはレジスタＦＲ、処理部１３０，１４にそれぞれ
接続された汎用のレジスタで８つのレジスタ（ＷＲ０〜
ＷＲ７）を持ち、最大８ワードのデータを保持すること
ができる。仮数部演算処理部１３０はレジスタＦＲ，Ｗ
Ｒから出力される２つのデータ（第１データおよび第２
データ）の仮数部に対して演算処理を行い、結果をレジ
スタＷＲに出力する。指数部演算処理部１４はレジスタ
ＦＲ，ＷＲから出力される２つのデータ（第１データお
よび第２データ）の指数部に対して演算処理を行い、結
果をレジスタＷＲに出力する。演算制御部１５０は各部
に所定の信号を出力して演算のための制御を行う。制御
部１５０がレジスタＦＲに出力する信号１１１は、第１
データを出力するレジスタＦＲ０〜ＦＲ３を指定するた
めの信号であり、信号１１２は第２データを出力するレ
ジスタＦＲ０〜ＦＲ３を指定するための信号である。ま
た、信号１５１はデータを書き込むべきレジスタＦＲ０
〜ＦＲ３を指定する信号であり、信号１５５はレジスタ
の仮数部への書き込みを指示し、一方、信号１５７は指
数部への書き込みを指示する信号である。処理部１３，
１４にそれぞれ出力される信号１５３，１５４は演算の
実行を指示する信号である。レジスタＷＲに出力される
信号２１，２２は、それぞれ第１データおよび第２デー
タを出力すべきレジスタＷＲ０〜ＷＲ７を指定する信号
である。また、信号１５８はデータを書き込むレジスタ
ＷＲ０〜ＷＲ７を指定し、信号１５９はそのレジスタへ
のデータの書き込みを指示する信号である。

【０００４】図２（ａ）にこの演算器１００で扱うデー
タのフォーマットを示す。この１ワードのデータは全体
で３２ビットで構成され、ビット０〜ビット２３は仮数
部、ビット２４〜３１は指数部を構成している。ただし
、ビット３１（ＭＳＢ）は符号を表し、それが０のとき
はこのデータは正、１のときは負であることを表す。

【０００５】次に、２つの浮動小数点データＡ，Ｂを加
算する場合を例に動作を説明する。まず、データＡ，Ｂ
をメモリ装置５０から読み出し、それらをレジスタＦＲ
０，ＦＲ１にそれぞれ格納する。なお、これら２のデー
タＡ，Ｂは共に正規化されており、また加算結果はレジ
スタＦＲ２に格納するものとする。２つのデータは具体
的に、以下のような値であるとする。データは特に断ら
ない限り１６進表示とする。

【０００６】データＡ：　　７０８１６０００データＢ
：　　６Ｅ７Ｆ１０００ （１）データＡの指数部の取り出し レジスタＦＲ０に格納されたデータＡの指数部をレジス
タＷＲ０に取り出す。その結果、レジスタＷＲ０の内容
は７０００００００となる。

【０００７】具体的には、制御部１５０はまず、論理“
０”の信号１１１を出力し、第１データとしてレジスタ
ＦＲ０が保持するデータを演算処理部１３０，１４に出
力させる。次に、指数部演算処理部１４に所定の信号１
５４を出力して、符号ビットを落とした形のデータ“０
１１１１１１１（２）”と第１データとの論理積を取ら
せ、また仮数部演算処理部１３０に所定の信号１５３を
出力して、“０”と第１データとの論理積を取らせる。 そして、論理“０”の信号１５８をレジスタＷＲに出力
し、また信号１５９を論理“１”に、すなわち有効にし
て（以下、このように表現する）上記演算結果をレジス
タＷＲ０に書き込ませる。 （２）データＡの仮数部の取り出し レジスタＦＲ０に格納されたデータＡの仮数部をレジス
タＷＲ１に取り出す。その結果、レジスタＷＲ１の内容
は００８１６０００となる。

【０００８】具体的には、制御部１５０はまず、論理“
０”の信号１１１を出力し、第１データとしてレジスタ
ＦＲ０が保持するデータを演算処理部１３０，１４に出
力させる。次に、指数部演算処理部１４に所定の信号１
５４を出力して、“０”と第１データとの論理積を取ら
せ、また仮数部演算処理部１３０に所定の信号１５３を
出力して、“０”と第１データとの論理和を取らせる。 そして、論理“１”の信号１５８をレジスタＷＲに出力
し、また信号１５９を有効にして上記演算結果をレジス
タＷＲ１に書き込ませる。 （３）データＢの指数部の取り出し レジスタＦＲ１に格納されたデータＢの指数部をレジス
タＷＲ２に取り出す。その結果、レジスタＷＲ２の内容
は６Ｅ００００００となる。

【０００９】この具体的な動作は、制御部１５０が信号
１１１として“１”を、信号１５８として“２”を出力
すること以外、（１）と同じである。 （４）データＢの仮数部の取り出し レジスタＦＲ１に格納されたデータＢの仮数部をレジス
タＷＲ３に取り出す。その結果、レジスタＷＲ３の内容
は００７Ｆ１０００となる。

【００１０】具体的な動作は、制御部１５０が信号１１
１として“１”を、信号１５８として“２”を出力する
こと以外、（２）と同じである。 （５）レジスタＷＲ０，ＷＲ２が保持するデータを比較
し、それらが一致しない場合には、レジスタＷＲ１ある
いはレジスタＷＲ３が保持するデータに対して所定の処
理を行って、２つのデータの桁合わせを行う。

【００１１】すなわち制御部１５０はまず、レジスタＷ
Ｒに信号２１として“０”を、信号２２として“２”を
出力してレジスタＷＲ０，ＷＲ２のデータを出力させ、
さらに演算処理部１３０に所定の信号１５３を出力して
これら２つのデータの減算を指示する。そして、レジス
タＷＲに信号１５８として“５”を出力してレジスタＷ
Ｒ５を指定し、信号１５９を有効にして上記減算の結果
をレジスタＷＲ５に書き込ませる。その結果、レジスタ
ＷＲ５には０２００００００が格納されるので、そのビ
ット２４〜３１の８ビットの値にもとづき、レジスタＷ
Ｒ３のデータを８ビットだけＬＳＢ側にシフトさせ（そ
の際、ＭＳＢ側には０を入力する）、レジスタＷＲ２の
データの指数部には２を加算する。データシフトの具体
的な処理として制御部１５０は、レジスタＷＲに信号２
１として“３”を出力してレジスタＷＲ３のデータを出
力させ、演算処理部１３０に所定の信号１５４を出力し
て、レジスタＷＲ３からのデータをＬＳＢ側に８ビット
シフトし、ＭＳＢからは０を入力させ、さらに信号１５
８として“３”を出力して信号１５９を有効とすること
によって、演算結果をレジスタＷＲ３に書き込ませる。

【００１２】これによりレジスタＷＲ０〜ＷＲ３の内容
は次のようになる。

【００１３】ＷＲ０：　　７０００００００ＷＲ１：　
　００８１６０００ ＷＲ２：　　７０００００００ ＷＲ３：　　００００７Ｆ１０ （６）レジスタＦＲ０，ＦＲ１が保持するデータの符号
をチェックし、その結果にもとづいてレジスタＷＲ１，
ＷＲ３が保持するデータの演算を行う。

【００１４】２つのデータの符号を示すビット３１は共
に“０”であるから、レジスタＷＲ１，ＷＲ３のデータ
を加算し、結果はレジスタＷＲ１に格納する。これによ
りレジスタＷＲ１の内容は００８１ＤＦ１０となる。こ
の場合、レジスタＷＲ１のデータの上位８ビットは“０
”のままであるため、指数部の値を変更する必要はない
。

【００１５】具体的には、制御部１５０はレジスタＦＲ
０のデータの符号をチェックするため、信号１１１とし
て“０”を出力し、また信号１５４によって“１０００
００００（２）”との論理積を処理部１４に指示する。 この演算の結果が“０”の場合にはビット３１は“０”
であり、符号は正となる。レジスタＷＲ１，ＷＲ３のデ
ータの加算を行うときは、制御１５０はレジスタＷＲに
信号２１，２２としてそれぞれ“１”，“３”を、信号
１５８としては“１”を出力し、信号１５３により処理
部１３０に加算を指示する。そして信号１５９を有効と
することにより、結果はレジスタＷＲ１に書き込まれる
。 （７）指数部と仮数部の合成 （６）の加算結果は正であって、符号ビットは“０”で
あり、最終的な結果はレジスタＷＲ０とレジスタＷＲ１
のデータの論理和を取り、レジスタＦＲ２に格納するこ
とによって得られる。

【００１６】すなわち、制御部１５０は信号２１，２２
をそれぞれ“０”，“１”をしてレジスタＷＲ０，ＷＲ
１にデータを出力させ、信号１５３，１５４によって処
理部１３０，１４に論理和を指示する。そして信号１５
１を“２”としてレジスタＦＲ２を指定し、信号１５５
，１５７を有効にして指数部および仮数部を書き込ませ
る。

【００１７】

【発明が解決しようとする課題】演算器１００における
処理のステップ数は演算すべきデータにより異なる。上
述した例は桁合わせを必要とする場合で、ステップ数が
最小となる場合の例であるが、それでも処理全体に７ス
テップを要している。このように処理のステップ数が多
くなる原因は、データの指数部と仮数部とを別々にレジ
スタＷＲに取り出して演算を行い、最後にそれらを再び
合成するという処理を行っている点にある。

【００１８】本発明の目的は、このような無駄をなくし
、データの指数部と仮数部とを分離して別の記憶手段に
移動することを不要にし、処理のステップ数を減らして
処理速度の向上を計った浮動小数点演算器を提供するこ
とにある。

【００１９】

【課題を解決するための手段】本発明は、指数部と仮数
部とを含む所定ビット数のデータに対して演算を行う浮
動小数点演算器において、複数の前記データを保持する
ための第１のレジスタと、前記データの前記指数部と同
じビット数またはそれ以上のビット数の複数のデータを
保持するための第２のレジスタと、この第２のレジスタ
が保持するデータと前記第１のレジスタが保持するデー
タの仮数部とを連結したデータに対して演算を行う仮数
部演算手段と、前記第１のレジスタが保持するデータの
指数部に対して演算を行う指数部演算手段とを備えたこ
とを特徴とする。

【００２０】

【実施例】次に本発明の実施例について説明する。図１
に本発明による浮動小数点演算器の一例を示す。この演
算器１０が図３の浮動小数点演算器１００と異なるのは
、レジスタＩＲを設け、仮数部演算処理部１３０を仮数
部演算処理部１３と置き換え、レジスタＷＲを削除し、
そして演算制御部１５０を演算制御部１５で置き換えた
点である。

【００２１】レジスタＩＲは４つのレジスタ（ＩＲ０〜
ＩＲ３）からなり、各レジスタのビット数は、レジスタ
ＦＲに格納されるデータの指数部と同じ８ビットである
。制御部１５がレジスタＩＲに出力する信号１２１は、
第１データを出力するレジスタＩＲ０〜ＩＲ３を指定す
るための信号であり、信号１２２は第２データを出力す
るレジスタＩＲ０〜ＩＲ３を指定するための信号である
。また、信号１５２はデータを書き込むべきレジスタＩ
Ｒ０〜ＩＲ３を指定する信号であり、信号１５６はレジ
スタＩＲ０〜ＩＲ３への書き込みを指示する信号である
。仮数部演算処理部１３は、レジスタＦＲおよびレジス
タＩＲに接続されている。

【００２２】次に、２つの浮動小数点データＡ，Ｂを加
算する場合を例に動作を説明する。まず、データＡ，Ｂ
をメモリ装置５０から読み出し、それらをレジスタＦＲ
０，ＦＲ１にそれぞれ格納する。なお、レジスタＩＲは
すべてクリアされ、各レジスタには“０”が格納されて
いるとする。このとき、各レジスタの内容は次のように
なる。

【００２３】 ＦＲ０：　　７０８１６０００　　　　ＩＲ０：　　０
０ＦＲ１：　　６Ｅ７Ｆ１０００　　　　ＩＲ１：　　
００ＦＲ２：　　××××××××　　　　ＩＲ２：　
　００ＦＲ３：　　××××××××　　　　ＩＲ３：
　　００（×は不定であることを表す） （１）２つのデータＡ，Ｂの桁合わせを行う（このステ
ップは、従来の演算器１００の動作におけるステップ（
５）に相当する）。

【００２４】演算制御部１５は信号１１１として“０”
、信号１１２として“１”を出力してレジスタＦＲ０，
ＦＲ１から第１および第２データ（データＡ，Ｂ）を出
力させ、信号１５４によって減算を指数部演算処理部１
４に指示し、第１および第２データの差を計算させる。 そして、信号１５１として“３”を出力し、信号１５７
を有効とすることにより、計算結果をレジスタＦＲ３に
格納させる。

【００２５】その結果、レジスタＦＲ３の指数部の値は
０２となるので、制御部１５は第２データの仮数部をＬ
ＳＢ側に８ビットシフトさせるための処理を行う。ただ
しその際、レジスタＩＲ１のデータ（“００”）をレジ
スタＦＲ１のデータの仮数部に、そのＭＳＢ側から連結
し、１つのデータとして扱う。すなわち、信号１１２，
１２２としてそれぞれ“１”を出力してレジスタＦＲ１
，ＩＲ１からデータを出力させ、所定の信号１５３を出
力して処理部１３に、これら２つのレジスタから出力さ
れたデータを上述のように連結してＬＳＢ側に８ビット
シフトさせ、そのときＭＳＢ側から“０”を入力するよ
う指示する。そして信号１５１，１５２として“２”を
出力し、信号１５５，１５６を有効とすることにより、
上記シフト処理の結果がレジスタＩＲ２，ＦＲ２に格納
される。

【００２６】制御部１５はまた同時に、レジスタＦＲ０
の第１データの指数部のデータをレジスタＦＲ２の指数
部のデータとしてレジスタＦＲ２に格納させる。すなわ
ち、制御部１５は信号１１１として“０”を、信号１５
１として“２”を出力し、信号１５７を有効とする。

【００２７】以上の処理の結果、各レジスタの内容は次
のようになる。

【００２８】 ＦＲ０：　　７０８１６０００　　　　ＩＲ０：　　０
０ＦＲ１：　　６Ｅ７Ｆ１０００　　　　ＩＲ１：　　
００ＦＲ２：　　７０００７Ｆ１０　　　　ＩＲ２：　
　００ＦＲ３：　　０２××××××　　　　ＩＲ３：
　　００（２）レジスタＦＲ０，ＦＲ１が保持するデー
タの符号をチェックし、その結果にもとづいて第１およ
び第２データの演算を行う（このステップは、従来の演
算器１００の動作におけるステップ（６）に相当する）
。

【００２９】２つのデータの符号を示すビット３１は共
に“０”であるから、レジスタＦＲ０，ＦＲ２のデータ
の仮数部を加算し、結果をレジスタＦＲ２に格納する。 ただしその際、レジスタＩＲ０のデータ（“００”）を
レジスタＦＲ０のデータの仮数部に、そのＭＳＢ側から
連結し、レジスタＩＲ２のデータ（“００”）をレジス
タＦＲ２のデータの仮数部に、そのＭＳＢ側から連結し
て２つのデータの加算を行う。つまり、図２（ｂ）に示
すように、レジスタＦＲが出力するビット０〜ビット２
３までの２４ビットのデータに、レジスタＩＲが出力す
るビット０〜ビット７までの８ビットのデータを連結し
、それを一つのデータとして加算を行う。そして加算の
結果は００８１ＤＦ１０となり、その上位２桁はレジス
タＩＲ２に、下位６桁は仮数部としてレジスタＦＲ２に
格納する。この場合には、上位２桁が“００”であるた
め、桁合わせの必要がなく、また符号を表すビット３１
の値も“０”で修正の必要がないので、レジスタＦＲ２
のデータがそのまま演算結果となる。

【００３０】加算動作を具体的に説明すると、制御部１
５はレジスタＦＲ，ＩＲに信号１１１，１２１としてそ
れぞれ“０”を、信号１１２，１２２としてそれぞれ“
２”を出力してレジスタＩＲ０，ＦＲ０およびレジスタ
ＩＲ２，ＦＲ２からデータを出力させ、信号１５４によ
って処理部１３にレジスタＩＲとレジスタＦＲのデータ
を連結して加算させる。制御部１５はさらに信号１５１
，１５２として“２”を出力し、信号１５５，１５６を
有効として、加算結果をレジスタＩＲ２，ＦＲ２に格納
させる。

【００３１】以上の処理の結果、各レジスタの内容は次
のようになる。

【００３２】 ＦＲ０：　　７０８１６０００　　　　ＩＲ０：　　０
０ＦＲ１：　　６Ｅ７Ｆ１０００　　　　ＩＲ１：　　
００ＦＲ２：　　７０８１ＤＦ１０　　　　ＩＲ２：　
　００ＦＲ３：　　０２××××××　　　　ＩＲ３：
　　００このように本発明の浮動小数点演算器では、レ
ジスタＦＲに格納されたデータを、演算のため別のレジ
スタに指数部と仮数部とを分離して移動させる必要がな
い。従って、従来の演算器の動作におけるステップ（１
）〜（４）および（７）は不要となる。

【００３３】

【発明の効果】以上説明したように本発明は、指数部と
仮数部とを含む所定ビット数のデータに対して演算を行
う浮動小数点演算器において、複数のデータを保持する
ための第１のレジスタと、データの指数部と同じビット
数またはそれ以上のビット数の複数のデータを保持する
ための第２のレジスタと、この第２のレジスタが保持す
るデータと第１のレジスタが保持するデータの仮数部と
を連結したデータに対して演算を行う仮数部演算手段と
、第１のレジスタが保持するデータの指数部に対して演
算を行う指数部演算手段とを備えている。

【００３４】すなわち、本発明の浮動小数点演算器では
、演算処理のためのレジスタを使用せず、従ってデータ
を上記第１のレジスタから他のレジスタにデータの指数
部と仮数部とを分離して移動したり、演算処理の後、指
数部および仮数部をもとのレジスタに戻し、そして浮動
小数点データを合成するといった操作は不要となる。 その結果、動作のステップ数が少なくなり、処理速度が
向上する。

【図面の簡単な説明】

【図１】本発明の浮動小数点演算器の一例を示すブロッ
ク図である。

【図２】図１の演算器で扱うデータを示すフォーマット
図である。

【図３】従来の浮動小数点演算器の一例を示すブロック
図である。

【符号の説明】

１０　　浮動小数点演算器 １３　　仮数部演算処理部 １４　　指数部演算処理部 １５　　演算制御部 ３０　　バス ５０　　メモリ装置 ＦＲ，ＩＲ　　レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】指数部と仮数部とを含む所定ビット数のデ
   ータに対して演算を行う浮動小数点演算器において、複
   数の前記データを保持するための第１のレジスタと、前
   記データの前記指数部と同じビット数またはそれ以上の
   ビット数の複数のデータを保持するための第２のレジス
   タと、この第２のレジスタが保持するデータと前記第１
   のレジスタが保持するデータの仮数部とを連結したデー
   タに対して演算を行う仮数部演算手段と、前記第１のレ
   ジスタが保持するデータの指数部に対して演算を行う指
   数部演算手段とを備えたことを特徴とする浮動小数点演
   算器。