JP2667806B2 - ベクトルプロセツサ - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル演算を高速で実行するデイジタル
計算機（以下これをベクトルプロセツサと呼ぶ）に関す
る。 〔発明の背景〕 科学技術計算に頻繁に現われる大型行列計算などの高
速処理用にベクトルプロセツサが考案されている。ベク
トルプロセツサでは、次のFORTRAN文で示すような計算
を高速にベクトル処理することができる。 DO 10 1＝1,n 10 A（Ｉ）＝Ｂ（Ｉ）＋Ｃ（Ｉ） すなわち、（Ａ（Ｉ）,I＝1,N）をベクトルＡ、（Ｂ
（Ｉ）,I＝1,N）をベクトルＢ、（Ｃ（Ｉ）,I＝1,N）を
ベクトルＣとし、ベクトルB,ベクトルＣの各ベクトル要
素（Ｂ（Ｉ）,C（Ｉ）ごとに両者を加算し、結果をベク
トルＡとして格納する。このようにベクトル要素間の演
算を、ベクトルプロセツサはベクトル処理手法を用いて
高速に処理することができる。 しかし、従来のベクトルプロセツサでは、次のFORTRA
Nで示すような計算は高速にベクトル処理することがで
きなかつた。 DO 10 I＝1,N 10 K（Ｉ）＝Ｌ（1,I）＋Ｌ（2,I） この場合、個々のベクトル要素中に性質の異なる２つの
データが含まれており、第１図に示すように、ベクトル
要素を複数の区分に分割し、分解された区分を別々に使
用する処理が必要である。その方法として、従来のベク
トルプロセツサでは、次の２つの処理方法が考えられ
る。処理方法の第１は、第２図に示すように分割すべき
区分ごとに別々に移動を行う方法である。ところがベク
トル要素の区分であるＬ（1,I）,L（2,I）の話出しは、
Ｌ（1,I）,L（2,I）を含むベクトル要素を単位として行
われる。そのため、この方法ではＬ（1,I）の移動とＬ
（2,I）の移動とにおいて、同一のベクトル要素に対し
て読出し要求がなされるという衝突が発生し、高速なベ
クトル処理が妨げられる。処理方法の第２は、第３図に
示すように各ベクトル要素を一度２つのベクトルレジス
タに移動し、移動したベクトル要素のいくつかに対して
シフト演算を行う方法である。この方法では、シフト演
算を行うための演算器、ベクトルレジスタなど、より多
くの計算機資源を必要とし、高速なベクトル処理が妨げ
られることがある。 第１図に示すような処理は、例えば複雑なリスト構造
を持つ表の処理において必須となるものである。 〔発明の目的〕 本発明の目的は、第１図に示すような処理を、ベクト
ル処理として高速に実行するベクトルプロセツサを提供
することにある。 〔発明の概要〕 本発明は、従来のベクトルプロセツサでは第２図ある
いは第３図に示すように複数の命令を用いなければ実行
できなかつた処理を、第４図に示すように単一の命令で
実行し、高速なベクトル処理を実現するものである。 〔発明の実施例〕 以下、本発明の一実施例を第５図により説明する。第
５図において、レジスタR1は命令レジスタで、４つのフ
イールドに分割されている。OPフイールドは命令コード
を示し、その内容は線l1によつて演算制御装置C1に送ら
れる。Ｒフイールドは、移動したデータベクトルを格納
する複数のベクトルレジスタを指定するベクトルレジス
タ番号を示し、その内容は線l2によつて演算制御装置C
1、および分配器D1に送られる。Ａフイールドは、ベク
トル・アドレス・レジスタR4およびベクトル増分レジス
タR5のレジスタ番号を示し、その内容は線l3によつて選
択器S4、および選択器S5に送られる。Ｂフイールドは、
ベクトル・ベース・レジスタR3のレジスタ番号を示し、
その内容は線l4によつて選択器S3に送られる。演算制御
装置C1は、内部にタイミング発生回路を有し、レジスタ
R1に命令がセツトされると、データベクトルの読出し、
シフト演算の実行、分割されたデータベクトルの書込み
という一連の動作を制御するための信号を、線l5,線l6,
線l7を通じて記憶装置M1、シフト演算器SH1、ベクトル
レジスタR2に、順次送出する。ベクトル・ベース・レジ
スタR3は、記憶装置M1内のアドレスを保持する。ベクト
ル・アドレス・レジスタR4は、ベクトル・ベース・レジ
スタR3と同様、記憶装置M1内のアドレスを保持する。ベ
クトル増分レジスタR5は、記憶装置M1内のベクトル要素
のアドレス間隔を保持する。選択器S3、およびS4とS5
は、それぞれ線l4,l3を通じて送られてくるレジスタ番
号に従つて、ベクトル・ベース・レジスタR3、ベクトル
・アドレス・レジスタR4、ベクトル増分レジスタR5の中
のそれぞれ１つの内容を読出し、線l8,l9,l10に送出す
る。アドレス発生回路C2は、線l5によつて送られてくる
ベクトル増分レジスタR5の内容に、ベクトル要素番号を
乗じ、それに線l4によつて送られてくるベクトル・アド
レス・レジスタR4の内容と、線l3によつて送られてくる
ベクトル・ベース・レジスタR3の内容とを加えて、記憶
装置M1内のベクトル要素のアドレスとし、線l11に送出
する。記憶装置M1は、線l11によつて送られてくるアド
レスに存在するベクトル要素を、線l5によつて送られて
くるタイミング信号に従つて読出し、線l12に送出す
る。分配器D1は、線l12によつて送られてくるデータベ
クトルを、線l2によつて送られてくるレジスタ番号と、
そのレジスタ番号に１を加えた番号のシフト演算器SH1
に送出する。シフト演算器SH1は、ベクトルレジスタR2
と対を成している。そして偶数番号のシフト演算器SH1
は、分配器D1から送られてくるベクトル要素の下位要素
をすべて０とし、奇数番号のシフト演算器SH1は、分配
器D1から送られてくるベクトル要素の下位半要素を上位
要素の位置にシフトし、下位半要素の位置はすべて０と
して、ベクトルレジスタR2に送出する。ベクトルレジス
タR2は、シフト演算器SH1から送られてくるデータベク
トルを、線l7によつて送られてくるタイミング信号に従
つて格納する。 次に、本実施例の動作を詳細に説明する。命令レジス
タR1に、本動作の実行を指示する命令が入力されると、
OP,R,A,Bの各フイールドの内容は、それぞれ線l1,l2,l
3,l4によつて演算制御装置C1,分配器D1,選択器S4,S5お
よび選択器S3に送出される。選択器S3はＢフイールドの
レジスタ番号のベクトル・ベース・レジスタR3からアド
レスを読出し、線l8に送出する。また、選択器S4,S5
は、Ａフイールドのレジスタ番号のベクトル・アドレス
・レジスタR4、ベクトル増分レジスタR5からアドレスお
よびアドレス間隔を読出し、線l9,l10に送出する。そし
てアドレス発生回路C2は線l8,l9,l10によつて送られて
くるアドレスおよびアドレス間隔から、記憶装置M1内の
ベクトル要素アドレスを計算し、線l11に送出する。同
時に分配器D1は、線l12上のデータベクトルを、Ｒフイ
ールドのレジスタ番号と、それに１を加えた番号のベク
トルレジスタR2に対応するシフト演算器SH1に送出する
様、データ経路を設定する。次に演算制御装置C1は、線
l5により記憶装置M1に読出し指示を送出し、読出された
データベクトルは線l12に送出される。以上の動作は、
通常のベクトルプロセツサと同様であるので、より詳細
な説明は省略する。 続いて演算制御装置C1は、線l6により、レジスタR1の
Ｒフイールドのレジスタ番号のベクトルレジスタR2に対
応するシフト演算器SH1に対し、分配器D1から送られて
くるベクトル要素の下位半要素をすべてに０をセツトし
て、対応するベクトルレジスタR2に送出することを指示
する番号を送る。また同時に、Ｒフイールドのレジスタ
番号に１を加えた番号のベクトルレジスタR2に対応する
シフト演算器SH1に対し、分配器D1から送られてくるベ
クトル要素の下位半要素を上位半要素の位置にシフト
し、下位半要素の位置に０をセツトして、対応するベク
トルレジスタR2に送出する信号を送る。これにより、記
憶装置M1から読出された各ベクトル要号は、その上位半
要素と下位半要素とに分割され、上位半要素は、Ｒフイ
ールドのレジスタ番号のベクトルレジスタR2に、下位半
要素は、Ｒフイールドのレジスタ番号に１を加えた番号
のベクトルレジスタR2に、それぞれ送出される。 最後に、通常のベクトルプロセツサの動作と同様に、
演算制御装置C1は線l7により、Ｒフイールドのレジスタ
番号と、それに１を加えた番号のベクトルレジスタに対
し、データベクトルの格納を指示するタイミング信号を
送出し、分割されたデータベクトルの、ベクトルレジス
タR2への書込みが行われ、本動作は終了する。 本実施例の説明の他にもいろいろな変形例が考えられ
る。たとえば、記憶装置M1内のベクトル要素アドレスを
決定するために、本実施例ではベクトル・ベース・レジ
スタR3とベクトル・アドレス・レジスタR4、ベクトル増
分レジスタR5を用いたが、ベクトル・ベース・レジスタ
R3とベクトルレジスタR2とを用いて、リストベクトルと
しても良い。さらに、本実施例では、移動するデータベ
クトルは記憶装置M1から読出すとしているが、他のベク
トルレジスタR2から読出しても良い。同様に、本実施例
では、分割後のデートベクトルはベクトルレジスタR2に
格納するとしているが、記憶装置M1に格納しても良い。
また、Ｒフイールドを複数個使用することによつて、移
動したデータベクトルを格納する複数のベクトルレジス
タを個々に指定することが可能である。また各ベクトル
要素に対し、それを複数の区分に分割する位置は、命令
の種類によつて固定でもよいし、他の制御用のレジスタ
によつて変更可能としてもよい。 本実施例によれば、第４図に示すように、１つのベク
トル要素中に性質の異なる複数のデータを含むようなデ
ータベクトルを、単一の命令で複数のベクトルレジスタ
に格納し、本動作の後に分割したそれぞれのデータをそ
のまま他の処理の実行に使用することが可能である。こ
れにより、記憶装置内で分割すべき個々のデータを別々
に読出すことにより生じるような衝突を回避し、高速な
ベクトル処理を実施することが可能となる。 〔発明の効果〕 本発明によれば、第４図に示すように性質の異なる複
数の区分を有するデータベクトルを単一の命令で移動で
きるので、第１図に示すような処理を、ベクトル処理と
して高速に実行するという効果がある。
計算機（以下これをベクトルプロセツサと呼ぶ）に関す
る。 〔発明の背景〕 科学技術計算に頻繁に現われる大型行列計算などの高
速処理用にベクトルプロセツサが考案されている。ベク
トルプロセツサでは、次のFORTRAN文で示すような計算
を高速にベクトル処理することができる。 DO 10 1＝1,n 10 A（Ｉ）＝Ｂ（Ｉ）＋Ｃ（Ｉ） すなわち、（Ａ（Ｉ）,I＝1,N）をベクトルＡ、（Ｂ
（Ｉ）,I＝1,N）をベクトルＢ、（Ｃ（Ｉ）,I＝1,N）を
ベクトルＣとし、ベクトルB,ベクトルＣの各ベクトル要
素（Ｂ（Ｉ）,C（Ｉ）ごとに両者を加算し、結果をベク
トルＡとして格納する。このようにベクトル要素間の演
算を、ベクトルプロセツサはベクトル処理手法を用いて
高速に処理することができる。 しかし、従来のベクトルプロセツサでは、次のFORTRA
Nで示すような計算は高速にベクトル処理することがで
きなかつた。 DO 10 I＝1,N 10 K（Ｉ）＝Ｌ（1,I）＋Ｌ（2,I） この場合、個々のベクトル要素中に性質の異なる２つの
データが含まれており、第１図に示すように、ベクトル
要素を複数の区分に分割し、分解された区分を別々に使
用する処理が必要である。その方法として、従来のベク
トルプロセツサでは、次の２つの処理方法が考えられ
る。処理方法の第１は、第２図に示すように分割すべき
区分ごとに別々に移動を行う方法である。ところがベク
トル要素の区分であるＬ（1,I）,L（2,I）の話出しは、
Ｌ（1,I）,L（2,I）を含むベクトル要素を単位として行
われる。そのため、この方法ではＬ（1,I）の移動とＬ
（2,I）の移動とにおいて、同一のベクトル要素に対し
て読出し要求がなされるという衝突が発生し、高速なベ
クトル処理が妨げられる。処理方法の第２は、第３図に
示すように各ベクトル要素を一度２つのベクトルレジス
タに移動し、移動したベクトル要素のいくつかに対して
シフト演算を行う方法である。この方法では、シフト演
算を行うための演算器、ベクトルレジスタなど、より多
くの計算機資源を必要とし、高速なベクトル処理が妨げ
られることがある。 第１図に示すような処理は、例えば複雑なリスト構造
を持つ表の処理において必須となるものである。 〔発明の目的〕 本発明の目的は、第１図に示すような処理を、ベクト
ル処理として高速に実行するベクトルプロセツサを提供
することにある。 〔発明の概要〕 本発明は、従来のベクトルプロセツサでは第２図ある
いは第３図に示すように複数の命令を用いなければ実行
できなかつた処理を、第４図に示すように単一の命令で
実行し、高速なベクトル処理を実現するものである。 〔発明の実施例〕 以下、本発明の一実施例を第５図により説明する。第
５図において、レジスタR1は命令レジスタで、４つのフ
イールドに分割されている。OPフイールドは命令コード
を示し、その内容は線l1によつて演算制御装置C1に送ら
れる。Ｒフイールドは、移動したデータベクトルを格納
する複数のベクトルレジスタを指定するベクトルレジス
タ番号を示し、その内容は線l2によつて演算制御装置C
1、および分配器D1に送られる。Ａフイールドは、ベク
トル・アドレス・レジスタR4およびベクトル増分レジス
タR5のレジスタ番号を示し、その内容は線l3によつて選
択器S4、および選択器S5に送られる。Ｂフイールドは、
ベクトル・ベース・レジスタR3のレジスタ番号を示し、
その内容は線l4によつて選択器S3に送られる。演算制御
装置C1は、内部にタイミング発生回路を有し、レジスタ
R1に命令がセツトされると、データベクトルの読出し、
シフト演算の実行、分割されたデータベクトルの書込み
という一連の動作を制御するための信号を、線l5,線l6,
線l7を通じて記憶装置M1、シフト演算器SH1、ベクトル
レジスタR2に、順次送出する。ベクトル・ベース・レジ
スタR3は、記憶装置M1内のアドレスを保持する。ベクト
ル・アドレス・レジスタR4は、ベクトル・ベース・レジ
スタR3と同様、記憶装置M1内のアドレスを保持する。ベ
クトル増分レジスタR5は、記憶装置M1内のベクトル要素
のアドレス間隔を保持する。選択器S3、およびS4とS5
は、それぞれ線l4,l3を通じて送られてくるレジスタ番
号に従つて、ベクトル・ベース・レジスタR3、ベクトル
・アドレス・レジスタR4、ベクトル増分レジスタR5の中
のそれぞれ１つの内容を読出し、線l8,l9,l10に送出す
る。アドレス発生回路C2は、線l5によつて送られてくる
ベクトル増分レジスタR5の内容に、ベクトル要素番号を
乗じ、それに線l4によつて送られてくるベクトル・アド
レス・レジスタR4の内容と、線l3によつて送られてくる
ベクトル・ベース・レジスタR3の内容とを加えて、記憶
装置M1内のベクトル要素のアドレスとし、線l11に送出
する。記憶装置M1は、線l11によつて送られてくるアド
レスに存在するベクトル要素を、線l5によつて送られて
くるタイミング信号に従つて読出し、線l12に送出す
る。分配器D1は、線l12によつて送られてくるデータベ
クトルを、線l2によつて送られてくるレジスタ番号と、
そのレジスタ番号に１を加えた番号のシフト演算器SH1
に送出する。シフト演算器SH1は、ベクトルレジスタR2
と対を成している。そして偶数番号のシフト演算器SH1
は、分配器D1から送られてくるベクトル要素の下位要素
をすべて０とし、奇数番号のシフト演算器SH1は、分配
器D1から送られてくるベクトル要素の下位半要素を上位
要素の位置にシフトし、下位半要素の位置はすべて０と
して、ベクトルレジスタR2に送出する。ベクトルレジス
タR2は、シフト演算器SH1から送られてくるデータベク
トルを、線l7によつて送られてくるタイミング信号に従
つて格納する。 次に、本実施例の動作を詳細に説明する。命令レジス
タR1に、本動作の実行を指示する命令が入力されると、
OP,R,A,Bの各フイールドの内容は、それぞれ線l1,l2,l
3,l4によつて演算制御装置C1,分配器D1,選択器S4,S5お
よび選択器S3に送出される。選択器S3はＢフイールドの
レジスタ番号のベクトル・ベース・レジスタR3からアド
レスを読出し、線l8に送出する。また、選択器S4,S5
は、Ａフイールドのレジスタ番号のベクトル・アドレス
・レジスタR4、ベクトル増分レジスタR5からアドレスお
よびアドレス間隔を読出し、線l9,l10に送出する。そし
てアドレス発生回路C2は線l8,l9,l10によつて送られて
くるアドレスおよびアドレス間隔から、記憶装置M1内の
ベクトル要素アドレスを計算し、線l11に送出する。同
時に分配器D1は、線l12上のデータベクトルを、Ｒフイ
ールドのレジスタ番号と、それに１を加えた番号のベク
トルレジスタR2に対応するシフト演算器SH1に送出する
様、データ経路を設定する。次に演算制御装置C1は、線
l5により記憶装置M1に読出し指示を送出し、読出された
データベクトルは線l12に送出される。以上の動作は、
通常のベクトルプロセツサと同様であるので、より詳細
な説明は省略する。 続いて演算制御装置C1は、線l6により、レジスタR1の
Ｒフイールドのレジスタ番号のベクトルレジスタR2に対
応するシフト演算器SH1に対し、分配器D1から送られて
くるベクトル要素の下位半要素をすべてに０をセツトし
て、対応するベクトルレジスタR2に送出することを指示
する番号を送る。また同時に、Ｒフイールドのレジスタ
番号に１を加えた番号のベクトルレジスタR2に対応する
シフト演算器SH1に対し、分配器D1から送られてくるベ
クトル要素の下位半要素を上位半要素の位置にシフト
し、下位半要素の位置に０をセツトして、対応するベク
トルレジスタR2に送出する信号を送る。これにより、記
憶装置M1から読出された各ベクトル要号は、その上位半
要素と下位半要素とに分割され、上位半要素は、Ｒフイ
ールドのレジスタ番号のベクトルレジスタR2に、下位半
要素は、Ｒフイールドのレジスタ番号に１を加えた番号
のベクトルレジスタR2に、それぞれ送出される。 最後に、通常のベクトルプロセツサの動作と同様に、
演算制御装置C1は線l7により、Ｒフイールドのレジスタ
番号と、それに１を加えた番号のベクトルレジスタに対
し、データベクトルの格納を指示するタイミング信号を
送出し、分割されたデータベクトルの、ベクトルレジス
タR2への書込みが行われ、本動作は終了する。 本実施例の説明の他にもいろいろな変形例が考えられ
る。たとえば、記憶装置M1内のベクトル要素アドレスを
決定するために、本実施例ではベクトル・ベース・レジ
スタR3とベクトル・アドレス・レジスタR4、ベクトル増
分レジスタR5を用いたが、ベクトル・ベース・レジスタ
R3とベクトルレジスタR2とを用いて、リストベクトルと
しても良い。さらに、本実施例では、移動するデータベ
クトルは記憶装置M1から読出すとしているが、他のベク
トルレジスタR2から読出しても良い。同様に、本実施例
では、分割後のデートベクトルはベクトルレジスタR2に
格納するとしているが、記憶装置M1に格納しても良い。
また、Ｒフイールドを複数個使用することによつて、移
動したデータベクトルを格納する複数のベクトルレジス
タを個々に指定することが可能である。また各ベクトル
要素に対し、それを複数の区分に分割する位置は、命令
の種類によつて固定でもよいし、他の制御用のレジスタ
によつて変更可能としてもよい。 本実施例によれば、第４図に示すように、１つのベク
トル要素中に性質の異なる複数のデータを含むようなデ
ータベクトルを、単一の命令で複数のベクトルレジスタ
に格納し、本動作の後に分割したそれぞれのデータをそ
のまま他の処理の実行に使用することが可能である。こ
れにより、記憶装置内で分割すべき個々のデータを別々
に読出すことにより生じるような衝突を回避し、高速な
ベクトル処理を実施することが可能となる。 〔発明の効果〕 本発明によれば、第４図に示すように性質の異なる複
数の区分を有するデータベクトルを単一の命令で移動で
きるので、第１図に示すような処理を、ベクトル処理と
して高速に実行するという効果がある。
【図面の簡単な説明】
第１図は、本発明で行う処理の一例を示した図、第２図
および第３図は、従来のベクトルプロセツサによるベク
トル処理の例を示した図、第４図は、本発明によるベク
トル処理の一例を示した図、第５図は、本発明の一実施
例を示す構成図である。 R1……命令レジスタ、C1……演算制御装置、C2……アド
レス発生回路、M1……記憶装置、D1……分配器、SH1…
…シフト演算器、R2……ベクトルレジスタ、R3……ベク
トル・ベース・レジスタ、R4……ベクトル・アドレス・
レジスタ、R5……ベクトル増分レジスタ。
および第３図は、従来のベクトルプロセツサによるベク
トル処理の例を示した図、第４図は、本発明によるベク
トル処理の一例を示した図、第５図は、本発明の一実施
例を示す構成図である。 R1……命令レジスタ、C1……演算制御装置、C2……アド
レス発生回路、M1……記憶装置、D1……分配器、SH1…
…シフト演算器、R2……ベクトルレジスタ、R3……ベク
トル・ベース・レジスタ、R4……ベクトル・アドレス・
レジスタ、R5……ベクトル増分レジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木下 佳明
秦野市堀山下１番地 株式会社日立製作
所神奈川工場内
(72)発明者 宮本 俊介
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭60−186964（ＪＰ，Ａ)
特開 昭60−24672（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数のベクトル要素を記憶する記憶装置と、 上記記憶装置に記憶されたベクトル要素のうち、読みだ
すべき複数のベクトル要素のアドレスを発生するアドレ
ス発生回路と、 分配器と、 第１及び第２のベクトルレジスタと、 上記第１及び第２のベクトルレジスタに対応して設けら
れた第１及び第２の演算器とを有し、 上記記憶装置は、上記アドレス発生回路が発生するアド
レスに対応したベクトル要素を上記分配器に送出し、 上記分配器は、上記記憶装置から読みだされた複数のベ
クトル要素を受け、上記第１及び第２の演算器にそれぞ
れ送出し、 上記第１の演算器は、上記分配器から複数のベクトル要
素を受け、該複数のベクトル要素の一部を上記第１のベ
クトルレジスタに送出し、 上記第２の演算器は、上記分配器からベクトル要素を受
け、上記複数のベクトル要素の他の一部をシフトし、上
記第２のベクトルレジスタに送出し、 上記第１のベクトルレジスタは、上記第１の演算器が送
出した上記ベクトル要素の一部を格納し、 上記第２のベクトルレジスタは、上記第２の演算器が送
出した上記シフトされたベクトル要素の他の一部を格納
するよう構成されていることを特徴とするベクトルプロ
セツサ。 ２．上記複数のベクトル要素の一部は、複数のベクトル
要素の上位半分の要素であり、 上記第１の演算器は、上記ベクトル要素の上位半分の要
素はそのまま上記第１のベクトルレジスタに送出し、上
記ベクトル要素の下位半分の要素はすべて０として上記
第１のベクトルレジスタに送出するものであり、 上記複数のベクトル要素の他の一部は、複数のベクトル
要素の下位半分の要素であり、 上記第２の演算器は、上記ベクトル要素の下位半分の要
素を上位半分の位置にシフトし、下位半分の要素はすべ
て０として、上記第２のベクトルレジスタに送出するよ
う構成されていることを特徴とする特許請求の範囲第１
項記載のベクトルプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224730A JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
| US06/918,003 US4811213A (en) | 1985-10-11 | 1986-10-14 | Vector processor with vector registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224730A JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285383A JPS6285383A (ja) | 1987-04-18 |
| JP2667806B2 true JP2667806B2 (ja) | 1997-10-27 |
Family
ID=16818342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224730A Expired - Lifetime JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4811213A (ja) |
| JP (1) | JP2667806B2 (ja) |
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| US10019262B2 (en) * | 2015-12-22 | 2018-07-10 | Intel Corporation | Vector store/load instructions for array of structures |
Family Cites Families (14)
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1985
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-
1986
- 1986-10-14 US US06/918,003 patent/US4811213A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6285383A (ja) | 1987-04-18 |
| US4811213A (en) | 1989-03-07 |
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