JPS59111569A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS59111569A JPS59111569A JP57221392A JP22139282A JPS59111569A JP S59111569 A JPS59111569 A JP S59111569A JP 57221392 A JP57221392 A JP 57221392A JP 22139282 A JP22139282 A JP 22139282A JP S59111569 A JPS59111569 A JP S59111569A
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- JP
- Japan
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- register
- vector
- data
- storage device
- mask
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8092—Array of vector units
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、行列形式のデータ（ベクトルデータ）を高速
に処理するのに好適なベクトル処理装置に関するもので
ある。
に処理するのに好適なベクトル処理装置に関するもので
ある。
従来、科学技術計算に頻繁に曵われる大型行列計算など
の高速処理を行うベクトル処理装置が種々提案されてい
る。その一つに、ベクトル処理装置に含まれる複数個の
パイプライン演算器の高速性、並列性が有効に発揮でき
るように、演算データの転送能力を向上させるべく、ベ
クトルレジスタとそのチェイニング機能を有するベクト
ル処理装置がある（例えば米国物ｒｆＦ ４，１２８．
８８ＣＩ号参照）。
の高速処理を行うベクトル処理装置が種々提案されてい
る。その一つに、ベクトル処理装置に含まれる複数個の
パイプライン演算器の高速性、並列性が有効に発揮でき
るように、演算データの転送能力を向上させるべく、ベ
クトルレジスタとそのチェイニング機能を有するベクト
ル処理装置がある（例えば米国物ｒｆＦ ４，１２８．
８８ＣＩ号参照）。
この中でベクトルレジスタは、主記憶装置上に格納され
ているデータを一相取り込んで任意の演算器へ送り、又
、演算の中間結果のデータを一時的に保持し、最終結果
のデータのみを主記憶装置ヘスドアする役割をしており
、演算のだめのデータ転送能力を高めている点において
非常に有効な方法である。
ているデータを一相取り込んで任意の演算器へ送り、又
、演算の中間結果のデータを一時的に保持し、最終結果
のデータのみを主記憶装置ヘスドアする役割をしており
、演算のだめのデータ転送能力を高めている点において
非常に有効な方法である。
しかし、ベクトル処理装置はバンク・コンフリクトに対
して性能低下が太きい。例えば非定常・非線形解析の場
合は、帯幅の小さい帝行列の三角分解を高速に行う必要
があるが、帯幅が小さい場合はベクトル長が小さく、ベ
クトル処理装置の効果が小さい。この対策としてリスト
・ベクトルを使用し、二重ループを一重ループにするこ
とが考えられる。この場合、主記憶装置上の同一データ
を数回又は士数回続けてベクトルレジスタに読み込む必
要があるため、バンク・コンフリクトが多発し、性能が
大幅に低下する。
して性能低下が太きい。例えば非定常・非線形解析の場
合は、帯幅の小さい帝行列の三角分解を高速に行う必要
があるが、帯幅が小さい場合はベクトル長が小さく、ベ
クトル処理装置の効果が小さい。この対策としてリスト
・ベクトルを使用し、二重ループを一重ループにするこ
とが考えられる。この場合、主記憶装置上の同一データ
を数回又は士数回続けてベクトルレジスタに読み込む必
要があるため、バンク・コンフリクトが多発し、性能が
大幅に低下する。
本発明の目的は、ベクトルレジスタを備えたベクトル処
理装置において、主記憶装置上に記憶されているベクト
ル形式タの各要素を、リスト・ベクトル形式により、そ
れぞれ適当な個数に伸長させてベクトルレジスタにロー
ドする場合に多発するバンク・コンフリクトを減少せし
め、ｉベクトルレジスタに高速に転送することにある。
理装置において、主記憶装置上に記憶されているベクト
ル形式タの各要素を、リスト・ベクトル形式により、そ
れぞれ適当な個数に伸長させてベクトルレジスタにロー
ドする場合に多発するバンク・コンフリクトを減少せし
め、ｉベクトルレジスタに高速に転送することにある。
〔発明の概要〕
本発明の要点は、主記憶装置から読み出したデータを退
避しておくセーブレジスタと、ベクトルレジスタと一対
一に対応するマスクレジスタを設け、マスクレジスタの
ビットが１°′の場合には主記憶装置から読み出したデ
ータをそのま（該当ベクトルレジスタに転送し、マスク
レジスタのピットが０″の場合は、一つ前に転送してセ
ーブレジスタに退避しておいた同じデータを該当ベクト
ルレジスタに転送する点にある。
避しておくセーブレジスタと、ベクトルレジスタと一対
一に対応するマスクレジスタを設け、マスクレジスタの
ビットが１°′の場合には主記憶装置から読み出したデ
ータをそのま（該当ベクトルレジスタに転送し、マスク
レジスタのピットが０″の場合は、一つ前に転送してセ
ーブレジスタに退避しておいた同じデータを該当ベクト
ルレジスタに転送する点にある。
第１図は本発明が適用されるベクトル処理装置の全体構
成を示したもので、１はベクトルレジスタ（ＶＲ）、２
はデータ分配回路、３はデータ選択回路、４は演算器、
５は主記憶装置（ＩＶＩＳ）、６はマスクレジスタ、７
は記憶制御装置である。
成を示したもので、１はベクトルレジスタ（ＶＲ）、２
はデータ分配回路、３はデータ選択回路、４は演算器、
５は主記憶装置（ＩＶＩＳ）、６はマスクレジスタ、７
は記憶制御装置である。
ベクトルレジスタ１はベクトルを形成する一連のエレメ
ント・データ（以下、単にデータという）を格納するこ
とができ、こ〜では、各々のベクトルレジスタは８バイ
ト長のデータを１２８個格納できるとしている。
ント・データ（以下、単にデータという）を格納するこ
とができ、こ〜では、各々のベクトルレジスタは８バイ
ト長のデータを１２８個格納できるとしている。
ベクトル命令は主記憶装置５に格納されているが、これ
を記憶制御装置７に取り込む。記憶制御装置７において
ベクトル命令が解読され、演算に必要なデータが主記憶
装置ｔ ５からデータ分配回路２を通りベクトルレジス
タｌへ読み出される。ベクトルレジスタ１に取り込まれ
たデータはデータ選択回路３を通し、所望の演算器４に
送られて演算が行なわｔ、結果が再びベクトルレジスタ
１へ書き込まれる。演算器４は浮動小数点加算器、乗算
器などのそれぞれ独立した演算器からなる。このような
演算器４とベクトルレジスタ１間のデータ転送を繰り返
した後、得られた最終結果データがベクトルレジスタｌ
から選択回路３を通り、記憶制御装ｆ７経由で主記憶装
置５へ簀き込まれる。
を記憶制御装置７に取り込む。記憶制御装置７において
ベクトル命令が解読され、演算に必要なデータが主記憶
装置ｔ ５からデータ分配回路２を通りベクトルレジス
タｌへ読み出される。ベクトルレジスタ１に取り込まれ
たデータはデータ選択回路３を通し、所望の演算器４に
送られて演算が行なわｔ、結果が再びベクトルレジスタ
１へ書き込まれる。演算器４は浮動小数点加算器、乗算
器などのそれぞれ独立した演算器からなる。このような
演算器４とベクトルレジスタ１間のデータ転送を繰り返
した後、得られた最終結果データがベクトルレジスタｌ
から選択回路３を通り、記憶制御装ｆ７経由で主記憶装
置５へ簀き込まれる。
たとえばベクトルよ、）ｂの加算を行い、その結果をベ
クトルαに入れる場合は次のようになる。
クトルαに入れる場合は次のようになる。
（りＬＶＲＶＲＯｌａＬ（ベクトルえ馨ｖＫ０へ格納）
■ ＬＶＲＶＲ２，１ｂ（ベクトル１ｂをＶＲ２へ格納
） ■ ＶＥＭ ＶＲ４、ＶＲＯ，ＶＲ２（ａｌ−＋ｌｂ
−Ｖ）Ｌ４） ■ ５ＴＶ）ｔ Ｖ）ｔ４、ｉ （、ｉ十ｌｂ ）結
果ヲｍへ格納） この例の場合、まず■の処理で主記憶装置５上のベクト
ル自、の内容がベクトルレジスタＶＲＯへ格納され、次
に■の処理で主記憶装置５上のベクトル１ｂの内容がＶ
Ｒ２へ格納される。その後、■の処理でｖＲＯとＶＲ２
の内容が加算され、結果がＶＲ４へ格納される。加算の
演算がすべて終了すると、次に■の処理でＶＲ４の内容
が主記憶装置５上のベクトル４へ格納される、 第１図において、マスクレジスタ６は本発明により追加
されたもので、主記憶装置５上のベクトル形式Ｔｏのエ
レメント・データを適当な個数に伸長してベクトルレジ
スタ１へ格納する必要がある場合に用いられる。
） ■ ＶＥＭ ＶＲ４、ＶＲＯ，ＶＲ２（ａｌ−＋ｌｂ
−Ｖ）Ｌ４） ■ ５ＴＶ）ｔ Ｖ）ｔ４、ｉ （、ｉ十ｌｂ ）結
果ヲｍへ格納） この例の場合、まず■の処理で主記憶装置５上のベクト
ル自、の内容がベクトルレジスタＶＲＯへ格納され、次
に■の処理で主記憶装置５上のベクトル１ｂの内容がＶ
Ｒ２へ格納される。その後、■の処理でｖＲＯとＶＲ２
の内容が加算され、結果がＶＲ４へ格納される。加算の
演算がすべて終了すると、次に■の処理でＶＲ４の内容
が主記憶装置５上のベクトル４へ格納される、 第１図において、マスクレジスタ６は本発明により追加
されたもので、主記憶装置５上のベクトル形式Ｔｏのエ
レメント・データを適当な個数に伸長してベクトルレジ
スタ１へ格納する必要がある場合に用いられる。
第２図は本発明により主記憶装置５上のデータをベクト
ルレジスタ１上に伸長する処理の概略を示したものであ
る。この例は、主記憶装置５上の７個のデータをベクト
ルレジスタ１上では四個のデータに伸長した場合の例で
ある。マスクレジスタロの内容は、本処置を行う前にマ
スクセット命令などによりあらかじめセットして才６く
。このマスクレジスタ６の内容がＩｌｌ Ｉ＋のときは
主記憶装置５よりデータを読み出し、そのデータをその
まま該当ベクトルレジスタ１に転送する。マスクレジス
タ６の内容がＮ ＯＩ＋のときは一つ前に転送したのと
同じデータを主記憶装置５から再読み出しを行うことな
しに、あらかじめ退避しておいたデータを該当ベクトル
レジスタ６に転送する。
ルレジスタ１上に伸長する処理の概略を示したものであ
る。この例は、主記憶装置５上の７個のデータをベクト
ルレジスタ１上では四個のデータに伸長した場合の例で
ある。マスクレジスタロの内容は、本処置を行う前にマ
スクセット命令などによりあらかじめセットして才６く
。このマスクレジスタ６の内容がＩｌｌ Ｉ＋のときは
主記憶装置５よりデータを読み出し、そのデータをその
まま該当ベクトルレジスタ１に転送する。マスクレジス
タ６の内容がＮ ＯＩ＋のときは一つ前に転送したのと
同じデータを主記憶装置５から再読み出しを行うことな
しに、あらかじめ退避しておいたデータを該当ベクトル
レジスタ６に転送する。
第２図の例では、主記憶装置５上のデータａ。はマスク
レジスタ６０ビツト内答にしたがい、ベクトルレジスタ
１上では０番要素から６番要素まで７個格納される。同
様に主記憶装置５上のデータａ１はマスクレジスタ６０
ビツト内谷にしたがい、ベクトルレジスタ１上では７番
要素から１２番要素まで６個格納される。以下同様に、
主記憶装置５上のデータがそれぞれベクトルレジスタ１
上に重複・伸長されて格納される。このような処理を行
う命令をここではＬ Ｖ ＲＥ Ｘ （Ｌｏａｄ Ｖｅ
ｃｔｏｒ Ｒｅ −ｇｉｓｔｅｒ Ｅｘｔｅｎｄｅｄ
）と名付けることにする。
レジスタ６０ビツト内答にしたがい、ベクトルレジスタ
１上では０番要素から６番要素まで７個格納される。同
様に主記憶装置５上のデータａ１はマスクレジスタ６０
ビツト内谷にしたがい、ベクトルレジスタ１上では７番
要素から１２番要素まで６個格納される。以下同様に、
主記憶装置５上のデータがそれぞれベクトルレジスタ１
上に重複・伸長されて格納される。このような処理を行
う命令をここではＬ Ｖ ＲＥ Ｘ （Ｌｏａｄ Ｖｅ
ｃｔｏｒ Ｒｅ −ｇｉｓｔｅｒ Ｅｘｔｅｎｄｅｄ
）と名付けることにする。
第３図は本発明の一実施例のブロック図で、特にマスク
レジスタ６と記憶制御装置７内の本発明に関係する構成
を示したものである。
レジスタ６と記憶制御装置７内の本発明に関係する構成
を示したものである。
第３図において、主記憶装置５より読み出されたベクト
ルロード命令が命令解読回路８で解読されることにより
、牢記憶装Ｔｔ５からベクトルレジスタ１へのベクトル
データのロード処理が開始される。アドレスレジスタ（
Ｖ Ａ Ｒ） １ｏは主記憶装置５上のベクトルデータ
の先頭アドレスを保持するレジスタ、インクリメントレ
ジスタ（ＶＩ Ｒ）１１はベクトルデータの要素（エレ
メント・データ）間の距離を保持するレジスタ、ベクト
ル長セットレジスタ（ＬＮＧ）９は主記憶装置５から読
み出すベクトル要素数（エレメント・データ数）を保持
するレジスタである。
ルロード命令が命令解読回路８で解読されることにより
、牢記憶装Ｔｔ５からベクトルレジスタ１へのベクトル
データのロード処理が開始される。アドレスレジスタ（
Ｖ Ａ Ｒ） １ｏは主記憶装置５上のベクトルデータ
の先頭アドレスを保持するレジスタ、インクリメントレ
ジスタ（ＶＩ Ｒ）１１はベクトルデータの要素（エレ
メント・データ）間の距離を保持するレジスタ、ベクト
ル長セットレジスタ（ＬＮＧ）９は主記憶装置５から読
み出すベクトル要素数（エレメント・データ数）を保持
するレジスタである。
加算器１５は主記憶装置５のアドレスを生成する回路で
あり、初回はアドレスレジスタ１０の内容を選択してそ
のまま出力するが、２回目以降は前回出される毎に、該
加算器１５で主記憶装置５のアドレスを生成して、リク
エスト信号と共に主記憶装置５に送り、データを読み出
す。ＬＶＲＥＸ以外のベクトルデータのロード命令の場
合は、該主記憶装置５から読み出されたデータはそのま
〜ベクトルレジスタ１へ転送する。同時に、ベクトル長
セットレジスタ９に人っている内容を選択して減算器１
４に送り、一つ減算する。以上の動作をゼロ検出回路１
６でゼロが検出されるまで繰り返すことにより、ベクト
ル長セットレジスタ９の内容で示されるベクトル要素数
がベクトルレジスタ１へ転送さｎる。アンド回路１７は
リクエスト許可、減算器１４の出力がゼロでないという
条件で、リクエスト信号を出力する回路である。
あり、初回はアドレスレジスタ１０の内容を選択してそ
のまま出力するが、２回目以降は前回出される毎に、該
加算器１５で主記憶装置５のアドレスを生成して、リク
エスト信号と共に主記憶装置５に送り、データを読み出
す。ＬＶＲＥＸ以外のベクトルデータのロード命令の場
合は、該主記憶装置５から読み出されたデータはそのま
〜ベクトルレジスタ１へ転送する。同時に、ベクトル長
セットレジスタ９に人っている内容を選択して減算器１
４に送り、一つ減算する。以上の動作をゼロ検出回路１
６でゼロが検出されるまで繰り返すことにより、ベクト
ル長セットレジスタ９の内容で示されるベクトル要素数
がベクトルレジスタ１へ転送さｎる。アンド回路１７は
リクエスト許可、減算器１４の出力がゼロでないという
条件で、リクエスト信号を出力する回路である。
−４、Ｉ、ＶＲＥＸ命令の場合は、ベクトル長セットレ
ジスタ９０代りに、マスクレジスタ６で示された内容の
°“１′′の数をビット数カウント回路１３でカウント
し、その結果を減算器１４０入力として、マスクレジス
タ６の内容で示された１”の数の分だけ主記憶装置５ヘ
リクエストを出す。主記憶装置５のアドレス生成は、Ｌ
ＶＲＥＸ以外の上ｄビロード命令の場合と同様である。
ジスタ９０代りに、マスクレジスタ６で示された内容の
°“１′′の数をビット数カウント回路１３でカウント
し、その結果を減算器１４０入力として、マスクレジス
タ６の内容で示された１”の数の分だけ主記憶装置５ヘ
リクエストを出す。主記憶装置５のアドレス生成は、Ｌ
ＶＲＥＸ以外の上ｄビロード命令の場合と同様である。
主記憶装置５から読み出されたデータは、−担、セーブ
レジスタ１２に格納する。そして、マスクレジスタ６を
参照して、その内容が１′”の場合はそのま〜ベクトル
レジスタ１へ転送するが、Ｎｏｌ＋の場合は、該＋１０
１＋が継続している数だけセーブレジスタ１２のデータ
を引き続いてベクトルレジスタ１へ転送する。この間、
主記憶装置５へのリクエストは発生させない。
レジスタ１２に格納する。そして、マスクレジスタ６を
参照して、その内容が１′”の場合はそのま〜ベクトル
レジスタ１へ転送するが、Ｎｏｌ＋の場合は、該＋１０
１＋が継続している数だけセーブレジスタ１２のデータ
を引き続いてベクトルレジスタ１へ転送する。この間、
主記憶装置５へのリクエストは発生させない。
ポインタ１８はマスクレジスタ６０ビツトを指示する回
路で、セーブレジスタ１２にデータが格納される毎に、
値が次々に更新していき、′１″を検出すると動作を中
断する。
路で、セーブレジスタ１２にデータが格納される毎に、
値が次々に更新していき、′１″を検出すると動作を中
断する。
本発明によれば、主記憶装置上のＭ個のデータとＭｘＮ
個のデータをベクトルレジスタ上でＭ×Ｎ個に合わせて
ベクトル処理することができるので、Ｎ回に分けてベク
トル処理するのに比較してバンク・コンフリクトが大幅
に軽減され、ベクトル処理の立ちあげに必要な時間を約
１／Ｎに短縮できる効果がある。
個のデータをベクトルレジスタ上でＭ×Ｎ個に合わせて
ベクトル処理することができるので、Ｎ回に分けてベク
トル処理するのに比較してバンク・コンフリクトが大幅
に軽減され、ベクトル処理の立ちあげに必要な時間を約
１／Ｎに短縮できる効果がある。
第１図は本発明が適用されるベクトル処理装置の全体構
成図、第２図は本発明の原理説明図、第３図は本発明の
一実施例のブロック図である。 ■・・・ベクトルレジスタ、２・・・データ分配回路、
３・・・データ選択１回路、４・・・演算器、５・・・
主記憶装置、６・・・マスクレジスタ、７・・・記憶制
御装置、８・・・ベクトル命令解読回路、９・・・ベク
トル長セットレジスタ、１０・・・アドレスレジスタ、
１１・・・インクリメントレジスタ、１２・・・セーブ
レジスタ、１３・・・ビット数カウント回路、１４・・
・減算器、１５・・・加算器、１６・・・ゼロ検出回路
、１７・・・ＡＮＩＪ回路、１８・・・ポインタ。 第１図 第２図 第３区
成図、第２図は本発明の原理説明図、第３図は本発明の
一実施例のブロック図である。 ■・・・ベクトルレジスタ、２・・・データ分配回路、
３・・・データ選択１回路、４・・・演算器、５・・・
主記憶装置、６・・・マスクレジスタ、７・・・記憶制
御装置、８・・・ベクトル命令解読回路、９・・・ベク
トル長セットレジスタ、１０・・・アドレスレジスタ、
１１・・・インクリメントレジスタ、１２・・・セーブ
レジスタ、１３・・・ビット数カウント回路、１４・・
・減算器、１５・・・加算器、１６・・・ゼロ検出回路
、１７・・・ＡＮＩＪ回路、１８・・・ポインタ。 第１図 第２図 第３区
Claims (1)
- （１）主記憶装置に格納されているベクトルデータな取
り込んで任意の演算器へ送り、又、演算の中間結果のベ
クトルデータを保持するベクトルレジスタを備えたベク
トル処理装置において、主記憶装置から読み出したデー
タを退避しておくセーブレジスタと、前記ベクトルレジ
スタと一対一に対応するマスクレジスタとを設け、マス
クレジスタの内容が第１状態の場合には主記憶装置から
読み出したデータをそのま＼ベクトルレジスタに転送し
、第２状態の場合は、その前に転送して前記セーブレジ
スタに退避しておいた同じデータをベクトルレジスタに
転送することを特徴とするベクトル処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221392A JPS59111569A (ja) | 1982-12-17 | 1982-12-17 | ベクトル処理装置 |
| US06/562,224 US4621324A (en) | 1982-12-17 | 1983-12-16 | Processor for carrying out vector operation wherein the same vector element is used repeatedly in succession |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221392A JPS59111569A (ja) | 1982-12-17 | 1982-12-17 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111569A true JPS59111569A (ja) | 1984-06-27 |
| JPH0410108B2 JPH0410108B2 (ja) | 1992-02-24 |
Family
ID=16766045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221392A Granted JPS59111569A (ja) | 1982-12-17 | 1982-12-17 | ベクトル処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4621324A (ja) |
| JP (1) | JPS59111569A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975365A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | ベクトル処理装置 |
| US4967343A (en) * | 1983-05-18 | 1990-10-30 | International Business Machines Corp. | Pipelined parallel vector processor including parallel configured element processors for processing vector elements in parallel fashion |
| US4800486A (en) * | 1983-09-29 | 1989-01-24 | Tandem Computers Incorporated | Multiple data patch CPU architecture |
| EP0167959B1 (en) * | 1984-07-02 | 1992-05-06 | Nec Corporation | Computer vector register processing |
| JPS6266377A (ja) * | 1985-09-19 | 1987-03-25 | Fujitsu Ltd | マスクパタ−ン生成方式 |
| JP2667806B2 (ja) * | 1985-10-11 | 1997-10-27 | 株式会社日立製作所 | ベクトルプロセツサ |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
| US5109523A (en) * | 1987-01-23 | 1992-04-28 | Hitachi, Ltd. | Method for determining whether data signals of a first set are related to data signal of a second set |
| JP2665111B2 (ja) * | 1992-06-18 | 1997-10-22 | 日本電気株式会社 | ベクトル処理装置 |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| JPH07271764A (ja) * | 1994-03-24 | 1995-10-20 | Internatl Business Mach Corp <Ibm> | 計算機プロセッサ及びシステム |
| JP5699554B2 (ja) * | 2010-11-11 | 2015-04-15 | 富士通株式会社 | ベクトル処理回路、命令発行制御方法、及びプロセッサシステム |
| WO2013095668A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Systems, apparatuses, and methods for performing vector packed compression and repeat |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757369A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Access control system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS5852265B2 (ja) * | 1977-01-12 | 1983-11-21 | 株式会社日立製作所 | デ−タ処理装置 |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1982
- 1982-12-17 JP JP57221392A patent/JPS59111569A/ja active Granted
-
1983
- 1983-12-16 US US06/562,224 patent/US4621324A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757369A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Access control system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4621324A (en) | 1986-11-04 |
| JPH0410108B2 (ja) | 1992-02-24 |
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|---|---|---|
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