JPS61217868A - ベクトルデ−タアクセス制御方式 - Google Patents
ベクトルデ−タアクセス制御方式Info
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- JPS61217868A JPS61217868A JP5983185A JP5983185A JPS61217868A JP S61217868 A JPS61217868 A JP S61217868A JP 5983185 A JP5983185 A JP 5983185A JP 5983185 A JP5983185 A JP 5983185A JP S61217868 A JPS61217868 A JP S61217868A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個のエレメントを持つベクトルレジスタ（ＶＲ）
（５）と１主記憶（ＶＭＳＵ） （１）を有し、上記ベ
クトルレジスタ（ＶＲ） （５） と主記憶（ＶＭＳＩ
Ｊ） （１）との間で、データを転送するアクセスパイ
プラインを持つベクトルデータ処理装置において、上記
複数個のエレメント対応に、ロード／ストアすべきエレ
メントを指定するマスクレジスタ（ＭＲ） （６）を設
けることにより、ベクトル演算に必要なエレメントのみ
をアクセスできるようにしたものである。
（５）と１主記憶（ＶＭＳＵ） （１）を有し、上記ベ
クトルレジスタ（ＶＲ） （５） と主記憶（ＶＭＳＩ
Ｊ） （１）との間で、データを転送するアクセスパイ
プラインを持つベクトルデータ処理装置において、上記
複数個のエレメント対応に、ロード／ストアすべきエレ
メントを指定するマスクレジスタ（ＭＲ） （６）を設
けることにより、ベクトル演算に必要なエレメントのみ
をアクセスできるようにしたものである。
本発明は複数個のエレメントを持つベクトルレジスタ（
ＶＲ） （５）と１主記憶（ＶＭＳＵ） （１）を存し
、上記ベクトルレジスタ（ＶＲ） （５） と主記憶（
ＶＭＳＵ） （１）との間で、データを転送するアクセ
スパイプラインを持つベクトルデータ処理装置における
ベクトルデータアクセス制御方式に関する。
ＶＲ） （５）と１主記憶（ＶＭＳＵ） （１）を存し
、上記ベクトルレジスタ（ＶＲ） （５） と主記憶（
ＶＭＳＵ） （１）との間で、データを転送するアクセ
スパイプラインを持つベクトルデータ処理装置における
ベクトルデータアクセス制御方式に関する。
最近の巨大科学技術、例えば原子力、航空機。
気象等の分野においては、大量のデータを高速に処理す
る必要があり、スーパーコンピュータが用いられている
。
る必要があり、スーパーコンピュータが用いられている
。
該スーパーコンピュータにおいては、上記大量のデータ
に対してベクトル演算を施し、高速処理を実現している
が、該ベクトル演算をより高速に行う為には、主記憶（
ＶＭＳＵ）とベクトルレジスタ（ＶＲ）との間における
ベクトルロード／ストア命令の高速化が必須条件となる
。
に対してベクトル演算を施し、高速処理を実現している
が、該ベクトル演算をより高速に行う為には、主記憶（
ＶＭＳＵ）とベクトルレジスタ（ＶＲ）との間における
ベクトルロード／ストア命令の高速化が必須条件となる
。
一方、最近の半導体技術の著しい進歩に伴って、主記憶
＜ｖｎｓｕ ）におけるメモリ容量の増大化が図られ、
大量のデータを該主記憶（νＭＳＵ ）上に展開できる
ようになってきたが、それらのデータの内、実際にベク
トル演算で必要とするデータは少ない場合が多い。例え
ば、連立−次方程式を解いたり、固有値を求めたり、ス
パース行列を扱う場合等は、非零要素が少ないのが普通
である。
＜ｖｎｓｕ ）におけるメモリ容量の増大化が図られ、
大量のデータを該主記憶（νＭＳＵ ）上に展開できる
ようになってきたが、それらのデータの内、実際にベク
トル演算で必要とするデータは少ない場合が多い。例え
ば、連立−次方程式を解いたり、固有値を求めたり、ス
パース行列を扱う場合等は、非零要素が少ないのが普通
である。
従って、大量のベクトルデータの中から、ベクトル演算
に必要とするデータを抽出して、高速にベクトル演算を
行うことができるベクトルデータアクセス制御方式が待
たれていた。
に必要とするデータを抽出して、高速にベクトル演算を
行うことができるベクトルデータアクセス制御方式が待
たれていた。
第４図は従来のベクトルデータに対するアクセス制御方
式をブロック図で示したもので、ベクトルロード命令を
実行した時には、ロード／ストアｆｆ１ｌ［Ｉユニット
（ＶＳ） ３のアドレス発生回路３２から発行されたア
ドレスを逐次、記憶制御ユニッ）（ＶＭＳＩＩ） ２を
通して、主記憶（ＶＭＳＵ） Ｉニ送出し、該アクセス
によって読み出されたベクトルデータは、総てデータバ
スから、上記ロード／ストア制御ユニット（ＶＳ） ３
の図示していないロードパイプラインを通して、アライ
ン回路３１に入力され、アライン制御回路３０からのア
ドレスに基づいて、該アライン回路３１で整列された後
、ベクトルレジスタ書き込み／読み出し制御部５１の制
御の基にベクトルレジスタ（ＶＲ） ５にロードしてい
た。
式をブロック図で示したもので、ベクトルロード命令を
実行した時には、ロード／ストアｆｆ１ｌ［Ｉユニット
（ＶＳ） ３のアドレス発生回路３２から発行されたア
ドレスを逐次、記憶制御ユニッ）（ＶＭＳＩＩ） ２を
通して、主記憶（ＶＭＳＵ） Ｉニ送出し、該アクセス
によって読み出されたベクトルデータは、総てデータバ
スから、上記ロード／ストア制御ユニット（ＶＳ） ３
の図示していないロードパイプラインを通して、アライ
ン回路３１に入力され、アライン制御回路３０からのア
ドレスに基づいて、該アライン回路３１で整列された後
、ベクトルレジスタ書き込み／読み出し制御部５１の制
御の基にベクトルレジスタ（ＶＲ） ５にロードしてい
た。
同様に、ベクトルストア命令を実行した時には、上記ア
ドレス発生回路３２で発行された主記憶（ＶＭＳＵ）
１のアドレスに対して、ベクトルレジスタ書き込み／読
み出し制御部５１の制御の元に、ベクトルレジスタ（Ｖ
Ｒ） ５から読み出されたベクトルデータを、アライン
回路３１で整列し、図示していないストアパイプライン
、データバスを通して、主記憶（ＶＭＳＵ） １に総て
ストアしていた。
ドレス発生回路３２で発行された主記憶（ＶＭＳＵ）
１のアドレスに対して、ベクトルレジスタ書き込み／読
み出し制御部５１の制御の元に、ベクトルレジスタ（Ｖ
Ｒ） ５から読み出されたベクトルデータを、アライン
回路３１で整列し、図示していないストアパイプライン
、データバスを通して、主記憶（ＶＭＳＵ） １に総て
ストアしていた。
（発明が解決しようとする問題点〕
従って、従来のベクトルロード命令においては、ベクト
ル演算ユニット（シロυ）５２では必要としないベクト
ルエレメントも、総てメモリアクセスし、ベクトルレジ
スタ（ＶＲ） ５上に全ベクトルエレメントを転送した
後で、ベクトルコンプレス （圧縮）命令によって、必
要なベクトルエレメントのみを抽出する必要があった。
ル演算ユニット（シロυ）５２では必要としないベクト
ルエレメントも、総てメモリアクセスし、ベクトルレジ
スタ（ＶＲ） ５上に全ベクトルエレメントを転送した
後で、ベクトルコンプレス （圧縮）命令によって、必
要なベクトルエレメントのみを抽出する必要があった。
同様にベクトルストア命令においては、主記憶（ＶＭＳ
Ｕ） １にストアする必要のないベクトルエレメントも
ストアする必要があり、演算結果を書き込んだベクトル
レジスタ（ＶＲ） ５の内容を、ベクトルエクスパンド
（拡張）命令で元のベクトルエレメントデータに拡散し
た後で、主記憶（ＶＭＳＵ） １にベクトルストアする
必要があった。
Ｕ） １にストアする必要のないベクトルエレメントも
ストアする必要があり、演算結果を書き込んだベクトル
レジスタ（ＶＲ） ５の内容を、ベクトルエクスパンド
（拡張）命令で元のベクトルエレメントデータに拡散し
た後で、主記憶（ＶＭＳＵ） １にベクトルストアする
必要があった。
即ち、従来方式においては、ベクトル演算命令にはマス
ク処理機能があったが、ベクトルロード／ストア命令に
はマスク処理機能がなかった。
ク処理機能があったが、ベクトルロード／ストア命令に
はマスク処理機能がなかった。
本発明は上記従来の欠点に鑑み、連続したベクトルデー
タの内、ベクトル演算に必要とするエレメントのみをマ
スクして、ベクトルロード／ストアすることのできるベ
クトルデータアクセス制御方式を提供することを目的と
するものである。
タの内、ベクトル演算に必要とするエレメントのみをマ
スクして、ベクトルロード／ストアすることのできるベ
クトルデータアクセス制御方式を提供することを目的と
するものである。
第１図は本発明のマスクレジスタ（ＭＲ） ６によるベ
クトルロード／ストア制御方式の原理を示したもので、
例えばマスク付きロード／ストア命令を設け、該命令が
指定するマスクレジスタ（ＭＲ） ６をマスクレジスタ
選択回路２３で選択し、該選択されたマスクレジスタ（
ＭＲ） ６の内容に従って、ロード／ストアパイプライ
ン制御回路２２の制御の基に、エレメント対応に主記憶
（ＶＭＳＵ） １から読み出したベクトルデータ、或い
はベクトルレジスタ（ＶＲ） ５から読み出されたベク
トルデータを制御し、上記マスクレジスタ（ＭＲ） ６
の゛オンゝのビットに対応したエレメントのみについて
、ベクトルロード／ストアを行うように構成されている
。
クトルロード／ストア制御方式の原理を示したもので、
例えばマスク付きロード／ストア命令を設け、該命令が
指定するマスクレジスタ（ＭＲ） ６をマスクレジスタ
選択回路２３で選択し、該選択されたマスクレジスタ（
ＭＲ） ６の内容に従って、ロード／ストアパイプライ
ン制御回路２２の制御の基に、エレメント対応に主記憶
（ＶＭＳＵ） １から読み出したベクトルデータ、或い
はベクトルレジスタ（ＶＲ） ５から読み出されたベク
トルデータを制御し、上記マスクレジスタ（ＭＲ） ６
の゛オンゝのビットに対応したエレメントのみについて
、ベクトルロード／ストアを行うように構成されている
。
即ち、本発明によれば、マスクレジスタ（ＭＲ） ６の
内容を参照することによって、ベクトル演算に必要なベ
クトルエレメント（例えば、マスクレジスタ（ＭＲ）
６の“オン゛のビットに対応するエレメント）のみをメ
モリアクセスすることができるようにしたものであるの
で、不必要なメモリアクセスによるバス衝突、バンク衝
突を除くことができると共に、メモリアクセスの頻度を
減少させることができる。その結果、従来メモリアクセ
スネックにより、ベクトル演算そのものの効率を下げて
いた要因を取り除くことができ、ベクトルデータ処理装
置全体の処理能力を向上させることができる。又、ベク
トルデータ中のベクトル演算に必要なエレメントの比率
が特に小さい時には、上記メモリアクセスの頻度減少の
割合が顕著となり、その効果は更に大きくなる。
内容を参照することによって、ベクトル演算に必要なベ
クトルエレメント（例えば、マスクレジスタ（ＭＲ）
６の“オン゛のビットに対応するエレメント）のみをメ
モリアクセスすることができるようにしたものであるの
で、不必要なメモリアクセスによるバス衝突、バンク衝
突を除くことができると共に、メモリアクセスの頻度を
減少させることができる。その結果、従来メモリアクセ
スネックにより、ベクトル演算そのものの効率を下げて
いた要因を取り除くことができ、ベクトルデータ処理装
置全体の処理能力を向上させることができる。又、ベク
トルデータ中のベクトル演算に必要なエレメントの比率
が特に小さい時には、上記メモリアクセスの頻度減少の
割合が顕著となり、その効果は更に大きくなる。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示したもので
、第３図は本発明を実施してメモリアクセスを行う時の
動作を模式的に示したものである。
、第３図は本発明を実施してメモリアクセスを行う時の
動作を模式的に示したものである。
第２図、第３図において、第４図と同じ符号は同じ対象
物を示しており、マスクレジスタ（ＭＲ） ６゜マスク
付きロード／ストア制御回路７が本発明を実施するのに
必要な機能ブロックである。
物を示しており、マスクレジスタ（ＭＲ） ６゜マスク
付きロード／ストア制御回路７が本発明を実施するのに
必要な機能ブロックである。
先ず、本発明を実施する為には、例えば、マスク付きロ
ード／ストア命令を設ける必要が゛ある。
ード／ストア命令を設ける必要が゛ある。
該命令には、その「ＯＰコード」によって、ダイレクト
、インダイレクト命令と、圧縮機能付きロード命令、拡
張機能付きストア命令に分類することができる。
、インダイレクト命令と、圧縮機能付きロード命令、拡
張機能付きストア命令に分類することができる。
上記において、
Ｘ２．８２パート：メモリオペランドアドレスを指定す
る。
る。
Ｒ１パート：ベクトルレジスタ（ＶＲ）を指定する。
Ｒ４パート：参照すべきマスクレジスタ（ＭＲ）を指定
する。
する。
Ｒ２パート：ディスタント値、即ち、１つのオペランド
アドレスで、４バイト／８バイト等のデータブロックを
指定したい時に使用する。この機能により、任意の大き
さのブロック単位のメモリアクセスが可能となる。
アドレスで、４バイト／８バイト等のデータブロックを
指定したい時に使用する。この機能により、任意の大き
さのブロック単位のメモリアクセスが可能となる。
又、上記インダイレクト命令の時には、マスクレジスタ
（ＭＲ） ５の°オン°のビットに対応する要素（エレ
メント）に対してのみアドレスを発生するように動作す
る。
（ＭＲ） ５の°オン°のビットに対応する要素（エレ
メント）に対してのみアドレスを発生するように動作す
る。
以下、第３図の動作図を参照しながら、第２図によって
、本発明を実施した時のベクトルロード／ストア動作を
説明する。
、本発明を実施した時のベクトルロード／ストア動作を
説明する。
「爾後はベクトルロード／ストア動作」■ブロック単位
のアクセス： （ａ）ベクトルロード（ＶＬ）命令の場合：ロード／ス
トア制御ユニット（ＶＳ） ３のアドレス発生回路３２
で発行したアドレスで、Ｒ２パートが指定するバイト数
（例えば、４バイト／８バイト等）を１ブロツクとして
、主記憶（ＶＭＳＵ） １がら該ｌブロックの全エレメ
ントのベクトルデータをロードパイプライン（図示せず
）に読み出し、アライン回路３１で整列した後、Ｒ１パ
ートが指定するベクトルレジスタ（ＶＲ） ５にロード
する時、マスク付きロード／ストア制御回路７の制御の
基に、複数個のマスクレジスタ（ＭＲ） ６の中から、
Ｒ４パートが指定するマスクレジスタ（ＭＲ） ６を選
択し、ｇｌ −７スフレジスタ（ＭＲ） ６の“オン°
のビットに対応するエレメントのみを、ベクトルレジス
タ書き込み／読み出し制御部５１の制御の基に、ベクト
ルレジスタ（ＶＲ） ５の当該位置に書き込むように動
作する。
のアクセス： （ａ）ベクトルロード（ＶＬ）命令の場合：ロード／ス
トア制御ユニット（ＶＳ） ３のアドレス発生回路３２
で発行したアドレスで、Ｒ２パートが指定するバイト数
（例えば、４バイト／８バイト等）を１ブロツクとして
、主記憶（ＶＭＳＵ） １がら該ｌブロックの全エレメ
ントのベクトルデータをロードパイプライン（図示せず
）に読み出し、アライン回路３１で整列した後、Ｒ１パ
ートが指定するベクトルレジスタ（ＶＲ） ５にロード
する時、マスク付きロード／ストア制御回路７の制御の
基に、複数個のマスクレジスタ（ＭＲ） ６の中から、
Ｒ４パートが指定するマスクレジスタ（ＭＲ） ６を選
択し、ｇｌ −７スフレジスタ（ＭＲ） ６の“オン°
のビットに対応するエレメントのみを、ベクトルレジス
タ書き込み／読み出し制御部５１の制御の基に、ベクト
ルレジスタ（ＶＲ） ５の当該位置に書き込むように動
作する。
従って、第３図（ａ）で示したように、ベクトルレジス
タ（ＶＲ） ５には、マスクレジスタ（ＭＲ） ６の。
タ（ＶＲ） ５には、マスクレジスタ（ＭＲ） ６の。
オン”のビットに対応する要素（エレメント）のみしか
ロードされないので、 “オフ”のエレメントには元の
データが残っており、所謂「歯抜け」ロードが行われる
。
ロードされないので、 “オフ”のエレメントには元の
データが残っており、所謂「歯抜け」ロードが行われる
。
（ｂ）ベクトルストア（ＶＳＴ）命令の場合：先ず、該
ロードされたベクトルデータに対して、ベクトル演算ユ
ニット（ＶＥＵ） ５２において、ベクトル演算が施さ
れた後、ベクトルレジスタ（ＶＲ“）５に書き込まれる
。
ロードされたベクトルデータに対して、ベクトル演算ユ
ニット（ＶＥＵ） ５２において、ベクトル演算が施さ
れた後、ベクトルレジスタ（ＶＲ“）５に書き込まれる
。
該書き込まれたベクトルデータは、ベクトルストア（Ｖ
ＳＴ）命令によって、主記憶（ＶＭＳＩＩ） １にスト
アされる。
ＳＴ）命令によって、主記憶（ＶＭＳＩＩ） １にスト
アされる。
この時、上記ベクトルレジスタ（ＶＲ’）５から、ベク
トルレジスタ書き込み／読み出し制御部５１の制御の基
に、全エレメントが読み出されると、マスク付きロード
／ストア制御回路７の制御の基に、Ｒ４パートが指定す
るマスクレジスタ（ＭＲ’）６が選択され、該マスクレ
ジスタ（ＭＲ’） ６の゛オンゝのビットに対応するエ
レメントのみが、ロード／ストア制御ユニット（ＶＳ）
３のアライン制御回路３０で選択され、アライン回路
３１で整列された後、ストアパイプライン（図示せず）
、データバスを経て、アドレス発生回路３２が指定する
アドレスの主記憶（ＶＭＳＵ） １に順次ストアされる
ように動作する。
トルレジスタ書き込み／読み出し制御部５１の制御の基
に、全エレメントが読み出されると、マスク付きロード
／ストア制御回路７の制御の基に、Ｒ４パートが指定す
るマスクレジスタ（ＭＲ’）６が選択され、該マスクレ
ジスタ（ＭＲ’） ６の゛オンゝのビットに対応するエ
レメントのみが、ロード／ストア制御ユニット（ＶＳ）
３のアライン制御回路３０で選択され、アライン回路
３１で整列された後、ストアパイプライン（図示せず）
、データバスを経て、アドレス発生回路３２が指定する
アドレスの主記憶（ＶＭＳＵ） １に順次ストアされる
ように動作する。
この場合にも、マスクレジスタ（ＭＲ’） ６の°オフ
゛のビットに対応するエレメントは、元のデータが残っ
ており、所謂「歯抜け」ストアとなる。
゛のビットに対応するエレメントは、元のデータが残っ
ており、所謂「歯抜け」ストアとなる。
尚、本ブロックアクセスの場合は、マスクオフのエレメ
ントに対しても、ダミー要求が出ることになるが、オー
バヘッドになることはないので問題はない。
ントに対しても、ダミー要求が出ることになるが、オー
バヘッドになることはないので問題はない。
■ ランダムアクセスの場合：
ベクトルインダイレクトロード（ＶＩＬ） ／ストア（
ＶＩＳＴ）命令の場合には、マスクレジスタ（ＭＲ）
６の内容によって、上記アドレス発生回路３２が制御さ
れるので、マスクレジスタ（ＭＲ） ５の゛オン゛に対
応するアドレスのみが発行される結果、ベクトルレジス
タ（ＶＲ） ５に対するロード動作、主記憶（ＶＭＳＵ
） １に対するストア動作共に、■と同じ［歯抜け」動
作となることが分かる。
ＶＩＳＴ）命令の場合には、マスクレジスタ（ＭＲ）
６の内容によって、上記アドレス発生回路３２が制御さ
れるので、マスクレジスタ（ＭＲ） ５の゛オン゛に対
応するアドレスのみが発行される結果、ベクトルレジス
タ（ＶＲ） ５に対するロード動作、主記憶（ＶＭＳＵ
） １に対するストア動作共に、■と同じ［歯抜け」動
作となることが分かる。
「圧縮ロード／拡張ストア動作」
圧縮ベクトルロード命令、或いは拡張ベクトルストア命
令によって実行されるメモリアクセス動作であるが、主
記憶（ＶＭＳ［Ｉ） ｌからの読み出し、主記憶（ＶＭ
ＳＵ） １へのストア動作、及びマスクレジスタ（ＭＲ
） ６によるマスク制御は、上記「歯抜はロード／スト
ア動作」と全く同じであり、ベクトルレジスタ（ＶＴＩ
） ５に対する書き込み、読み出し制御のみが異なる。
令によって実行されるメモリアクセス動作であるが、主
記憶（ＶＭＳ［Ｉ） ｌからの読み出し、主記憶（ＶＭ
ＳＵ） １へのストア動作、及びマスクレジスタ（ＭＲ
） ６によるマスク制御は、上記「歯抜はロード／スト
ア動作」と全く同じであり、ベクトルレジスタ（ＶＴＩ
） ５に対する書き込み、読み出し制御のみが異なる。
■ 圧縮ロード命令の場合＝
主記憶（ＶＭＳＵ） １から読み出され、ロード／スト
ア制ｊ１５ユニット（ＶＳ） ３のアライン回路３１で
整列されたベクトルデータを、マスクレジスタ（ＦＩＲ
） ６によって制御し、ベクトルレジスタ（ＶＲ） ５
に書き込ム場合、ベクトルレジスタ書き込み／読み出し
制御部５１の制御の基に、第３図（ｂ）で示したように
、コンプレス（圧縮）されて書き込まれる所に特徴があ
る。従って、この場合には、ベクトルレジスタ（ＶＲ）
５に対する「歯抜け」ロードは起こらないので、効率
の良い書き込みができる。
ア制ｊ１５ユニット（ＶＳ） ３のアライン回路３１で
整列されたベクトルデータを、マスクレジスタ（ＦＩＲ
） ６によって制御し、ベクトルレジスタ（ＶＲ） ５
に書き込ム場合、ベクトルレジスタ書き込み／読み出し
制御部５１の制御の基に、第３図（ｂ）で示したように
、コンプレス（圧縮）されて書き込まれる所に特徴があ
る。従って、この場合には、ベクトルレジスタ（ＶＲ）
５に対する「歯抜け」ロードは起こらないので、効率
の良い書き込みができる。
■ 拡張ストア命令の場合：
ベクトルレジスタ（ＶＲ） ５に書き込まれているベク
トルデータを読み出す際、ベクトルレジスタ書き込み／
読み出し制御部５１の制御の基に、マスクレジスタ（Ｍ
Ｒ） ６の内容に基づいて、 °オン９のビットに対応
するエレメント位置に拡散した後、該マスクレジスタ（
ＭＲ） ６の“オン゛のビットに対応するアドレスの主
記憶（ＶＭＳＵ） １にストアするように制御されるの
で、マスクオフのアドレスには元のデータが残り、この
場合には、第３図（ｂ）で示すように、所謂「歯抜け」
ストアとなることが分かる。
トルデータを読み出す際、ベクトルレジスタ書き込み／
読み出し制御部５１の制御の基に、マスクレジスタ（Ｍ
Ｒ） ６の内容に基づいて、 °オン９のビットに対応
するエレメント位置に拡散した後、該マスクレジスタ（
ＭＲ） ６の“オン゛のビットに対応するアドレスの主
記憶（ＶＭＳＵ） １にストアするように制御されるの
で、マスクオフのアドレスには元のデータが残り、この
場合には、第３図（ｂ）で示すように、所謂「歯抜け」
ストアとなることが分かる。
上記の何れの方法においても、マスクレジスタ（ＭＲ）
６がない時の従来方式と同じ時間で処理でき、マスク
レジスタ（ＭＲ） ６に対する読み出しは、本ベクトル
ロード／ストア命令を実行する上でオーバヘッドとなる
ことがない為、該ベクトルロード／ストア命令の立ち上
がり時間が伸びることがないと云う特徴がある。
６がない時の従来方式と同じ時間で処理でき、マスク
レジスタ（ＭＲ） ６に対する読み出しは、本ベクトル
ロード／ストア命令を実行する上でオーバヘッドとなる
ことがない為、該ベクトルロード／ストア命令の立ち上
がり時間が伸びることがないと云う特徴がある。
以上、詳細に説明したように、本発明のへクトルデータ
アクセス制御方式は、マスクレジスタ（ＭＲ） ６の内
容を参照することによって、ベクトル演算に必要なベク
トルエレメント（例えば、マスクレジスタ（ＭＲ） ６
の゛オン゛のビットに対応するエレメント）のみをメモ
リアクセスすることができるようにしたものであるので
、不必要なメモリアクセスによるバス衝突、バンク衝突
を除くことができると共に、メモリアクセスの頻度を減
少させることができる。その結果、従来メモリアクセス
ネ、ツタにより、ベクトル演算そのものの効率を下げて
いた要因を取り除くことができ、ベクトルデータ処理装
置全体の処理能力を向上させることができる。又、ベク
トルデータ中のベクトル演算に必要なエレメントの比率
が特に小さい時には、上記メモリアクセスの頻度減少の
割合が顕著となり、その効果は更に大きくなる。
アクセス制御方式は、マスクレジスタ（ＭＲ） ６の内
容を参照することによって、ベクトル演算に必要なベク
トルエレメント（例えば、マスクレジスタ（ＭＲ） ６
の゛オン゛のビットに対応するエレメント）のみをメモ
リアクセスすることができるようにしたものであるので
、不必要なメモリアクセスによるバス衝突、バンク衝突
を除くことができると共に、メモリアクセスの頻度を減
少させることができる。その結果、従来メモリアクセス
ネ、ツタにより、ベクトル演算そのものの効率を下げて
いた要因を取り除くことができ、ベクトルデータ処理装
置全体の処理能力を向上させることができる。又、ベク
トルデータ中のベクトル演算に必要なエレメントの比率
が特に小さい時には、上記メモリアクセスの頻度減少の
割合が顕著となり、その効果は更に大きくなる。
第１図は本発明のベクトルロード／ストア制御方式の原
理を説明する図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は本発明のメモリアクセス動作を説明する図。 第４図は従来のベクトルデータに対するアクセス制御方
式を説明する図。 である。 図面において、 １は主記憶装置（ＶＭＳＵ） 。 ２は記憶制御ユニット（ＶＭＣＵ） 。 ２１はロード／ストアパイプライン。 ２２はロード／ストアパイプライン制御回路。 ２３はマスクレジスタ選択回路。 ３はロード／ストア制御ユニット（ＶＳ） 。 ３１はアライン回路、３０はアライン制御回路、３２は
アドレス発生回路、５はベクトルレジスタ（ＶＲ） 。 ５１はベクトルレジスタ書き込み／読み出し制御部。 ５２はベクトル演算ユニット（ＶＢｔｌ） 。 ６はマスクレジスタ（淋）。 ７はマスク付きロード／ストア制御ユニット。 Ａ（１）、Ａ（２）、−はベクトルエレメント。 をそれぞれ示す。 率 １ ｚ （ロード） （ス＞７）坏 ３
図
理を説明する図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は本発明のメモリアクセス動作を説明する図。 第４図は従来のベクトルデータに対するアクセス制御方
式を説明する図。 である。 図面において、 １は主記憶装置（ＶＭＳＵ） 。 ２は記憶制御ユニット（ＶＭＣＵ） 。 ２１はロード／ストアパイプライン。 ２２はロード／ストアパイプライン制御回路。 ２３はマスクレジスタ選択回路。 ３はロード／ストア制御ユニット（ＶＳ） 。 ３１はアライン回路、３０はアライン制御回路、３２は
アドレス発生回路、５はベクトルレジスタ（ＶＲ） 。 ５１はベクトルレジスタ書き込み／読み出し制御部。 ５２はベクトル演算ユニット（ＶＢｔｌ） 。 ６はマスクレジスタ（淋）。 ７はマスク付きロード／ストア制御ユニット。 Ａ（１）、Ａ（２）、−はベクトルエレメント。 をそれぞれ示す。 率 １ ｚ （ロード） （ス＞７）坏 ３
図
Claims (2)
- （１）複数個のエレメントを持つベクトルレジスタ（Ｖ
Ｒ）（５）と、主記憶（ＶＭＳＵ）（１）を有し、上記
ベクトルレジスタ（ＶＲ）（５）と主記憶（ＶＭＳＵ）
（１）との間で、データを転送するアクセスパイプライ
ンを持つベクトルデータ処理装置において、 上記アクセスパイプラインからのメモリリクエストをマ
スクレジスタ（ＭＲ）（６）の内容によって制御するこ
とを特徴とするベクトルデータアクセス制御方式。 - （２）上記アクセスパイプラインのメモリリクエストを
マスクレジスタ（ＭＲ）（６）の内容によって制御する
際に、 複数個のマスクレジスタ（ＭＲ）（６）の中から１つの
マスクレジスタ（ＭＲ）（６）を選択することによって
、該アクセスパイプラインからのメモリアクセス制御を
行う事を特徴とする特許請求の範囲第１項に記載のベク
トルデータアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5983185A JPS61217868A (ja) | 1985-03-25 | 1985-03-25 | ベクトルデ−タアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5983185A JPS61217868A (ja) | 1985-03-25 | 1985-03-25 | ベクトルデ−タアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217868A true JPS61217868A (ja) | 1986-09-27 |
Family
ID=13124560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5983185A Pending JPS61217868A (ja) | 1985-03-25 | 1985-03-25 | ベクトルデ−タアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012137839A (ja) * | 2010-12-24 | 2012-07-19 | Fujitsu Ltd | メモリ制御装置、及びメモリ制御方法 |
-
1985
- 1985-03-25 JP JP5983185A patent/JPS61217868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012137839A (ja) * | 2010-12-24 | 2012-07-19 | Fujitsu Ltd | メモリ制御装置、及びメモリ制御方法 |
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