JPH04307650A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおいて使用されるデータ転送方式に関する。

【０００２】

【従来の技術】近年、コンピュータの高速化要求とプロ
セッサ自身の高速化手法の限界から、マルチプロセッサ
システム構成のコンピュータが多く提案されている。マ
ルチプロセッサシステムの処理は各プロセッサの演算と
プロセッサ相互間のデータ転送とからなり、性能向上の
ためにプロセッサ数の増加が望まれている。しかしプロ
セッサ数が増加するとともにデータ転送の制御が煩雑に
なるため、システム全体の能力はプロセッサ数の増加に
対して飽和する傾向にあり、プロセッサを効率よく利用
できるデータ転送方式が切望されている。

【０００３】図９は従来のローカルなメモリ構造を持つ
マルチプロセッサシステムの構成図である。図９におい
て、プロセッサエレメントＰＥはデータバス１０２およ
びアドレスバス１０３を介して接続されるプロセッサ１
、メモリ２及びデータ転送装置３から構成される。また
各プロセッサエレメントＰＥ１〜ＰＥ５はネットワーク
４を介して接続されている。

【０００４】図１０は従来のマルチプロセッサシステム
の動作説明図である。図１１は従来のマルチプロセッサ
システムのタイミング図である。以下図９，図１０およ
び図１１を参照しながら、従来のマルチプロセッサシス
テムにおけるプロセッサエレメント相互間の転送とプロ
セッサの演算の一例について説明する。

【０００５】図９において、プロセッサエレメントＰＥ
５がデータの受け手、その他のプロセッサエレメントＰ
Ｅ１〜ＰＥ４はデータの送り手とする。送り手のプロセ
ッサエレメントＰＥ１〜ＰＥ４は、図１０（ａ）のよう
にそれぞれデータ１−１〜１−４、２−１〜２−４、３
−１〜３−４、４−１〜４−４を保持している。

【０００６】送り手のプロッセサエレメントＰＥ１〜Ｐ
Ｅ４は、図１０（ｂ）のようにそれぞれデータを連続し
て転送してくる。受け手となるプロセッサエレメントＰ
Ｅ５へ到着するデータは、ネットワーク４、データ転送
装置３を介して、転送されてきた順番にメモリ２へ書き
込まれ、メモリ空間へは図１０（ｃ）のように連続した
領域にデータが書き込まれる。

【０００７】また図１１では、送り手のプロセッサエレ
メントＰＥ１〜ＰＥ４がそれぞれ１〜４の１個ずつデー
タを送出している。図１１に示す通り、各々のプロセッ
サエレメントからデータが送られてくると、受け手のプ
ロセッサエレメントＰＥ５のデータ転送装置３は次のサ
イクルで一旦メモリ２へデータを書き込む。プロセッサ
１がメモリ２へ格納されたデータを利用するには、デー
タ転送装置３のメモリアクセスが全て終了してから、プ
ロセッサ１が必要とするデータのアドレスを計算し、続
いてメモリ２からデータを読み出し、その後データを基
に演算を行なうことになる。プロセッサ１はデータを参
照しようとする度にアドレス計算とメモリアクセスを行
なわなければならない。

【０００８】

【発明が解決しようとする課題】しかしながら上記のマ
ルチプロセッサシステムの構成では、データ転送装置３
がネットワーク４から転送されてくるデータをメモリ２
へ格納することが可能となるのは、プロセッサ１がバス
を解放したときのみである。プロセッサ１がバスを解放
する確率が高い場合には、解放された間にデータ転送装
置３がメモリアクセスを行なうので、データ転送時間が
プロセッサの演算時間に隠れることになる。しかし実際
にマルチプロセッサシステムで数値演算、特にシミュレ
ーションを実行する場合には、プロセッサ１のメモリア
クセスの頻度は非常に高く、バスはさほど解放されない
ので、上記構成でデータ転送時間をプロセッサ１の実行
時間に隠すのは難しい。またこれらの応用ではデータ転
送の頻度は極めて高いので、データ転送がシステム全体
の性能に悪影響を及ぼし、高速のプロセッサを用いても
性能が予定より向上しないことになる。

【０００９】またネットワーク４から転送されてきたデ
ータは、転送されてきた順番にメモリ２へ配置されてお
り、プロセッサ１は必要とする順番にデータをメモリア
クセスするため煩雑なアドレス計算が必要となり、プロ
セッサ１は数値演算以外の処理に時間を裂かれるため性
能が向上しないことになる。

【００１０】本発明は上記問題点に鑑み、プロセッサの
データロードとデータ転送装置のメモリへの書き込みと
を同時に行ない、データ転送時間のオーバーヘッドを軽
減するデータ転送方式を提供することを目的とする。

【００１１】また本発明は、ネットワークから転送され
てくる順不同のデータに対し、プロセッサが参照する順
番に並び換えるようデータ転送装置内のアドレス生成回
路がアドレスを生成することにより、プロセッサのアド
レス計算を不必要とし、プロセッサ演算時間のプロセッ
サ動作時間に対する比率を大きくするデータ転送方式を
提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の請求項１記載の
データ転送方式は、プロセッサと、メモリと、データ転
送装置を、各々同一のデータバスおよび同一のアドレス
バスに接続する複数のプロセッサエレメントと、前記複
数のプロセッサエレメントに接続するネットワークから
なるマルチプロセッサシステムにおいて、前記データ転
送装置は内部に離散的なアドレスを連続して生成するア
ドレス生成回路と、データを格納するバッファメモリと
を備え、前記ネットワークから転送されてくるデータを
前記アドレス生成回路が生成するアドレスによって指定
される前記バッファメモリへ格納し、前記プロセッサが
データ転送指示信号を送出して前記バッファメモリから
データを取り込むと同時に、前記アドレス生成回路が生
成するアドレスによって指定される前記メモリへ書き込
むことを特徴とする。

【００１３】また本発明の請求項２記載のデータ転送方
式は、プロセッサと、メモリと、データ転送装置を、各
々同一のデータバスおよび同一のアドレスバスに接続す
るＮ個（Ｎは２以上の整数）のプロセッサエレメントと
、前記複数のプロセッサエレメントに接続するネットワ
ークからなるマルチプロセッサシステムにおいて、前記
データ転送装置は内部にＮ−１個のＦＩＦＯと、前記ネ
ットワークから転送されてくるデータをどのＦＩＦＯへ
格納するかを制御する第１のセレクタと、前記メモリへ
書き込むデータをどのＦＩＦＯから取り出すかを制御す
る第２のセレクタと、連続するアドレスを生成するアド
レス生成回路と、前記第Ｎ−１のプロセッサエレメント
から転送されてくるデータを、前記第Ｎー１のＦＩＦＯ
へ格納するように前記第１のセレクタを制御し、前記Ｆ
ＩＦＯへ格納されたデータを前記第１のＦＩＦＯから前
記第Ｎ−１のＦＩＦＯまで１ずつ取り出すように前記第
２のセレクタを制御する制御回路とを備え、前記プロセ
ッサがデータ転送指示信号を送出して前記ＦＩＦＯから
データを取り込むと同時に、前記アドレス生成回路が生
成するアドレスによって指定される前記メモリへ書き込
むことを特徴とする。

【００１４】さらに本発明の請求項３記載のデータ転送
方式は、プロセッサと、第１および第２のメモリと、デ
ータ転送装置から構成され、前記プロセッサと、第１の
メモリと、データ転送装置を、各々同一のデータバスお
よび同一のアドレスバスに接続し、前記第２のメモリを
前記データ転送装置に接続する複数のプロセッサエレメ
ントと、前記複数のプロセッサエレメントに接続するネ
ットワークからなるマルチプロセッサシステムにおいて
、前記データ転送装置は内部に離散的なアドレスを連続
して生成するアドレス生成回路と、前記ネットワークか
ら転送されてくるデータを、前記アドレス生成回路が生
成するアドレスによって指定される前記第２のメモリへ
格納し、格納されたデータを、前記アドレスによって指
定される前記第１のメモリへ書き込む制御回路とを備え
、前記プロセッサがデータ転送指示信号を送出して前記
第２のメモリからデータを取り込むと同時に、前記アド
レス生成回路が生成するアドレスによって指定される前
記第１のメモリへ書き込むことを特徴とする。

【００１５】

【作用】本発明の請求項１，２，３記載のデータ転送方
式は、上記した構成により、プロセッサのデータロード
とデータ転送装置のメモリへのデータ書き込みとを同時
に行ない、データ転送時間のオーバーヘッドを軽減する
ことができる。

【００１６】また本発明の請求項１，３記載のデータ転
送方式は、ネットワークから転送されてくる順不同なデ
ータに対し、プロセッサが参照する順番に並び換えるよ
うデータ転送装置内のアドレス生成回路がアドレスを生
成することにより、プロセッサのアドレス計算を不必要
とし、プロセッサ演算時間のプロセッサ動作時間に対す
る比率を大きくすることができる。

【００１７】

【実施例】（実施例１）以下本発明の実施例のデータ転
送方式について、図面を参照しながら説明する。

【００１８】図１は、本発明の実施例１におけるデータ
転送方式を実現するマルチプロセッサシステムの構成図
である。

【００１９】図１において、プロセッサエレメントＰＥ
はデータバス１０２およびアドレスバス１０３を介して
接続されるプロセッサ１０、メモリ２及びデータ転送装
置３０から構成される。また各プロセッサエレメントＰ
Ｅ１〜ＰＥ５はネットワーク４を介して接続されている
。１０１は、プロセッサ１０がデータ転送装置３０へ送
出するデータ転送指示信号である。

【００２０】また図２は実施例１におけるデータ転送装
置の構成を示すものである。データ転送装置３０は、デ
ータを格納するバッファメモリ２０１と、離散的なアド
レスを連続して生成するアドレス生成回路２０３と、制
御回路２０２とを備える。データ転送指示信号１０１は
プロセッサ１０から制御回路２０２へ入力している。

【００２１】図３は実施例１のための動作説明図、図１
２は実施例１におけるタイミング図である。以上のよう
に構成されたマルチプロセッサシステムについて、以下
図１，図２，図３，図１２を用いてその動作を説明する
。

【００２２】図１において、プロセッサエレメントＰＥ
５がデータの受け手、その他のプロセッサエレメントＰ
Ｅ１〜ＰＥ４はデータの送り手とする。送り手のプロセ
ッサエレメントＰＥ１〜ＰＥ４はそれぞれ図３（ａ）の
ようにデータ１−１〜１−４、２−１〜２−４、３−１
〜３−４、４−１〜４−４を保持している。送り手のプ
ロッセサエレメントＰＥ１〜ＰＥ４は図３（ｂ）のよう
にそれぞれデータを連続してネットワーク４へ転送して
くる。受け手となるプロセッサエレメントＰＥ５へ到着
するデータは、アドレス生成回路２０３の生成する離散
的なアドレスによって指定されるバッファメモリ２０１
へ格納される。

【００２３】ここでアドレス生成回路２０３は、予めネ
ットワーク４から転送されてくる順不同なデータに対し
、プロセッサ１０が参照する順番に並べ変えるようにア
ドレスを生成する。例えば受け手のプロセッサＰＥ５は
、送り手のプロセッサエレメントＰＥ１〜ＰＥ４が転送
してくるデータの第１番目から順番に参照しようとする
とき、図３（ｃ）の左端のアドレスと、右端のデータの
関係のように、各々の送り手のプロセッサエレメントＰ
Ｅ１〜ＰＥ４が転送する各第１番目のデータにまずアド
レスを昇順に発行し、次に各々の送り手のプロセッサエ
レメントＰＥ１〜ＰＥ４が転送する各第２番目のデータ
にアドレスを昇順に発行する。つまり受け手のプロセッ
サエレメントＰＥ５に到着するデータの順番に対し、ア
ドレスを離散的に連続して割り当てればよい。以下同様
にアドレスを発行していけば、バッファメモリ２０１へ
格納されたデータは図３（ｃ）のようにプロセッサ１０
が参照する順番に並び変えられる。なお、アドレス生成
の方式はプロセッサ１０が予めデータ転送装置３０の制
御回路２０２を介してアドレス生成回路２０３に対して
設定しているものとする。

【００２４】プロセッサ１０がデータを参照するときに
は、プロセッサ１０がデータ転送装置３０へデータ転送
指示信号１０１を送出すると、データ転送装置３０はバ
ッファメモリ２０１からアドレスによって指定された順
番にデータを取り出し、アドレスによって指定されるメ
モリ２へデータを書き込む。プロセッサ１０はデータバ
ス１０２上のデータをロードし、そのデータを基に演算
を行う。

【００２５】図１２では、送り手のプロセッサエレメン
トＰＥ１〜ＰＥ４がそれぞれ１〜４の１個ずつデータを
送出している。図１２に示す通り、各々のプロセッサエ
レメントからデータが送られてくると、受け手のプロセ
ッサエレメントＰＥ５のデータ転送装置３０は同じサイ
クルで一旦バッファメモリ２０１へデータを書き込む。 プロセッサ１０は、バッファメモリ２０１内へ格納され
たデータを参照する時に、制御回路２０２にデータ転送
指示信号１０１を送出する。すると制御回路２０２はア
ドレス生成回路２０３に対してバッファメモリ２０１か
らデータの読み出し動作、およびアドレスの指定するメ
モリ２へのデータの書き込み動作を行なわせる。プロセ
ッサ１０はデータバス１０２上のデータをロードし、そ
のデータを基に演算を行う。

【００２６】ここでデータ転送装置３０によるバッファ
メモリ２０１からメモリ２へのデータの書き込みと、プ
ロセッサ１０によるデータのロードとが、プロセッサ１
０がデータ転送装置３０へデータ転送指示信号１０１を
送出するのと同じタイミングで実行されるため、プロセ
ッサ１０のバスアクセスがデータ転送装置３０のバスア
クセスのために妨害されることがなく、プロセッサ演算
時間の動作時間に対する効率が大きいのがわかる。

【００２７】以上のように本実施例によれば、データ転
送装置３０はネットワーク４から転送されてくるデータ
を、アドレス生成回路２０３が生成するアドレスによっ
て指定されるバッファメモリ２０１へ一旦格納し、プロ
セッサ１０がデータを参照するタイミングをプロセッサ
１０からデータ転送装置３０へ通知することにより、デ
ータ転送装置からメモリ２へのデータの書き込みと、プ
ロセッサ１０のデータロードを同時に行うことになり、
データ転送によるバスのオーバーヘッドを低減すること
ができる。また、データ転送装置３０はネットワーク４
から転送されてくるデータをデータ転送装置内のバッフ
ァメモリ２０１へ格納する際に、アドレスの発行方法を
工夫することにより、転送されてきた順不同のデータを
プロセッサ１０がデータを参照する順番に並び換えてお
けるため、プロセッサ１０はロードするデータの順番を
考慮する必要がなく、煩雑なアドレス計算を省略するこ
とができる。

【００２８】（実施例２）本実施例は、実施例１とデー
タ転送装置の構成が異なる。図４は本実施例におけるデ
ータ転送装置の構成を示すものである。

【００２９】図４において、データ転送装置３１は、デ
ータを格納する４つのＦＩＦＯメモリ４０２ａ〜４０２
ｄと、ネットワーク４から転送されてくるデータをどの
ＦＩＦＯ４０２へ格納するかを制御する第１のセレクタ
４０１と、メモリ２へ書き込むデータをどのＦＩＦＯ４
０２から取り出すかを制御する第２のセレクタ４０３と
、連続するアドレスを生成するアドレス生成回路２０３
と、第Ｎ−１のプロセッサエレメントから転送されてく
るデータを、Ｎー１のＦＩＦＯへ格納するように第１の
セレクタ４０１を制御し、ＦＩＦＯ４０２へ格納された
データを第１のＦＩＦＯから第Ｎ−１のＦＩＦＯまで１
ずつ取り出すように第２のセレクタ４０３を制御する制
御回路４０４とを備える。データ転送指示信号１０１は
プロセッサ１０から制御回路４０４へ入力している。

【００３０】図５は実施例２のための動作説明図である
。以上のように構成されたマルチプロセッサシステムに
ついて、以下図１，図４，図５を用いてその動作を説明
する。

【００３１】図１において、プロセッサエレメントＰＥ
１〜ＰＥ４がデータの送り手、プロセッサエレメントＰ
Ｅ５はデータの受け手とする。

【００３２】送り手のプロセッサエレメントＰＥ１〜Ｐ
Ｅ４は、図５（ａ）のようにそれぞれデータ１−１〜１
−４、２−１〜２−４、３−１〜３−４、４−１〜４−
４を保持している。送り手のプロセッサエレメントＰＥ
１〜ＰＥ４は図５（ｂ）のようにそれぞれデータを連続
して転送してくる。受け手となるプロセッサエレメント
ＰＥ５へ到着するデータは、制御回路４０４が第１のセ
レクタ４０１を制御することによって、図５（ｃ）のよ
うに第Ｎ−１のプロセッサエレメントのデータが、第Ｎ
−１のＦＩＦＯ４０２へ格納される。

【００３３】プロセッサ１０がデータ転送装置３１へデ
ータ転送指示信号１０１を送出すると、データ転送装置
３１内の制御回路４０４が第２のセレクタ４０３を制御
することにより、第１のＦＩＦＯから第Ｎ−１のＦＩＦ
Ｏまで昇順または降順またはプロセッサ１０が予めデー
タ転送装置３１に設定している順番に、各々のＦＩＦＯ
メモリに格納してあったデータが取り出される。例えば
受け手のプロセッサＰＥ５は、送り手のプロセッサエレ
メントＰＥ１〜ＰＥ４の転送してくるデータの各第１番
目から順番に参照しようとするとき、図５（ｃ）のよう
にＰＥ１〜ＰＥ４のデータはそれぞれＦＩＦＯ１〜ＦＩ
ＦＯ４に一旦格納される。格納されたデータは、まずＦ
ＩＦＯ１からデータが１個取り出され、続いてＦＩＦＯ
２からデータが１個取り出される。続いてＦＩＦＯ３、
ＦＩＦＯ４から取り出される。次にＦＩＦＯ１からまた
１個データが取り出され、引続きＦＩＦＯ２，ＦＩＦＯ
３，ＦＩＦＯ４からデータが取り出される。このような
順番で取り出されるデータに対し、アドレス生成回路２
０３が連続してアドレスを発行すれば、ＦＩＦＯメモリ
へ格納されたデータは図５（ｄ）のようにプロセッサが
参照する順番に並び変えられて取り出されることがわか
る。なお、第１および第２のセレクタ４０１，４０２の
制御の方式は、プロセッサ１０が予め制御回路４０４に
対して設定しているものとする。プロセッサ１０は、Ｆ
ＩＦＯメモリ４０２内へ格納されたデータを参照する時
に、制御回路４０４にデータ転送指示信号１０１を送出
する。すると、制御回路４０４はＦＩＦＯメモリ４０２
から第２のセレクタ４０３の制御によって指定された順
番にデータを取り出し、アドレス生成回路２０３が生成
するアドレスによって指定されるメモリ２へデータを書
き込む。プロセッサ１０はデータバス１０２上のデータ
をロードし、そのデータを基に演算を行う。

【００３４】以上のように本実施例によれば、実施例１
と同様に、データ転送装置３１はネットワーク４から転
送されてくるデータをデータ転送装置内のＦＩＦＯメモ
リ４０２へ一旦格納し、プロセッサ１０がデータ参照す
るタイミングをプロセッサからデータ転送装置へ通知す
ることにより、データ転送装置からメモリ２へのデータ
の書き込みと、プロセッサ１０のデータロードを同時に
行い、データ転送によるバスのオーバーヘッドを低減す
ることができる。また、データ転送装置３１は一旦格納
したデータを取り出す際に、セレクタ４０３の制御を工
夫することにより、転送されてきたデータの順番を、プ
ロセッサ１０がデータを参照する順番に並び換えて取り
出せるため、プロセッサはロードするデータの順番を考
慮する必要がなく、煩雑なアドレス計算を省略すること
ができる。

【００３５】さらに実施例１では、ネットワーク４から
送られてくるデータがデータ転送装置内のバッファメモ
リ２０１に全て格納されてからでないと、このデータ転
送方式を利用することができず、転送データが多すぎて
バッファメモリ２０１から溢れる場合には、格納された
バッファメモリ２０１内のデータを転送装置外のメモリ
に退避させる手段が必要となるが、本実施例ではデータ
の格納にＦＩＦＯ４２を用いているため、データの格納
とデータの放出を並列して行うことができ、データが格
納しきれないということはなくなり、転送データの量と
無関係に本データ転送方式を用いることができる。

【００３６】なお本実施例では、５個のプロセッサエレ
メントＰＥ１〜５に対して４個のＦＩＦＯ４０２ａ〜ｄ
をデータ転送装置３１内に設けたが、Ｎ個（Ｎは２以上
の整数）のプロセッサエレメントに対しては、Ｎ−１個
のＦＩＦＯをデータ転送装置３１内部に設ければよい。

【００３７】（実施例３）図６は、本発明の実施例３に
おけるデータ転送方式を実現するマルチプロセッサシス
テムの構成図であり、図７は実施例３におけるデータ転
送装置の構成を示すものである。図６において、図１と
同一の構成要素については詳細な説明を省略する。デー
タ転送装置３２は内部に離散的なアドレスを連続して生
成するアドレス生成回路２０３と、ネットワーク４から
転送されてくるデータを、アドレス生成回路２０３が生
成するアドレスによって指定される第２のメモリ２１へ
格納し、格納されたデータを、前記アドレスによって指
定される第１のメモリ２０へ書き込む制御回路７０２と
を備える。図６において第２メモリ２１はデータ転送装
置３２の外部に位置している。

【００３８】図８は実施例３の動作説明図である。以上
のように構成されたマルチプロセッサシステムについて
、以下図６，図７，図８を用いてその動作を説明する。

【００３９】図６において、プロセッサエレメントＰＥ
１〜ＰＥ４がデータの送り手、プロセッサエレメントＰ
Ｅ５はデータの受け手とする。送り手のプロセッサエレ
メントＰＥ１〜ＰＥ４は、図８（ａ）のようにそれぞれ
データ１−１〜１−４、２−１〜２−４、３−１〜３−
４、４−１〜４−４を保持している。送り手のプロセッ
サエレメントＰＥ１〜ＰＥ４は図８（ｂ）のようにそれ
ぞれデータを連続して転送してくる。受け手となるプロ
セッサエレメントＰＥ５へ到着するデータは、アドレス
生成回路２０３の生成する離散的なアドレスによって指
定される第２メモリ２１へ格納される。

【００４０】ここでアドレス生成回路２０３は予めプロ
セッサ１０が参照する順番にデータを並び換えるように
アドレスを生成する。例えば受け手のプロセッサＰＥ５
は、送り手のプロセッサエレメントＰＥ１〜ＰＥ４の転
送してくるデータの各第１番目から順番に参照しようと
するとき、図８（ｃ）の左端のアドレスと、右端のデー
タの関係のように、各々の送り手のプロセッサエレメン
トＰＥ１〜ＰＥ４が転送する各第１番目のデータに対し
、まずアドレスを昇順に発行し、次に各々の送り手のプ
ロセッサエレメントＰＥ１〜ＰＥ４が転送する各第２番
目のデータに対し、アドレスを昇順に発行する。つまり
受け手のプロセッサエレメントＰＥ５に到着するデータ
の順番に対し、アドレスを離散的に連続して割り当てれ
ばよい。以下同様にアドレスを発行していけば、第２メ
モリ２１へ格納されたデータは図８（ｃ）のようにプロ
セッサ１０が必要とする順番に並べ変えられていること
がわかる。なお、アドレス生成の方法はプロセッサ１０
が予め制御回路７０２を介してデータ転送装置に対して
設定しているものとする。

【００４１】プロセッサ１０が第２メモリ２１内へ格納
されたデータを参照する時に、制御回路７０２にデータ
転送指示信号１０１を送出する。すると制御回路７０２
はアドレス生成回路２０３に対して第２のメモリ２１か
らデータの読み出し動作、およびアドレスの指定する第
１のメモリ２０へのデータの書き込み動作を行なわせる
。プロセッサ１０はデータバス１０２上のデータをロー
ドし、そのデータを基に演算を行う。

【００４２】ここで図１２では送り手のプロセッサエレ
メントＰＥ１〜ＰＥ４がそれぞれ１〜４の１個ずつデー
タを送出している。図１２に示す通り、各々のプロセッ
サエレメントからデータが送られてくると、受け手のプ
ロセッサエレメントＰＥ５のデータ転送装置３２は同じ
サイクルで一旦第２のメモリ２１へデータを書き込む。 プロセッサ１０は、第２のメモリ２１へ格納されたデー
タを参照する時に、データ転送装置３２にデータ転送指
示信号１０１を送出する。するとデータ転送装置３２は
第２のメモリ２１からデータを読み出し、アドレスの指
定する第１のメモリ２０にデータを書き込む。プロセッ
サはデータバス１０２上のデータをロードし、そのデー
タを基に演算を行う。ここでデータ転送装置による第２
のメモリ２１から第１のメモリ２０へのデータの書き込
みと、プロセッサ１０によるデータのロードとが、プロ
セッサがデータ転送装置へデータ転送指示信号１０１を
送出するのと同じタイミングで実行されるため、プロセ
ッサのバスアクセスがデータ転送装置のバスアクセスの
ために妨害されることがなく、プロセッサ演算時間の動
作時間に対する効率が大きいのがわかる。

【００４３】以上のように本実施例によれば、実施例１
と同様に、データ転送装置３２はネットワークから転送
されてくるデータをデータ転送装置外の第２のメモリ２
１内へ一旦格納し、プロセッサ１０がデータを参照する
タイミングをプロセッサからデータ転送装置へ通知する
ことにより、データ転送装置から第１のメモリ２０への
データの書き込みと、プロセッサのデータロードを同時
に行うことになり、データ転送によるバスのオーバーヘ
ッドを低減することができる。また、データ転送装置は
ネットワークから転送されてくるデータをデータ転送装
置外の第２のメモリ２１へ格納する際に、アドレスの発
行方法を工夫することにより、ネットワークから転送さ
れてきた順不同のデータを、プロセッサがデータを参照
する順番に並び換えておけるため、プロセッサはロード
するデータの順番を考慮する必要がなく、煩雑なアドレ
ス計算を省略することができる。

【００４４】さらに実施例２では、プロセッサがデータ
を参照する順番は、送り手の各々のプロセッサエレメン
トが転送する順番と等しく、高々どのＦＩＦＯからデー
タを読み出すかを選択する自由度しかないが、本実施例
によればこのような制約がなくなり、プロセッサがデー
タを参照する順番は任意に設定できる。

【００４５】

【発明の効果】以上のように本発明の請求項１，２，３
記載のデータ転送方式によれば、プロセッサのデータロ
ードとデータ転送装置のメモリへのデータ書き込みとを
同時に行ない、データ転送時間のオーバーヘッドを軽減
することができる。

【００４６】また本発明の請求項１，３記載のデータ転
送方式によれば、ネットワークから転送されてくる順不
同なデータに対し、プロセッサが参照する順番に並び換
えるようデータ転送装置内のアドレス生成回路がアドレ
スを生成することにより、プロセッサのアドレス計算を
不必要とし、プロセッサ演算時間のプロセッサ動作時間
に対する比率を大きくすることができる。

【００４７】さらに上記データ転送方式を用いることに
より高性能なマルチプロセッサシステムを実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１および第２の実施例におけるマル
チプロセッサシステムの構成図である。

【図２】第１の実施例におけるデータ転送装置の構成図
である。

【図３】第１の実施例における動作説明図である。

【図４】第２の実施例におけるデータ転送装置の構成図
である。

【図５】第２の実施例における動作説明図である。

【図６】本発明の第３の実施例におけるマルチプロセッ
サシステムの構成図である。

【図７】本発明の第３の実施例におけるデータ転送装置
の構成図である。

【図８】第３の実施例における動作説明図である。

【図９】従来の実施例におけるマルチプロセッサシステ
ムの構成図である。

【図１０】従来の実施例における動作説明図である。

【図１１】従来の実施例におけるタイミング図である。

【図１２】本発明の実施例におけるタイミング図である
。

【符号の説明】

２　　メモリ ４　　ネットワーク １０　　プロセッサ ３０　　データ転送装置 １０１　　データ転送支持信号 １０２　　データバス １０３　　アドレスバス ２０１　　バッファメモリ ２０２　　制御回路 ２０３　　アドレス生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】プロセッサと、メモリと、データ転送装置
   を、各々同一のデータバスおよび同一のアドレスバスに
   接続する複数のプロセッサエレメントと、前記複数のプ
   ロセッサエレメントに接続するネットワークからなるマ
   ルチプロセッサシステムにおいて、前記データ転送装置
   は内部に離散的なアドレスを連続して生成するアドレス
   生成回路と、データを格納するバッファメモリとを備え
   、前記ネットワークから転送されてくるデータを前記ア
   ドレス生成回路が生成するアドレスによって指定される
   前記バッファメモリへ格納し、前記プロセッサがデータ
   転送指示信号を送出して前記バッファメモリからデータ
   を取り込むと同時に、前記アドレス生成回路が生成する
   アドレスによって指定される前記メモリへ書き込むこと
   を特徴とするデータ転送方式。
2. 【請求項２】プロセッサと、メモリと、データ転送装置
   を、各々同一のデータバスおよび同一のアドレスバスに
   接続するＮ個（Ｎは２以上の整数）のプロセッサエレメ
   ントと、前記複数のプロセッサエレメントに接続するネ
   ットワークからなるマルチプロセッサシステムにおいて
   、前記データ転送装置は内部にＮ−１個のＦＩＦＯと、
   前記ネットワークから転送されてくるデータをどのＦＩ
   ＦＯへ格納するかを制御する第１のセレクタと、前記メ
   モリへ書き込むデータをどのＦＩＦＯから取り出すかを
   制御する第２のセレクタと、連続するアドレスを生成す
   るアドレス生成回路と、前記第Ｎ−１のプロセッサエレ
   メントから転送されてくるデータを、前記第Ｎー１のＦ
   ＩＦＯへ格納するように前記第１のセレクタを制御し、
   前記ＦＩＦＯへ格納されたデータを前記第１のＦＩＦＯ
   から前記第Ｎ−１のＦＩＦＯまで１ずつ取り出すように
   前記第２のセレクタを制御する制御回路とを備え、前記
   プロセッサがデータ転送指示信号を送出して前記ＦＩＦ
   Ｏからデータを取り込むと同時に、前記アドレス生成回
   路が生成するアドレスによって指定される前記メモリへ
   書き込むことを特徴とするデータ転送方式。
3. 【請求項３】プロセッサと、第１および第２のメモリと
   、データ転送装置から構成され、前記プロセッサと、第
   １のメモリと、データ転送装置を、各々同一のデータバ
   スおよび同一のアドレスバスに接続し、前記第２のメモ
   リを前記データ転送装置に接続する複数のプロセッサエ
   レメントと、前記複数のプロセッサエレメントに接続す
   るネットワークからなるマルチプロセッサシステムにお
   いて、前記データ転送装置は内部に離散的なアドレスを
   連続して生成するアドレス生成回路と、前記ネットワー
   クから転送されてくるデータを、前記アドレス生成回路
   が生成するアドレスによって指定される前記第２のメモ
   リへ格納し、格納されたデータを、前記アドレスによっ
   て指定される前記第１のメモリへ書き込む制御回路とを
   備え、前記プロセッサがデータ転送指示信号を送出して
   前記第２のメモリからデータを取り込むと同時に、前記
   アドレス生成回路が生成するアドレスによって指定され
   る前記第１のメモリへ書き込むことを特徴とするデータ
   転送方式。