JPH05143451A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】キャッシュへの主記憶データのプリフェッチと
キャッシュからのロードとを並行して行えるようにす
る。 【構成】主記憶から読み出された主記憶データを保持す
る複数のキャッシュメモリ１２１Ａ，１２１Ｂを設け、
その一方に対して、主記憶１０４から主記憶データをプ
リフェッチし、後続のロード命令で指定される主記憶デ
ータをレジスタ群１１３のいずれかにロードするとき、
このデータをキャッシュメモリ１２１Ａ，１２１Ｂの他
方から読み出すようにする。具体的には、プリフェッチ
命令で一方のキャッシュメモリを指定し、ロード命令で
他方のキャッシュメモリを指定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関わ
り、特に主記憶アクセスの高速化に好適なキャッシュ制
御に関する。

【０００２】

【従来の技術】従来、キャッシュを用いたメモリアクセ
スの高速化においては、日立評論 ＶＯＬ．６７ Ｎ
ｏ．１２ ６１ページから６６ページに記載（第１の従
来例と呼ぶ）のように、主記憶とバッファ記憶の間に高
速大容量のワーク記憶を置く３階層記憶構成のプロセッ
サがある。

【０００３】またＳｕｐｅｒＡＳＣＩＩ，Ｖｏｌ１．２
＃６ Ｊｕｎｅ，１９９１ 第９８ページに記載（第
２の従来例と呼ぶ）のように、命令用キャッシュとデー
タ用キャッシュを分けたプロセッサがある。

【０００４】また特開平３−１１６３４５号に記載（第
３の従来例と呼ぶ）のように、データブロックのポイン
タが登録される２つのアドレスアレイと、主記憶アドレ
スからそのアドレスを含むデータブロックのポインタと
それに連続して後続するデータブロックのポインタを生
成するポインタ生成回路などを設けている。これらによ
り、あるデータブロックの読出しを行なう場合、それに
連続して後続するデータブロックについてもキャッシュ
を同時に検索し、未登録の後続データブロックの先読み
を行なっている。

【０００５】またキャッシュへの先取り命令について
は、ＳｕｐｅｒＡＳＣＩＩ，Ｖｏｌ１．２ ＃６ Ｊｕ
ｎｅ，１９９１ 第９８ページから第９９ページに記載
（第４の従来例と呼ぶ）のように、メモリから汎用レジ
スタへロードする命令において汎用レジスタ０がロード
命令で指定されると、この汎用レジスタ０の内容は常に
０のままにしてこの命令をキャッシュへのプリフェッチ
として特別に処理することがなされている。後続の命令
はこのロード命令の完了を待たずに実行でき、これによ
りメモリアクセスの高速化を図っている。

【０００６】

【発明が解決しようとする課題】上記第１の従来技術で
は、主記憶の前段に高速な大容量バッファを置くことに
より、メモリの実効的な読み出し時間を少なくすること
を目的としている。上記第２の従来技術では、命令とデ
ータといった性格の異なるメモリアクセスを分離して、
メモリの実効的な読み出し時間をいくらかでも軽減する
ことを目的としている。しかし、これらでは連続する主
記憶データの読み出しの場合、効果が少ない。

【０００７】第３の従来技術では、キャッシュに先読み
できるのは、ある主記憶アドレスから連続したアドレス
を有する１個のデータブロックだけである。このため連
続する主記憶データの読出しでは、キャッシュに必ず存
在するという状態を意識的に作り出すことができるが、
不連続な主記憶のデータ読出しには、キャッシュに必ず
存在するという状態が意識的に作り出せない、また、こ
の場合では先読みするデータブロックが命令実行で使用
されるか否かにかかわらず主記憶から読みだされるとい
う問題がある。

【０００８】また上記第４の従来技術では、汎用レジス
タ０を指定したロード命令と汎用レジスタ０以外を指定
したロード命令がそれぞれ連続的に実行されると、キャ
ッシュの書き込みと読み出しが同時に発生する場合があ
る。このキャッシュの書き込みと読み出しのアクセスは
逐次に実行されるため、逐次実行によりロード命令の実
行が遅れるという問題がある。

【０００９】本発明の目的は、複数組で、かつそれぞれ
が同格である、データを一時格納するキャッシュメモリ
を採用することで、主記憶アクセスが連続／不連続に関
わらず、キャッシュメモリに必ず存在するという状態を
意識的に作り出せ、またロード命令の実行を高速に行な
うデータ処理装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に複数組で、かつ、それぞれが同格のキャッシュメモリ
を設け、また複数組のキャッシュメモリのうちの１つを
指定し、任意の指定されたキャッシュメモリに主記憶デ
ータを登録するプリフェッチ命令と、複数のキャッシュ
メモリのうちの１つを指定し、主記憶データを指定され
たキャッシュメモリからも読みだすことができるロード
命令を設ける。

【００１１】さらにプリフェッチ命令で指定された主記
憶アドレスをキャッシュメモリに登録するまで保持し、
ロード命令で指定される主記憶アドレスと該保持したプ
リフェッチ命令の主記憶アドレスの内容を比較し、一致
したことを検出する一致検出手段と、主記憶アクセスの
制御を行ない、該一致検出手段により一致したことを検
出したときは、該主記憶アドレスが一致したプリフェッ
チ命令の主記憶データを該ロード命令の主記憶データと
して該命令処理ユニットに送る主記憶アクセス制御手段
を設ける。

【００１２】

【作用】プリフェッチ命令は以下のように動作する。

【００１３】（１）プリフェッチ命令で指定される主記
憶アドレスをもとに、命令で指定されるキャッシュメモ
リを検索する。

【００１４】（２）検索した結果が既に登録済みであれ
ば、何も動作はしない。

【００１５】（３）一方、検索した結果が未登録であれ
ば、まず一致検出手段に主記憶アドレスを保持し、主記
憶データの読出しを行なう。

【００１６】（４）主記憶から読みだされた主記憶デー
タは、命令で指定されたキャッシュメモリに登録する。
このとき一致検出手段に保持された主記憶アドレスは解
放される。

【００１７】ロード命令は以下のように動作する。

【００１８】（１）ロード命令で指定される主記憶アド
レスをもとに、命令で指定されるキャッシュメモリを検
索する。

【００１９】（２）検索した結果が既に登録済みであれ
ば、キャッシュメモリから読みだされたデータを演算制
御に渡す。

【００２０】（３）一方、検索した結果が未登録であれ
ば、命令で指定される主記憶アドレスと一致検出手段で
保持される実行中のプリフェッチ命令の主記憶アドレス
との一致を検出する。

【００２１】（４）もし一致しないのであれば主記憶デ
ータの読出しを行ない、主記憶データをキャッシュメモ
リに登録する。また、これと同時に主記憶データを演算
制御に渡す。

【００２２】（５）もし一致するのであれば、主記憶ア
クセス制御手段がロード命令の主記憶アドレスと一致し
たプリフェッチ命令の主記憶データが読み出されるのを
待つ。主記憶から実行中のプリフェッチ命令に対応する
主記憶データが読みだされると、その主記憶データをキ
ャッシュメモリに登録する。また、これと同時に主記憶
データを演算制御に渡すことにより、ロード命令が実行
される。

【００２３】これらの２つの命令を用いたプログラムで
は、まず予め主記憶データを読みだすアドレスがわかっ
ている場合は演算で使用する前にプリフェッチ命令によ
りキャッシュメモリに読出しておく。次に実際に演算で
使用するときにロード命令で主記憶データを読みだす。

【００２４】以上よりキャッシュメモリに必ず存在する
という状態が作り出せ、また先読み命令によるキャッシ
ュメモリへの書き込みと、ロード命令によるキャッシュ
メモリからの読み出しを異なるキャッシュメモリから行
なえるため、ロード命令の実行を高速に行なうことがで
きる。

【００２５】

【実施例】以下、本発明の一実施例を図を用いて説明す
る。

【００２６】（実施例１）図１に本実施例のデータ処理
装置を示す。データ処理装置は命令の制御および実行を
行なう命令処理ユニット１０１、記憶制御ユニットから
読みだされた主記憶データのバッファリングなどを行な
うバッファ制御ユニット１０２、主記憶のアクセス制御
を行なう記憶制御ユニット１０３、および命令処理ユニ
ットで実行する命令やデータを記憶する主記憶１０４か
ら構成される。

【００２７】命令処理ユニット１０１は、主記憶から命
令を先行読み出しを行ない、読みだされた命令を蓄える
命令バッファと命令バッファから個々の命令を切り出す
切り出し回路を含む命令供給回路１１０、命令供給回路
１１０より切り出された命令を保持する命令レジスタ１
１１、命令レジスタ１１１の内容を解読し、命令の実行
制御を行なう命令実行制御１１２、汎用レジスタ、浮動
小数点レジスタを複数含む演算で必要なデータなどを保
持するレジスタ群１１３、命令で指定される演算を実行
する演算器１１４、主記憶をアクセスするための主記憶
アドレスを計算するアドレス加算器１１５により構成さ
れる。

【００２８】バッファ制御ユニット１０２は、記憶制御
ユニット１０３から読みだされた主記憶データを保持す
るキャッシュメモリ１２１Ａ、１２１Ｂ、電源投入時に
システムの保守／診断機能を有するサービスプロセッサ
により設定され、キャッシュメモリ１２１Ａ、１２１Ｂ
の番号を保持するキャッシュ番号レジスタ１２２Ａ、１
２２Ｂ、キャッシュ番号レジスタ１２２Ａ、１２２Ｂと
命令実行制御１１２およびキャッシュ書き込み回路１３
２から指定されるキャッシュ番号を比較し、一致したか
否かを検出するキャッシュ番号比較回路１２３Ａ１、１
２３Ａ２、１２３Ｂ１、１２３Ｂ２、命令制御１１２お
よびキャッシュ書き込み回路１３２の指示によりキャッ
シュメモリ１２１Ａ、１２１Ｂのアクセスを制御するキ
ャッシュ制御１２４Ａ、１２４Ｂ、キャッシュメモリ１
２１Ａ、１２１Ｂの検索結果に従い、記憶制御ユニット
１０３から主記憶データを読み出す制御などを行なう主
記憶アクセス制御１２６、プリフェッチ命令により指定
される主記憶アドレスを複数個保持できるプリフェッチ
アドレスレジスタ群１２７、ロード命令により指定され
る主記憶アドレスを保持するロードアドレスレジスタ１
２８、プリフェッチアドレスレジスタ群１２７やロード
アドレスレジスタ１２８に命令で指定された主記憶アド
レスの設定などを制御するアドレス制御１２９、命令で
指定される主記憶アドレスとプリフェッチアドレスレジ
スタ群１２７で保持するアドレスが一致するかを検出す
る一致検出回路１３０、主記憶１０４から読み出された
データがプリフェッチ命令とロード命令の両方で指定さ
れていたか否かを検出する一致回路１３１、主記憶１０
４から読み出されたデータをキャッシュメモリ１２１
Ａ、１２１Ｂに書き込むための制御などを行なうキャッ
シュ書き込み回路１３２から構成される。

【００２９】ここでキャッシュメモリ１２１Ａ、１２１
Ｂでは、主記憶のデータを数十バイトの単位（ブロック
と呼ぶ）で複数ブロックを保持できる。主記憶をアクセ
スするときには、そのデータがキャッシュメモリに保持
（登録）されているかを調べるために、主記憶をアクセ
スするアドレスとキャッシュメモリに存在する全ブロッ
クのアドレスを格納したアドレスアレイ（図示せず）を
比較する。一致するアドレスがあれば、それに対応した
データをキャッシュメモリから読みだし、なければブロ
ック転送をするのと同時にアドレスアレイにもそのアド
レスを登録する。このようなキャッシュメモリについて
は、「情報処理」第２１巻３３２ページから３４０ペー
ジ、昭和５５年４月、に記載されている。本実施例では
キャッシュメモリのアドレスのマッピング方法など何で
あってもよいが、説明を簡単にするためにコングルエン
ト方式マッピングとし、ブロックのサイズを１６バイト
とする。

【００３０】またこのデータ処理装置には、図２で示す
ように２つの命令が新たに追加する。１つは（ａ）プリ
フェッチ命令で、もう１つは（ｂ）ロード命令である。
プリフェッチ命令は、記憶制御ユニット１０３から主記
憶データを読み出しキャッシュメモリ１２１Ａ、１２１
Ｂに登録することを指示する命令である。このフォーマ
ットは、命令コード（Ｐｒｅｆｅｔｃｈ）、キャッシュ
番号、ベースレジスタ、インデックスレジスタ、ディス
プレースメントに分かれる。命令コードは、プリフェッ
チ命令であることを示すものである。キャッシュ番号
は、たとえば図１であると、２つのキャッシュメモリ１
２１，１２１Ｂのいずれかを指定するものである。ベー
スレジスタ、インデックスレジスタ、ディスプレースメ
ントは、オペランドの主記憶アドレスを計算するための
ものであり、その計算結果は記憶制御ユニット１０３か
ら主記憶データを読み出すためのアドレスである。この
ベースレジスタ、インデックスレジスタは、実際には汎
用レジスの番号が指定され、それらの加算によって求め
られる。また未使用は、この命令では使用しないことを
示している。

【００３１】ロード命令は、この命令で指定される、キ
ャッシュ１２１Ａ、１２１Ｂのいずれかに保持されてい
る主記憶データを読み出し、レジスタ群１１３の一つに
取り込むことを指示する命令である。このフォーマット
はプリフェッチ命令と同様に、命令コード（Ｌｏａ
ｄ）、キャッシュ番号、レジスタ群の１つのレジスタ番
号、ベースレジスタ、インデックスレジスタ、ディスプ
レースメントに分かれる。命令コードは、ロード命令で
あることを示すものである。キャッシュ番号は、たとえ
ば図１であると、２つのキャッシュメモリ１２１Ａ，１
２１Ｂのいずれかを指定するものである。レジスタ番号
は、主記憶データを読み出し、レジスタ群１１３内の１
個のレジスタに取り込むための命令処理ユニット１０１
内のレジスタ群１１３を示すものである。ベースレジス
タ、インデックスレジスタ、ディスプレースメントは、
オペランドの主記憶アドレスを計算するためのものであ
り、この計算結果が、キャッシュメモリ１２１Ａ、１２
１Ｂから主記憶データを読み出すためのアドレスにな
る。レジスタ群１１３は汎用レジスタ群と活動小数点レ
ジスタ群からなるが、これらのレジスタは簡単化のため
に区別されずに示されている。

【００３２】これらの命令列を用いたプログラムの例を
図３を用いて説明する。このプログラムは、ソースプロ
グラムで示しているように、配列Ｙと配列Ｚのそれぞれ
の要素を乗算し、Ｘにその乗算結果を加算する内積計算
プログラムである。

【００３３】そのオブジェクトプログラムを図４に示
す。このオブジェクトプログラムはループを４重展開し
ている。これらは以下のように動作する。

【００３４】（１）項番１のロード命令では、キャッシ
ュＡから配列Ｙ（ｉ）の要素を浮動小数点レジスタ＃１
（ＦＲ１）にロードする。ここでベースレジスタは汎用
レジスタ＃０（ＧＲ０）であり、ここには初期値として
配列Ｙの先頭アドレスが格納されている。インデクッス
レジスタフィールドは０を示し、汎用レジスタは指定さ
れず、主記憶アドレス計算時に０として計算されること
を示す。またディスプレースメントは０である。

【００３５】（２）項番２のロード命令では、キャッシ
ュＡから配列Ｚ（ｉ）の要素を浮動小数点レジスタ＃２
（ＦＲ２）にロードする。ここで汎用レジスタ＃１（Ｇ
Ｒ１）には、項番１と同様に初期値として配列Ｚの先頭
アドレスが格納されている。

【００３６】（３）項番３のプリフェッチ命令では、汎
用レジスタ＃０の内容とデイスプレースメントで示され
る１６の値が加算され、その加算結果で示される配列Ｙ
の複数の要素がキャッシュＢにロードされる。ここでキ
ャッシュＢにロードされる配列Ｙの要素数は、配列Ｙの
各要素が８バイトデータとすると、ブロックが１６バイ
トであるため２個になる。

【００３７】（４）項番４のプリフェッチ命令では、汎
用レジスタ＃１の内容とデイスプレースメントで示され
る１６の値が加算され、その加算結果で示される配列Ｚ
の複数の要素がキャッシュＢにロードされる。ここでキ
ャッシュＢにロードされる配列Ｚの要素数は、項番３と
同様に２個になる。

【００３８】（５）項番５の乗算命令は、配列Ｙ（ｉ）
の１要素と配列Ｚ（ｉ）の１要素の乗算を行なうための
命令であり、浮動小数点レジスタ＃１の内容と浮動小数
点レジスタ＃２の内容を乗算し、その結果を浮動小数点
レジスタ＃３に格納する。この命令は従来命令と同じで
ある。

【００３９】（６）項番６の加算命令は、配列Ｙ（ｉ）
の１要素と配列Ｚ（ｉ）の１要素の乗算結果をＸに加算
するための命令であり、浮動小数点レジスタ＃０の内容
と浮動小数点レジスタ＃３の内容を加算し、その結果を
浮動小数点汎用レジスタ＃０に格納する。ここで浮動小
数点レジスタ＃０には、初期値としてＸの値が格納され
ているとする。また、この命令は従来命令と同じであ
る。

【００４０】ここまでで１回目（ｉ）のループの計算を
終えたことになる。

【００４１】（７）項番７のロード命令では、キャッシ
ュＡから配列Ｙ（ｉ＋１）の要素を浮動小数点レジスタ
＃１（ＦＲ１）にロードする。この時のディスプレース
メントは、オペランドデータが８バイトであるため、８
である。

【００４２】（８）項番８のロード命令では、キャッシ
ュＡから配列Ｚ（ｉ＋１）の要素を浮動小数点レジスタ
＃２（ＦＲ２）にロードする。

【００４３】（９）項番９の乗算命令は、項番５と同様
に、配列Ｙ（ｉ＋１）の１要素と配列Ｚ（ｉ＋１）の１
要素の乗算を行なうための命令である。

【００４４】（１０）項番１０の加算命令は、項番５と
同様に、配列Ｙ（ｉ＋１）の１要素と配列Ｚ（ｉ＋１）
の１要素の乗算結果をＸに加算するための命令である。

【００４５】ここまでで２回目（ｉ＋１）のループの計
算を終えたことになる。

【００４６】（１１）項番１１のロード命令では、キャ
ッシュＢから配列Ｙ（ｉ＋２）の要素を浮動小数点レジ
スタ＃１（ＦＲ１）にロードする。またディスプレース
メントは１６である。

【００４７】（１２）項番１２のロード命令では、キャ
ッシュＢから配列Ｚ（ｉ＋２）の要素を浮動小数点レジ
スタ＃２（ＦＲ２）にロードする。

【００４８】（１３）項番１３のプリフェッチ命令で
は、汎用レジスタ＃０の内容とデイスプレースメントで
示される３２の値が加算され、その加算結果で示される
配列Ｙの複数の要素がキャッシュＡにロードされる。

【００４９】（１４）項番１４のプリフェッチ命令で
は、汎用レジスタ＃１の内容とデイスプレースメントで
示される３２の値が加算され、その加算結果で示される
配列Ｚの複数の要素がキャッシュＡにロードされる。

【００５０】（１５）項番１５の乗算命令は、項番５と
同様に、配列Ｙ（ｉ＋２）の要素と配列Ｚ（ｉ＋２）の
要素の乗算を行なうための命令である。

【００５１】（１６）項番１６の加算命令は、項番５と
同様に、配列Ｙ（ｉ＋２）の要素と配列Ｚ（ｉ＋２）の
要素の乗算結果をＸに加算するための命令である。

【００５２】ここまでで３回目（ｉ＋２）のループの計
算を終えたことになる。

【００５３】（１７）項番１７のロード命令では、キャ
ッシュＡから配列Ｙ（ｉ＋３）の要素を浮動小数点レジ
スタ＃１（ＦＲ１）にロードする。この時のディスプレ
ースメントは、オペランドデータが８バイトであるた
め、８である。

【００５４】（１８）項番１８のロード命令では、キャ
ッシュＡから配列Ｚ（ｉ＋３）の要素を浮動小数点レジ
スタ＃２（ＦＲ２）にロードする。

【００５５】（１９）項番１９の乗算命令は、項番５と
同様に、配列Ｙ（ｉ＋３）の１要素と配列Ｚ（ｉ＋３）
の１要素の乗算を行なうための命令である。

【００５６】（２０）項番２０の加算命令は、項番５と
同様に、配列Ｙ（ｉ＋３）の１要素と配列Ｚ（ｉ＋３）
の１要素の乗算結果をＸに加算するための命令である。

【００５７】ここまでで４回目（ｉ＋３）のループの計
算を終えたことになる。

【００５８】（２１）項番２１の加算命令は次の配列Ｙ
（ｉ＋４）の要素の主記憶アドレスを求めるための命令
であり、汎用レジスタ＃０の内容に３２を加算し、汎用
レジスタ＃０に格納する。この命令は従来命令と同じで
ある。

【００５９】（２２）項番２２の加算命令は次の配列Ｚ
（ｉ＋４）の要素の主記憶アドレスを求めるための命令
であり、汎用レジスタ＃１の内容に３２を加算し、汎用
レジスタ＃１に格納する。この命令は従来命令と同じで
ある。

【００６０】（２３）項番２３の分岐命令は、ループが
終了したか否かを判定するための命令であり、汎用レジ
スタ＃３の内容が０でないとき、Ｌｏｏｐに分岐する。
この時、汎用レジスタ＃３の内容を１だけ減算する。ま
た０の時、分岐を行なわず、それ以降に続く命令を実行
する。ここで汎用レジスタ＃３には、初期値としてルー
プカウント数ｎが格納されているとする。

【００６１】以上の命令動作において、項番１、２のロ
ード命令がループの第１回目に実行されたときには、キ
ャッシュメモリにデータが登録されていないため、主記
憶からのデータ供給のオーバーヘッドが発生する。しか
し、本実施例ではそれ以降のロード命令ではキャッシュ
メモリにデータが必ず登録されている状態になり、主記
憶からのデータ供給のオーバーヘッドが発生せず、高速
に命令を実行できる。たとえば、項番３，４のプリフェ
ッチ命令によりキャシュに格納された、データを項番１
１，１２のロード命令が利用できるので、これらのロー
ド命令が高速に実行できる。さらに、あるループの繰り
返し時にプリフェッチ命令１３，１４でキャッシュにフ
ェッチされたデータを、次のループの繰り返し時に項番
１，２，７，８のロード命令が利用できる。なお、項番
７，８のロード命令は、ループの第１回目の繰り返しの
ときには、項番１，２のロード命令でキャッシュに格納
されるブロック内のデータを利用するので、この項番
７，８のロード命令も高速に実行できる。

【００６２】本実施例が特に重要なことは、項番７，８
のロード命令によるキャッシュの読み出しをそれぞれの
項番３，４のプリフェッチ命令によるキャッシュの書き
込みを並行して実行できることである。すなわち、これ
らのプリフェッチ命令とこれらのロード命令は異なるキ
ャッシュを利用するからである。

【００６３】次に、これらの命令の動作を図１に従い、
説明する。まずプリフェッチ命令について説明する。命
令処理ユニット１０１内の命令レジスタ１１１に命令が
取り込まれると、命令実行制御１１２が解読する。命令
実行制御１１２がプリフェッチ命令であることを識別す
ると、この命令で指定されるベースレジスタ番号ＢＲ，
インデックスレジスタ番号ＸＲをもとにレジスタ群１１
３からこれらの番号のレジスタを読み出し、アドレス加
算器１１５によりこれらのレジスタの内容と命令が指定
するディスプレイメントＤを加算して主記憶アドレス１
１６を計算する。また命令実行制御１１２では、プリフ
ェッチ命令が指定されたことと、その命令で指定される
キャッシュ番号を信号１６６によりセレクタ１６７を経
由して、バッファ制御ユニット１０２にリクエスト信号
１１７により知らせる。

【００６４】バッファ制御ユニット１０２ではプリフェ
ッチ命令の動作を行なうことが指示されると、まず命令
で指定されたキャッシュ番号とキャッシュ番号レジスタ
１２２Ａ、１２２Ｂの比較がキャッシュ番号比較回路１
２３Ａ１、１２３Ａ２、１２３Ｂ１、１２３Ｂ２で行な
われる。この比較回路１２３Ａ１、１２３Ａ２、１２３
Ｂ１、１２３Ｂ２の結果は、それぞれのキャッシュ制御
１２４Ａ、１２４Ｂに送られ、その結果が等しい場合に
対応するキャッシュ制御１２４Ａ、または１２４Ｂだけ
が動作する。ここでは仮にキャッシュメモリ１２１Ｂが
プリフェッチ命令たとえば項番３（図４）のプリフェッ
チ命令で指定されたとすると、キャッシュ制御１２４Ｂ
が命令制御１１２より送られてくる主記憶アドレス１１
６をセレクタ１２５Ｂにより選択し、キャッシュメモリ
１２１Ｂを検索する。キャッシュメモリ１２１Ｂでは、
主記憶アドレス１１６に対応するデータが登録されてい
るか否かの状態１４２Ｂと、登録されている場合は対応
する主記憶データ１４３Ｂを出力する。キャッシュメモ
リＢから出力された状態１４２Ｂは主記憶アクセス制御
１２６に送られる。

【００６５】主記憶アクセス制御１２６では、図５に示
すように、セレクタ５０１により状態１４２Ａ、１４２
Ｂの一つを選択する。今の例では、リクエスト信号１１
７でプリフェッチ命令でキャッシュメモリＢが指定され
ていることにより、セレクタ５０１は状態１４２Ｂを選
択する。選択された状態１４２Ｂは、登録判定回路５０
２によりキャッシュメモリに登録されているか否かを判
定し、プリフェッチ命令で登録か否かを信号５０３に出
力する。その信号５０３が既に登録済みを示していれ
ば、主記憶読みだし判定回路５０６が信号１６４により
プリフェッチ命令の動作が終了したことを命令実行制御
１１２に報告する。命令実行制御１１２では、この信号
１６４により次の命令を実行するために命令供給回路１
１０に対して信号１６５を送る。この信号１６５により
命令供給回路１１０は次に実行すべき命令、例えば図４
の項番４のプリフェッチ命令、を命令レジスタ１１１に
供給する。

【００６６】一方、信号５０３が状態１４２Ｂの未登録
を示しているならば、登録判定回路５０２がアドレス制
御１２９に対してプリフェッチアドレスレジスタ群１２
７の１つに、その主記憶アドレス１１６とキャッシュ番
号１１７を保持することを信号１６１により指示する。

【００６７】アドレス制御１２９は、図６に示すよう
に、プリフェッチアドレスレジスタ群１２７の読みだ
し、書き込み制御、およびロードアドレスレジスタ１２
８の書き込み制御を行なうものである。書き込みポイン
タ６０２は、プリフェッチアドレスレジスタ群１２７の
うちの１個の書き込み位置を示すものであり、登録判定
回路５０２からの信号１６１により、プリフェッチ書き
込みアドレス書き込み回路６０６がそのポインタ６０２
に従い、プリフェッチアドレスレジスタ群１２７のうち
の１個に書き込みを行なう。この時、書き込みポインタ
６０２と読みだしポインタ６０１の値が比較回路６０７
により比較され、等しい時にはプリフェッチアドレスレ
ジスタへの書き込みは待たされる。また書き込みが行な
われる毎に加算器６０４により１だけ加算される。一
方、読みだしポインタ６０１は、プリフェッチアドレス
レジスタ群１２７のうちの１個の読みだし位置を示すも
のであり、読みだしポインタ６０１の出力は、セレクタ
１６０のセレクト制御信号になる。キャッシュ書き込み
回路１３２からの信号１６３により、ＲＰ制御６０５が
１だけ加算する。ロードアドレス書き込み回路６０８
は、登録判定回路５０２からの信号１６１により、ロー
ドアドレスレジスタ１２８に書き込みを行なうものであ
る。

【００６８】また信号５０３により記憶制御リクエスト
送出回路５０５が記憶制御ユニット１０３に対して、主
記憶アドレス１１６に従い、主記憶データを読みだすこ
とをリクエスト信号１４５により指示する。さらに、こ
れと同時に主記憶読みだし判定回路５０６が信号１６４
によりプリフェッチ命令の動作が終了したことを命令実
行制御１１２に報告する。すなわち、プリフェッチ命令
は主記憶データの読み出しを始める前に終了したものと
して扱われる。

【００６９】記憶制御ユニット１０３では主記憶アドレ
スに従い、主記憶データを読みだす。記憶制御ユニット
１０３の主記憶データの読み出しが終了すると、信号１
４６によりキャッシュ書き込み回路１３２に報告され
る。ここで主記憶１０４から読み出される主記憶データ
は、主記憶アクセス制御１２６から送出されるリクエス
トの順に戻ってくるとする。

【００７０】キャッシュ書き込み回路１３２では、記憶
制御ユニット１０３からプリフェッチ命令の主記憶読み
出しデータの報告を受けると、プリフェッチアドレスレ
ジスタ群１２７から対応する主記憶アドレスとキャッシ
ュ番号を読み出し、信号１４７によりキャッシュメモリ
１２１Ａ、１２１Ｂの一方（今の例えばキャッシュメモ
リ１２１Ｂ）に記憶制御ユニット１０３から読み出され
た主記憶データ１４８を登録することを指示する。また
アドレス制御１２９に対して信号１６３により、先にプ
リフェッチアドレスレジスタ群１２７に保持した主記憶
アドレスとキャッシュ番号を解放することを指示する。
これによりキャッシュ書き込み回路１３２で指定された
キャッシュ番号とキャッシュ番号レジスタ１２２Ａ、１
２２Ｂの比較がキャッシュ番号比較回路１２３Ａ１、１
２３Ａ２、１２３Ｂ１、１２３Ｂ２で行なわれる。ここ
ではキャッシュメモリＢが指定されていると仮定してい
るため、この比較回路１２３Ｂ１、１２３Ｂ２の結果が
等しく、キャッシュ制御１２４Ｂが動作し、記憶制御ユ
ニット１０３から読み出された主記憶データ１４８を登
録する。

【００７１】以上のようにプリフェッチ命令は動作す
る。また、ここでは、キャッシュメモリＢについての動
作を示したが、項番１３又は１４のプリフェッチ命令に
対しては、他のキャッシュメモリＡが同様に動作する。

【００７２】次にロード命令たとえば項番１１又は１２
のロード命令について説明する。命令処理ユニット１０
１内の命令レジスタ１１１に命令が取り込まれると、命
令実行制御１１２が解読する。命令実行制御１１２がロ
ード命令であることを識別すると、命令で指定される主
記憶アドレスをもとにレジスタ群１１３の中から命令で
指定される汎用レジスタを読み出し、アドレス加算器１
１５により主記憶アドレス１１６を計算する。また命令
制御１１２では、ロード命令が指定されたことと、その
命令で指定されるキャッシュ番号を信号１６６によりセ
レクタ１６７を経由して、バッファ制御ユニット１０２
にリクエスト信号１１７により知らせる。

【００７３】バッファ制御ユニットではロード命令の動
作を行なうことが指示されると、まず命令で指定された
キャッシュ番号とキャッシュ番号レジスタ１２２Ａ、１
２２Ｂの比較がキャッシュ番号比較回路１２３Ａ１、１
２３Ａ２、１２３Ｂ１、１２３Ｂ２で行なわれる。この
比較回路１２３Ａ１、１２３Ａ２、１２３Ｂ１、１２３
Ｂ２の結果は、それぞれのキャッシュ制御１２４Ａ、１
２４Ｂに送られ、その結果が等しい場合に対応するキャ
ッシュ制御１２４Ａ、または１２４Ｂだけが動作する。
ここでは仮にキャッシュメモリ１２１Ｂがロード命令で
指定されたとすると、キャッシュ制御１２４Ｂが命令制
御１１２より送られてくる主記憶アドレス１１６をセレ
クタ１２５により選択し、キャッシュメモリ１２１Ｂを
検索する。キャッシュメモリ１２１Ｂでは、主記憶アド
レス１１６に対応するデータが登録されているか否かの
状態１４２Ｂと、登録されている場合は対応する主記憶
データ１４３Ｂを出力する。キャッシュメモリ１２１Ｂ
から出力された状態１４２Ｂは、主記憶アクセス制御１
２６に送られる。

【００７４】主記憶アクセス制御１２６では、図５に示
すように、状態１４２Ａ、１４２Ｂを、リクエスト信号
１１７でロード命令でキャッシュメモリＢが指定されて
いることにより、セレクタ５０１で状態１４２Ｂを選択
する。選択された状態１４２Ｂは、登録判定回路５０２
によりキャッシュメモリに登録されているか否かを判定
し、ロード命令で登録か否かを信号５０３に出力する。
その信号５０３が“既に登録済み”を示していれば、信
号５０３により主記憶データ選択回路５０４は、キャッ
シュメモリ１２１Ｂから読み出された主記憶データ１４
３Ｂをセレクタ１３３により選択し、信号１４９により
命令処理ユニット１０１に送る。これと同時に、主記憶
読みだし判定回路５０６が信号１６４によりロード命令
の動作が終了したことを命令実行制御１１２に報告す
る。命令実行制御１１２では、バッファ制御ユニット１
０２から送られてくる主記憶データ１４９をレジスタ群
１１３内の、命令で指定される汎用レジスタに格納す
る。また信号１６４により次の命令を実行するために命
令供給回路１１０に対して信号１６５を送る。この信号
１６５により命令供給回路１１０は次に実行すべき命令
を命令レジスタ１１１に供給する。

【００７５】一方、その信号５０３が、状態１４２Ｂが
“未登録”であること示しているのであれば、プリフェ
ッチアドレスレジスタ群１２７に保持されている、プリ
フェッチ命令で指定された現在、主記憶読み出し中の主
記憶アドレスが、ロード命令で指定された主記憶アドレ
ス１１６と一致するものがあるかを一致検出回路１３０
により検出する。

【００７６】その検出結果１５０が一致しないことを示
しているならば、主記憶アクセス制御１２６では、図５
に示すように、記憶制御リクエスト送出回路５０５が記
憶制御ユニット１０３に対して主記憶アドレス１１６に
従い、主記憶データを読みだすことをリクエスト信号１
４５により指示する。また登録判定回路５０２は、アド
レス制御１２９に対して、信号１６１によりロード命令
で指定される主記憶アドレスとキャッシュ番号をロード
アドレスレジスタ１２８に保持することを指示する。

【００７７】記憶制御ユニット１０３では、主記憶アド
レスに従い、主記憶データを読みだす。記憶制御ユニッ
ト１０３の主記憶データ読み出しが終了すると、信号１
４６により主記憶アクセス制御１２６およびキャッシュ
書き込み回路１３２に報告される。

【００７８】キャッシュ書き込み回路１３２では、記憶
制御ユニット１０３からロード命令の主記憶読み出しデ
ータの報告を受けると、ロードアドレスレジスタ１２８
から主記憶アドレスとキャッシュ番号を読み出し、信号
１４７によりそれぞれのキャッシュメモリ１２１Ａ、ま
たは１２１Ｂに記憶制御ユニット１０３から読み出され
た主記憶データ１４８を登録することを指示する。これ
によりキャッシュ書き込み回路１３２で指定されたキャ
ッシュ番号とキャッシュ番号レジスタ１２２Ａ、１２２
Ｂの比較がキャッシュ番号比較回路１２３Ａ１、１２３
Ａ２、１２３Ｂ１、１２３Ｂ２で行なわれる。ここでは
ロード命令がキャッシュメモリＢが指定されていると仮
定しているため、この比較回路１２３Ｂ１、１２３Ｂ２
の結果が等しく、キャッシュ制御１２４Ｂが動作し、記
憶制御ユニット１０３から読み出された主記憶データ１
４８を登録する。

【００７９】またキャッシュ書き込み回路１３２では、
信号１６３によりアドレス制御１２９に対して先にロー
ドアドレスレジスタ１２８に保持した主記憶アドレスと
キャッシュ番号を解放することを指示する。

【００８０】主記憶アクセス制御１２６の主記憶データ
選択回路５０４では、信号１４６によりロード命令の主
記憶読み出しデータの報告を受けると、記憶制御ユニッ
ト１０３から読み出された主記憶データ１４８をセレク
タ１３３により選択し、信号１４９により命令処理ユニ
ット１０１に送る。また、これと同時に、主記憶読みだ
し判定回路５０６が、信号１６４によりロード命令の動
作が終了したことを命令実行制御１１２に報告する。命
令実行制御１１２では、バッファ制御ユニット１０２か
ら送られてくる主記憶データ１４９を命令で指定される
汎用レジスタ１１３に格納する。また信号１６４により
次の命令を実行するために命令供給回路１１０に対して
信号１６５を送る。この信号１６５により命令供給回路
１１０は次に実行すべき命令を命令レジスタ１１１に供
給する。

【００８１】一方、何等かの理由でその検出結果１５０
が一致を示す場合、即ちロード命令で指定した主記憶デ
ータが、ロード命令の実行前に指定されたプリフェッチ
命令により読み出し中である場合には、主記憶アクセス
制御１２６では、図５に示すように、記憶制御リクエス
ト送出回路５０５が、ロード命令による主記憶データの
読み出しは行なわず、現在実行中のプリフェッチ命令で
指定された主記憶データの読み出しが終わるまで待つ。
フリップフロップ５０７は、記憶制御リクエスト送出回
路５０５により、ロード命令を現在実行中のプリフェッ
チ命令で指定された主記憶データの読み出しが終わるま
でセットされ、それが終了した時にリセットされる。ま
た登録判定回路５０２は、アドレス制御１２９に対し
て、信号１６１によりロード命令で指定される主記憶ア
ドレスとキャッシュ番号をロードアドレスレジスタ１２
８に保持することを指示する。

【００８２】そして記憶制御ユニット１０３の主記憶デ
ータの読み出しが終了すると、信号１４６によりキャッ
シュ書き込み回路１３２に報告される。キャッシュ書き
込み回路１３２では記憶制御ユニット１０３からプリフ
ェッチ命令の主記憶読み出しデータの報告を受けると、
プリフェッチアドレスレジスタ群１２７から対応する主
記憶アドレスとキャッシュ番号を読み出し、信号１４７
によりそれぞれのキャッシュメモリ１２１Ａ、または１
２１Ｂに記憶制御ユニット１０３から読み出された主記
憶データ１４８を登録することを指示する。またアドレ
ス制御１２９に対して先にプリフェッチアドレスレジス
タ群１２７に保持した主記憶アドレスとキャッシュ番号
を解放することを信号１６３により指示する。

【００８３】また信号１４６は主記憶アクセス制御１２
６にも入力され、主記憶アクセス制御１２６では、その
主記憶データ１４８がロード命令で指定されている主記
憶データであるかを判別するために、プリフェッチアド
レスレジスタ群１２７に保持されている、主記憶データ
１４８に対応する主記憶アドレスとロードアドレスレジ
スタ１２８に保持されている主記憶アドレスを一致回路
１３１の比較結果を判定する。この一致回路１３１の結
果１５１が等しくなければ、論理積回路５０８が０にな
り、主記憶データ選択回路５０４および主記憶読みだし
判定回路５０６には何も報告されず、次の記憶制御ユニ
ット１０３の主記憶データの読み出しが終了するまで待
つ。

【００８４】一方、一致回路１３１の結果１５１が、一
致を示している場合、即ち現在、主記憶読み出し中のプ
リフェッチ命令で指定された主記憶データでかつ後続の
ロード命令で指定された主記憶データである場合、キャ
ッシュ書き込み回路１３２によりプリフェッチ命令で指
定されたキャッシュメモリに記憶制御ユニット１０３か
ら読み出された主記憶データ１４８の登録の指示を行な
う。

【００８５】これと同時に、主記憶リクエスト制御１２
６の論理積回路５０８が１になり、主記憶データ選択回
路５０４および主記憶読みだし判定回路５０６に対し
て、ロード命令で指定された主記憶データが届いたこと
が報告され、主記憶データ選択回路５０４では、記憶制
御ユニット１０３から読み出された主記憶データ１４８
をセレクタ１３３により選択し、信号１４９により命令
処理ユニット１０１に送る。また、これと同時に、主記
憶読みだし判定回路５０６が、信号１６４によりロード
命令の動作が終了したことを命令実行制御１１２に報告
する。命令実行制御１１２では、バッファ制御ユニット
１０２から送られてくる主記憶データ１４９を命令で指
定される汎用レジスタ１１３に格納する。また信号１６
４により次の命令を実行するために命令供給回路１１０
に対して信号１６５を送る。この信号１６５により命令
供給回路１１０は次に実行すべき命令を命令レジスタ１
１１に供給する。

【００８６】以上のようにロード命令は動作する。ここ
ではキャッシュメモリ１２１Ｂについての動作を示した
が、他のキャッシュメモリについても同様に動作する。

【００８７】命令供給回路１１０には、主記憶から先行
して読みだした、いくらかの命令を蓄えることができる
命令バッファ（図示せず）を持っているが、その命令バ
ッファに命令が無くなると、命令フェッチを行なう。命
令フェッチのリクエストは、信号１６８により送出さ
れ、セレクタ１６７を経由して、キャッシュメモリ１２
１Ａ、または１２１Ｂをアクセスする。本実施例におい
て命令は、キャッシュメモリ１２１Ａ、または１２１Ｂ
のいずれにあってもよいが、ここでは、キャッシュメモ
リ１２１Ａに登録されているものとする。従って命令供
給回路１１０から命令フェッチが発行されるときには、
リクエスト１６８はキャッシュメモリＡのキャッシュ番
号を示すようになっている。命令実行制御１１２は、命
令フェッチ時にはセレクタ１６７によりリクエスト１６
８に選択するようになっている。命令フェッチを受け取
ったバッファ制御ユニット１０２は、ロード命令の動作
と同様に動作する。ただし、命令フェッチリクエストに
対しては、キャッシュメモリＡのみが応答すること、主
記憶アクセス制御１２６から出力される信号１６４が、
命令フェッチ動作の終了を示し、命令供給回路１１０に
入力され、主記憶１０４から読みだされた命令が命令供
給回路１１０に入力されることが異なる。

【００８８】以上により本実施例の装置の基本的な動作
が説明されたが、さらに、図４のプログラムがどのよう
に実行されるかを説明する。

【００８９】まず、項番１のロード命令が実行されたと
き、この命令が要求する主記憶データがいずれのキャッ
シュメモリにもないと仮定すると、そのデータを含むブ
ロック（１６バイトと仮定している）が、主記憶１０４
から読み出され、その内のこの命令が指定するデータ
（８バイトと仮定している）が、この命令が指定する浮
動小数点レジスタ＃１に転送され、さらに、この命令が
指定するキャッシュメモリ１２１Ａにこのブロックが記
憶される。こうしてこの命令の実行が終了する。この命
令の終了にあわせて、次の項番２のロード命令が実行さ
れる。この命令が要求する主記憶データも、いずれのキ
ャッシュメモリにないと仮定すると、この命令も項番１
のロード命令と同様に実行され、この命令が要求する主
記憶データを含むブロック（１６バイト）が、主記憶１
０４から読み出され、その内のこの命令が指定するデー
タ（８バイト）が、この命令が指定する浮動小数点レジ
スタ＃２に転送され、さらに、この命令が指定するキャ
ッシュメモリ１２１Ａにこのブロックが記憶される。こ
うしてこの命令の実行が終了する。

【００９０】この命令の終了にあわせて、次の項番３の
プリフェッチ命令が実行される。この命令が指定する主
記憶データもいずれのキャッシュメモリにないと仮定す
ると、このデータの読みだしが主記憶アクセス回路１２
６により要求される。この時点で、この命令の実行の終
了が、命令供給回路１１０に通知される。

【００９１】このプリフェッチ命令により要求された主
記憶データがその後主記憶から読み出されたときには、
このデータは、この命令が指定するキャッシュメモリＢ
にキャッシュ書き込み回路１３２により、書き込まれ
る。

【００９２】本実施例では、この主記憶データが実際に
主記憶から読み出されるのを待たないで、次の項番４の
プリフェッチ命令が実行される。この命令が指定する主
記憶データもいずれのキャッシュメモリにないと仮定す
ると、このデータの読みだしも主記憶アクセス回路１２
６により要求される。この時点で、この命令の実行の終
了が、命令供給回路１１０に通知される。

【００９３】このプリフェッチ命令により要求された主
記憶データがその後主記憶から読み出されたときには、
このデータは、この命令が指定したキャッシュメモリＢ
にキャッシュ書き込み回路１３２により、書き込まれ
る。

【００９４】本実施例では、この主記憶データが実際に
主記憶から読み出されるのを待たないで、次の項番３の
乗算命令が実行される。この命令では、項番１、２のロ
ード命令でロードされた、浮動小数点レジスタ＃１，＃
２の内容の積が求められ、浮動小数点レジスタ＃３に格
納され、この命令の実行が終了する。

【００９５】続いて、項番６の加算命令が実行される。
この命令では、項番３の乗算命令で求められた、浮動小
数点レジスタ＃３内の積と浮動小数点レジスタ＃０の内
容（この内容は、予め０にセットしてあると仮定する）
とが加算され、その結果が浮動小数点レジスタ＃０に格
納され、この命令の実行が終了する。

【００９６】続いて、項番７のロード命令が実行され
る。この命令が要求する主記憶データのアドレスは、項
番１のロード命令が要求したデータのアドレスとは８バ
イトしか異ならないので、項番１のロード命令の実行時
に主記憶からフェッチされたブロック内にある。従っ
て、今の例では、このデータは、キャッシュメモリＡに
保持されていることになる。従って、この命令が要求す
るデータはキャッシュメモリＡから読み出され、浮動小
数点レジスタ＃１に格納されて、この命令の実行が終了
する。

【００９７】つぎの項番８のロード命令についても同様
である。

【００９８】本実施例で重要なことは、先行する項番３
または４のプリフェッチ命令によりフェッチされたブロ
ックをキャッシュメモリに書き込むのと並行して、項番
７または８のロード命令のためのキャッシュメモリの読
み出しを並行して行えることである。即ち、本実施例で
は、項番３または４のプリフェッチ命令により要求され
たデータが主記憶から読み出され、キャッシュメモリに
書き込まれるのを待たないで、後続の項番５以降の命令
を実行している。従って、そのデータが項番７または８
のロード命令の実行時にバッファ制御ユニット１０２に
主記憶１０４から到達することが起こりうる。しかし、
本実施例では、項番３または４のプリフェッチ命令が指
定するキャッシュメモリはキャッシュメモリＢであり、
項番７または８のロード命令は、これと異なるキャッシ
ュメモリＡを指定するようになっているので、前者の命
令によるデータの書き込みと後者の命令によるデータの
読みだしは互いに影響されることなく並行して実行され
ることになる。

【００９９】さて、項番７または８のロード命令の実行
後に、項番９，１０の乗算命令と加算命令が、項番６，
７の命令と同様に実行される。

【０１００】その後項番１１のロード命令が実行され
る。図４のプログラムは、このロード命令が要求する主
記憶データを含むブロックを項番３のプリフェッチ命令
により先行して主記憶より読みだされるようにプログラ
ムされている。従って、本実施例では、項番３の後の、
項番４から１０の命令列の実行に通常必要な時間よりメ
モリからのデータの読みだし時間が短いように設計され
ている。このため、項番１１のロード命令の実行時に
は、この命令が必要とする主記憶データは、通常は、項
番３のプリフェッチ命令が指定するキャッシュメモリＢ
に既に登録されている。従って、項番１１のロード命令
の実行時は、それが要求するデータをキャッシュメモリ
Ｂから読みだすことができ、この命令を高速に実行する
ことができる。

【０１０１】もし、なんらかの理由、例えば、主記憶に
対する、他の装置、例えば、入出力装置からのメモリア
クセス要求との競合により、項番３のプリフェッチ命令
のための主記憶データの読みだしが遅延されたときに
は、項番１１のロード命令の実行時には、この命令が要
求するデータがまだキャッシュメモリＢに登録されてい
ないことが起こりうる。

【０１０２】本実施例で重要なことは、既に述べたよう
に、このようなときには、主記憶アクセス１２６は、こ
のロード命令のための主記憶アクセスを要求しないで、
先行するプリフェッチ命令、今の例では、項番３の命令
により起動した主記憶データ読み出し要求により読み出
したブロックが、バッファ制御ユニット１０２に読み出
されたときに、このブロック内のデータをこのロード命
令が要求したデータとして利用するようになっている。
これにより、同じデータを主記憶から読みださないよう
にするとともに、ロード命令の実行がなるべく遅延しな
いようにしている。

【０１０３】さて、項番１１のロード命令の実行後に、
項番１２のロード命令が同様に実行される。

【０１０４】その後、項番１３，１４のプリフェッチ命
令が項番３，４の命令と同様に実行される。これらの項
番１３、１４の命令は、項番１，２，７，８のロード命
令が図４のループのつぎの繰返しのときに要求するデー
タを先行して主記憶よりキャッシュメモリＡに読みだす
ためのものである。

【０１０５】以下の命令も同様に実行される。それらの
命令のなかで、本実施例において重要なことは、とく
に、項番３，４のプリフェッチ命令により主記憶から読
み出したデータをキャッシュメモリＡに書き込むのと並
行して、項番１７、１８のロード命令が実行されたとき
でも、これらのロード命令が要求するデータ（これら
は、項番３または４のプリフェッチ命令により既に主記
憶からキャッシュメモリＢに読み出されたブロックに含
まれている）をキャッシュメモリＢから読みだせること
である。このことは、項番７，８のロード命令に関して
説明したことと同様である。さらに、図４のループのつ
ぎの繰返しにより、項番１、２のロード命令が実行され
たときに、ループの第一回の繰返し時に実行された項番
１３または１４の命令による主記憶データが送れて読み
出されたときには、項番１または２のための主記憶読み
出しを要求しないで、項番１３または１４の命令の実行
により主記憶から読み出されたデータを項番１７または
１８の命令に利用する。このことは、先に、項番１１の
ロード命令に関して説明したのと同じである。

【０１０６】以上から明らかなごとく、本実施例では、
まず演算で用いる主記憶データについて、予め演算で使
用する前にプリフェッチ命令によりキャッシュメモリに
読出し、次に実際に演算で使用するときにロード命令で
主記憶データを読みだす。さらに独立したキャッシュメ
モリが２面あることにより、ロード命令でキャッシュメ
モリを読みだす処理と、プリフェッチ命令でキャッシュ
メモリに書き込む処理とが衝突せずに独立に並列に動作
できる。

【０１０７】また、先行するプリフェッチ命令が指定す
る主記憶データがまだキャッシュメモリに登録されてい
ない段階で、この主記憶データのロードを要求する後続
のロード命令が実行されたとき、このロード命令のため
の、主記憶データの読み出しを行なう必要がない。これ
により、主記憶へのアクセスを減らしている。

【０１０８】（実施例２）本実施例では、実施例１と異
なり、プリフェッチ命令、ロード命令としてキャッシュ
番号を指定しない命令を用いる。図７（ａ）はプリフェ
ッチ命令で、（ｂ）はロード命令を示す。本実施例で
は、同図（ｃ）に示すキャッシュスイッチ命令を使用す
る。この命令はキャッシュ番号を指定する。

【０１０９】図９は、本実施例によるデータ処理装置を
示す。図において、図１と同じ参照番号は同じものをさ
す。本実施例では、キャッシュ番号を保持するプリフェ
ッチキャッシュレジスタ４２１と、この内容と異なるキ
ャッシュ番号を出力する変換回路４２２と、命令キャシ
ュ番号レジスタ４２０と、これらの出力の一つを選択す
るセレクタ４２３が設けられている点が主に実施例１と
異なる。

【０１１０】プリフェッチ命令は、記憶制御ユニット１
０３から主記憶データを読み出しキャッシュメモリ１２
１Ａ、または１２１Ｂに登録することを指示する命令で
ある。これらのフォーマットは、図２と同様である。キ
ャッシュスイッチ命令は、プリフェッチ命令が指定され
る場合にどのキャッシュメモリを使用するかを指示する
命令である。このフォーマットは、命令コードであるＣ
ａｃｈｅＳｗ、キャッシュメモリ１２１Ａ、１２１Ｂの
いずれかのキャッシュ番号を保持するレジスタ群１１３
内の一つの汎用レジスタを指定するレジスタ番号に分か
れる。

【０１１１】これらの命令列を用いたプログラムの例を
図３を用い、そのオブジェクトプログラムを図８に示
す。このオブジェクトプログラムは図３のループを２重
に展開して処理するものである。これらは以下のように
動作する。

【０１１２】（１）項番１のロード命令では、キャッシ
ュメモリ１２１Ａ、１２１Ｂのいずれかから配列Ｙ
（ｉ）の要素を浮動小数点レジスタ＃１（ＦＲ１）にロ
ードする。ここでは、予めプリフェッチ用にキャッシュ
メモリ１２１Ｂが選択されているとする。従って、この
ロード命令ではキャッシュメモリ１２１Ａからロードさ
れる。また汎用レジスタ＃０（ＧＲ０）には、初期値と
して配列Ｙの先頭アドレスが格納されている。汎用レジ
スタ＃０がベースレジスタであり、インデクッスレジス
タフィールドは０を示し、汎用レジスタは指定されず、
主記憶アドレス計算時に０として計算されることを示
す。またディスプレースメントは０である。

【０１１３】（２）項番２のロード命令では、キャッシ
ュ１２１Ａ、１２１Ｂのいずれかから配列Ｚ（ｉ）の要
素を浮動小数点レジスタ＃２（ＦＲ２）にロードする。
このロード命令でもキャッシュメモリ１２１Ａからロー
ドされる。ここで汎用レジスタ＃１（ＧＲ１）には、項
番１と同様に初期値として配列Ｚの先頭アドレスが格納
されている。

【０１１４】（３）項番３のプリフェッチ命令では、汎
用レジスタ＃０の内容とデイスプレースメントで示され
る１６の値が加算され、その加算結果で示される配列Ｙ
の複数の要素がキャッシュメモリ１２１Ａ、１２１Ｂの
いずれかにロードされる。ここでは、予めプリフェッチ
用にキャッシュメモリ１２１Ｂが選択されていると仮定
しているため、キャッシュメモリ１２１Ｂに主記憶デー
タがロードされる。またキャッシュメモリにロードされ
る配列Ｙの要素数は、配列Ｙの各要素が８バイトデータ
とすると、ブロックが１６バイトであるため２個にな
る。

【０１１５】（４）項番４のプリフェッチ命令では、汎
用レジスタ＃１の内容とデイスプレースメントで示され
る１６の値が加算され、その加算結果で示される配列Ｚ
の複数の要素がキャッシュ１２１Ａ、１２１Ｂのいずれ
かにロードされる。ここでも項番３と同様に、キャッシ
ュメモリ１２１Ｂに主記憶データがロードされる。また
キャッシュメモリにロードされる配列Ｚの要素数は、項
番３と同様に２個になる。

【０１１６】（５）項番５の乗算命令は、配列Ｙ（ｉ）
の１要素と配列Ｚ（ｉ）の１要素の乗算を行なうための
命令であり、浮動小数点レジスタ＃１の内容と浮動小数
点レジスタ＃２の内容を乗算し、その結果を浮動小数点
レジスタ＃３に格納する。この命令は従来命令と同じで
ある。

【０１１７】（６）項番６の加算命令は、配列Ｙ（ｉ）
の１要素と配列Ｚ（ｉ）の１要素の乗算結果をＸに加算
するための命令であり、浮動小数点レジスタ＃０の内容
と浮動小数点レジスタ＃３の内容を加算し、その結果を
浮動小数点汎用レジスタ＃０に格納する。ここで浮動小
数点レジスタ＃０には、初期値としてＸの値が格納され
ているとする。また、この命令は従来命令と同じであ
る。

【０１１８】ここまでで１回目（ｉ）のループの計算を
終えたことになる。

【０１１９】（７）項番７のロード命令では、キャッシ
ュメモリ１２１Ａ、１２１Ｂのいずれかから配列Ｙ（ｉ
＋１）の要素を浮動小数点レジスタ＃１（ＦＲ１）にロ
ードする。ここでは、項番１と同様に、キャッシュメモ
リ１２１Ａからロードされる。また、この時のディスプ
レースメントは、オペランドデータが８バイトであるた
め、８である。

【０１２０】（８）項番８のロード命令では、キャッシ
ュメモリ１２１Ａ、１２１Ｂのいずれかから配列Ｚ（ｉ
＋）の要素を浮動小数点レジスタ＃２（ＦＲ２）にロー
ドする。また、ここでも項番１と同様に、キャッシュメ
モリ１２１Ａからロードされる。

【０１２１】（９）項番９の乗算命令は、項番５と同様
に、配列Ｙ（ｉ＋１）の１要素と配列Ｚ（ｉ＋１）の１
要素の乗算を行なうための命令である。

【０１２２】（１０）項番１０の加算命令は、項番６と
同様に、配列Ｙ（ｉ＋１）の１要素と配列Ｚ（ｉ＋１）
の１要素の乗算結果をＸに加算するための命令である。

【０１２３】ここまでで２回目（ｉ＋１）のループの計
算を終えたことになる。

【０１２４】（１１）項番１１の加算命令は、汎用レジ
スタ＃４の内容に１を加算する命令である。この汎用レ
ジスタ４には、予めキャッシュメモリ１２１Ｂのキャッ
シュ番号１が設定されていると仮定する。このため、こ
の加算により汎用レジスタ＃４の内容は、キャッシュメ
モリ１２１Ａのキャッシュ番号２が保持される。なぜな
ら独立したキャッシュメモリが２つであるため、キャッ
シュ番号としては０と１で表わせ、汎用レジスタの最下
位１ビットで２つのキャッシュメモリを区別できるため
である。

【０１２５】（１２）項番１２のキャッシュスイッチ命
令は、この命令の直後の命令から、汎用レジスタ＃４の
内容２が示すキャッシュメモリ１２１Ａをプリフェッチ
用キャッシュメモリに使用することを指示する命令であ
る。

【０１２６】（１３）項番１３の加算命令は次の配列Ｙ
（ｉ＋２）の要素の主記憶アドレスを求めるための命令
であり、汎用レジスタ＃０の内容に１６を加算し、汎用
レジスタ＃０に格納する。この命令は従来命令と同じで
ある。

【０１２７】（１４）項番１４の加算命令は次の配列Ｚ
（ｉ＋２）の要素の主記憶アドレスを求めるための命令
であり、汎用レジスタ＃１の内容に１６を加算し、汎用
レジスタ＃１に格納する。この命令は従来命令と同じで
ある。

【０１２８】（１５）項番１５の分岐命令は、ループが
終了したか否かを判定するための命令であり、汎用レジ
スタ＃３の内容が０でないとき、Ｌｏｏｐに分岐する。
この時、汎用レジスタ＃３の内容を１だけ減算する。ま
た０の時、分岐を行なわず、それ以降に続く命令を実行
する。ここで汎用レジスタ＃３には、初期値としてルー
プカウント数ｎが格納されているとする。

【０１２９】以上の命令動作において、項番１、２のロ
ード命令が図８のループの第１回目に実行されたときに
は、キャッシュメモリにデータが登録されていないた
め、主記憶からのデータ供給のオーバーヘッドが発生す
る。しかし、本実施例では、それ以降のロード命令では
キャッシュメモリにデータが必ず登録されている状態に
なり、主記憶からのデータ供給のオーバーヘッドが発生
せず、高速に命令を実行できる。たとえば、項番１２の
キャッシュスイッチ命令により、プリフェッチ命令とロ
ード命令が使用するキャッシュメモリが切りかえられる
ため、項番１又は２のロード命令が図８のループの第２
回目に実行されたときには、項番３又は４のプリフェッ
チ命令が図８のループの第１回目にフェッチしたデータ
を格納したキャッシュメモリからデータを読み出しう
る。

【０１３０】さらに本実施例では後述するように、プリ
フェッチ命令が使用するキャッシュメモリとロード命令
が使用するキャッシュメモリとが異なるように制御され
る、たとえば項番３又は４のプリフェッチ命令によるキ
ャッシュメモリへのデータ書き込みを並行して、項番７
又は８のロード命令によるキャッシュからのデータ読み
出しを並行して行える。

【０１３１】これらの命令の動作を図９に従い、説明す
る。まずキャッシュスイッチ命令について説明する。命
令処理ユニット１０１内の命令レジスタ１１１に命令が
取り込まれると、命令実行制御１１２が解読する。命令
実行制御１１２がキャッシュスイッチ命令であることを
識別すると、キャッシュスイッチ命令で指定されたレジ
スタ群１１３の中の汎用レジスタの内容を読み出し、読
み出した内容であるキャッシュ番号をバッファ制御ユニ
ット１０２内のプリフェッチキャッシュ番号レジスタ４
２１にリクエスト信号１１７により設定する。命令実行
制御１１２ではこれによりキャッシュスイッチ命令を終
了し、命令供給回路１１０に対して信号１６５を送る。
この信号１６５により命令供給回路１１０は次に実行す
べき命令を命令レジスタに供給する。

【０１３２】次にプリフェッチ命令について説明する。
命令処理ユニット１０１内の命令レジスタ１１１に命令
が取り込まれると、命令実行制御１１２が解読する。命
令実行制御１１２がプリフェッチ命令であることを識別
すると、命令で指定される主ベースレジスタ、インデッ
クスレジスタ、デイスプレースメントをもとに汎用レジ
スタ１１３を読み出し、アドレス加算器１１５により主
記憶アドレス１１６を計算する。また命令制御１１２で
は、プリフェッチ命令が指定されたことをバッファ制御
ユニット１０２にリクエスト信号１１７により知らせ
る。

【０１３３】バッファ制御ユニット１０２ではプリフェ
ッチ命令の動作を行なうことが指示されると、プリフェ
ッチ命令が指定されたことによりセレクタ４２３により
プリフェッチキャッシュ番号レジスタ４２１を選択し、
それとキャッシュ番号レジスタ１２２Ａ、１２２Ｂの比
較がキャッシュ番号比較回路１２３Ａ、１２３Ｂで行な
われる。この比較回路１２３Ａ、１２３Ｂの結果は、そ
れぞれのキャッシュ制御１２４Ａ、１２４Ｂに送られ、
その結果が等しい場合に対応するキャッシュ制御１２４
Ａまたは１２４Ｂだけが動作する。本実施例では、プリ
フェッチキャッシュ番号レジスタ４２１にはあらかじめ
値１が設定されていると仮定しているため、キャッシュ
メモリ１２１Ｂがこのプリフェッチ命令のために使用さ
れることになる。したがって、キャッシュ制御１２４Ｂ
が命令制御１１２より送られてくる主記憶アドレス１１
６をセレクタ１２５Ｂにより選択し、キャッシュメモリ
１２１Ｂを検索する。キャッシュメモリ１２１Ｂでは、
主記憶アドレス１１６に対応するデータが登録されてい
るか否かの状態１４２Ｂと、登録されている場合は対応
する主記憶データ１４３Ｂを出力する。キャッシュメモ
リ１２１Ｂから出力された状態１４２Ｂは主記憶アクセ
ス制御１２６に送られる。

【０１３４】主記憶アクセス制御１２６では、状態１４
２Ｂが“既に登録済み”であれば、図１で説明したのと
同様に、主記憶アクセス制御１２６の主記憶読み出し判
定回路５０６が信号１６５によりプリフェッチ命令の動
作が終了したことを命令実行制御１１２に報告する。一
方、状態１４２ＢＢ“未登録”を示しているのであれ
ば、アドレス制御１２９によりプリフェッチアドレスレ
ジスタ群１２７に、その主記憶アドレス１１６とプリフ
ェッチキャッシュ番号レジスタ４２１の内容を保持す
る。また記憶制御ユニット１０３に対して主記憶アドレ
ス１１６に従い、主記憶データを読みだすことをリクエ
スト信号１４５により指示する。これより以下の動作は
図１のプリフェッチ命令で説明した動作と同じである。

【０１３５】以上のようにプリフェッチ命令は動作す
る。また、ここでは、キャッシュメモリＢについての動
作を示したが、他のキャッシュメモリについても同様に
動作する。

【０１３６】次にロード命令について説明する。命令処
理ユニット１０１内の命令レジスタ１１１に命令が取り
込まれると、命令実行制御１１２が解読する。命令実行
制御１１２がロード命令であることを識別すると、命令
で指定されるベースレジスタ、インデックスレジスタ、
ディスプレースメントをもとに汎用レジスタ１１３を読
み出し、アドレス加算器１１５により主記憶アドレス１
１６を計算する。また命令実行制御１１２では、ロード
命令が指定されたことをバッファ制御ユニット１０２に
リクエスト信号１１７により知らせる。

【０１３７】バッファ制御ユニットではロード命令の動
作を行なうことが指示されると、まずロード命令が指定
されたことによりセレクタ４２３によりロードキャッシ
ュ番号変換回路４２２の内容が選択され、それとキャッ
シュ番号レジスタ１２２Ａ、１２２Ｂの比較がキャッシ
ュ番号比較回路１２３Ａ、１２３Ｂで行なわれる。ここ
でロードキャッシュ番号変換４２２は、プリフェッチキ
ャッシュ番号レジスタ４２１に保持されているキャッシ
ュ番号以外のキャッシュ番号を出力するものであり、た
とえばプリフェッチキャッシュ番号レジスタ４２１にキ
ャッシュメモリＡのキャッシュ番号が保持されている
と、キャッシュメモリＢのキャッシュ番号を出力する。

【０１３８】この比較回路１２３Ａ、１２３Ｂの結果
は、それぞれのキャッシュ制御１２４Ａ、１２４Ｂに送
られ、その結果が等しい場合に対応するキャッシュ制御
１２４Ａ、１２４Ｂだけが動作する。ここでは仮にキャ
ッシュメモリ１２１Ｂが対応したとすると、キャッシュ
制御１２４Ｂが命令制御１１２より送られてくる主記憶
アドレス１１６をセレクタ１２５Ｂにより選択し、キャ
ッシュメモリ１２１Ｂを検索する。キャッシュメモリ１
２１Ｂでは、主記憶アドレス１１６に対応するデータが
登録されているか否かの状態１４２Ｂと、登録されてい
る場合は対応する主記憶データ１４３Ｂを出力する。キ
ャッシュメモリ１２１Ｂから出力された状態１４２Ｂ
は、主記憶アクセス制御１２６に送られる。

【０１３９】主記憶アクセス制御１２６では、状態１４
２Ｂが既に登録済みであれば、その動作は図１のロード
命令で説明した動作と同じである。一方、状態１４２Ｂ
が未登録を示しているのであれば、アドレス制御１２９
によりロード命令で指定される主記憶アドレスとキャッ
シュ番号変換４２２の出力であるキャッシュ番号をロー
ドアドレスレジスタ１２８に保持する以外は、図１のロ
ード命令で説明した動作と同じである。

【０１４０】以上のようにロード命令は動作する。ここ
ではキャッシュメモリ１２１Ｂについての動作を示した
が、他のキャッシュメモリについても同様に動作する。

【０１４１】なお、本実施例２でも、実施例１と同じ
く、命令はキャッシュメモリＡのみに保持されていると
仮定している。命令をフェッチするリクエスト１６８は
本実施例では、実施例１と異なり、キャッシュメモリＡ
の番号を指定する必要はない。それにかわり、命令キャ
ッシュ番号レジスタ４２０には、キャッシュメモリＡの
番号０が保持されている。セレクタ１６７は命令フェッ
チリクエスト１６８が入力されるときには、これを選択
してセレクタ４２３に送る。セレクタ４２３は、この命
令フェッチリクエストに応答してレジスタ４２０内の番
号０を選択する。この後は、前述したロード命令、プリ
フェッチ命令のときと同じようにして、キャッシュメモ
リＡから命令が読み出される。

【０１４２】以上により本実施例２の装置の基本的な動
作が説明されたが、さらに、図８のプログラムがどのよ
うに実行されるかを説明する。

【０１４３】まず、項番１のロード命令が実行されたと
き、この命令が要求する主記憶データがいずれのキャッ
シュメモリにもないと仮定すると、そのデータを含むブ
ロック（１６バイトと仮定している）が、主記憶１０４
から読み出され、その内のこの命令が指定するデータ
（８バイトと仮定している）が、この命令が指定する浮
動小数点レジスタ＃１に転送される。本実施例では、キ
ャッシュ番号レジスタ４２１には、初期値として、キャ
ッシュメモリＢに対する番号１が予め記憶されていると
仮定している。従って、この項番１のロード命令の実行
時には、ロードキャッシュ変換回路４２２は、キャッシ
ュメモリＡに対するキャッシュ番号０を出力している。
このロード命令に応答して、セレクタ４２３はロードキ
ャッシュ変換回路４２２の出力０を選択するので、この
ロード命令により主記憶から読み出されたブロックは、
キャッシュメモリ１２１Ａに記憶される。こうしてこの
命令の実行が終了する。

【０１４４】この命令の終了にあわせて、次の項番２の
ロード命令が実行される。この命令が要求する主記憶デ
ータも、いずれのキャッシュメモリにないと仮定する
と、この命令も項番１のロード命令と同様に実行され、
この命令が要求する主記憶データを含むブロック（１６
バイト）が、主記憶１０４から読み出され、その内のこ
の命令が指定するデータ（８バイト）が、この命令が指
定する浮動小数点レジスタ＃２に転送され、さらに、項
番１のロード命令の場合と全く同様にして、キャッシュ
メモリ１２１Ａにこのブロックが記憶される。こうして
この命令の実行が終了する。

【０１４５】この命令の終了にあわせて、次の項番３の
プリフェッチ命令が実行される。この命令が指定する主
記憶データもいずれのキャッシュメモリにないと仮定す
ると、このデータの読みだしが主記憶アクセス回路１２
６により要求される。この時点で、この命令の実行の終
了が、命令供給回路１１０に通知される。

【０１４６】このプリフェッチ命令により要求された主
記憶データがその後主記憶から読み出されたときには、
このデータは、キャッシュ番号レジスタ４２１が指定し
ているキャッシュメモリＢにキャッシュ書き込み回路１
３２により、書き込まれる。本実施例では、この主記憶
データが実際に主記憶から読み出されるのを待たない
で、このプリフェッチ命令の実行の終了に応答して次の
項番４のプリフェッチ命令が実行される。この命令が指
定する主記憶データもいずれのキャッシュメモリにない
と仮定すると、このデータの読みだしも主記憶アクセス
回路１２６により要求される。この時点で、この命令の
実行の終了が、命令供給回路１１０に通知される。

【０１４７】このプリフェッチ命令により要求された主
記憶データがその後主記憶から読み出されたときには、
キャッシュ書き込み回路１３２によりこの命令が指定し
たキャッシュメモリＢに書き込まれる。

【０１４８】この主記憶データが実際に主記憶から読み
出されるのを待たないで、次の項番５の乗算命令が実行
される。この命令では、実施例１と同じく、項番１、２
のロード命令でロードされた、浮動小数点レジスタ＃
１，＃２の内容の積が求められ、浮動小数点レジスタ＃
３に格納され、この命令の実行が終了する。

【０１４９】続いて、項番６の加算命令が実行される。
この命令では、実施例１と同じく、項番３の乗算命令で
求められた、浮動小数点レジスタ＃３内の積と浮動小数
点レジスタ＃０の内容（この内容は、予め０にセットし
てあると仮定する）とが加算され、その結果が浮動小数
点レジスタ＃０に格納され、この命令の実行が終了す
る。

【０１５０】続いて、項番７のロード命令が実行され
る。この命令が要求する主記憶データのアドレスは、実
施例１と同じく、項番１のロード命令が要求したデータ
のアドレスとは８バイトしか異ならないので、項番１の
ロード命令の実行時に主記憶からフェッチされたブロッ
ク内にある。従って、今の例では、このデータは、キャ
ッシュメモリＡに保持されていることになる。従って、
この命令が要求するデータはキャッシュメモリＡから読
み出され、浮動小数点レジスタ＃１に格納されて、この
命令の実行が終了する。

【０１５１】つぎの項番８のロード命令についても同様
である。

【０１５２】本実施例で重要なことは、先行する項番３
または４のプリフェッチ命令によりフェッチされたブロ
ックをキャッシュメモリに書き込むのと並行して、項番
７または８のロード命令のためのキャッシュメモリの読
み出しを並行して行えることである。即ち、本実施例で
は、項番３または４のプリフェッチ命令により要求され
たデータが主記憶から読み出され、キャッシュメモリに
書き込まれるのを待たないで、後続の項番５以降の命令
を実行している。従って、そのデータが項番７または８
のロード命令の実行時にバッファ制御ユニット１０２に
主記憶１０４から到達することが起こりうる。しかし、
本実施例では、項番３または４のプリフェッチ命令が要
求した主記憶データの登録に用いるキャッシュメモリは
キャッシュメモリＢであり、項番７または８のロード命
令が要求した主記憶データの読みだしに用いるキャッシ
ュメモリは、これと異なるキャッシュメモリＡであるよ
うにこれらの命令のために使用するキャッシュメモリ
が、セレクタ４２３により選択されるので、前者の命令
によるデータの書き込みと後者の命令によるデータの読
みだしは互いに影響されることなく並行して実行される
ことになる。

【０１５３】さて、項番７または８のロード命令の実行
後に、項番９，１０の乗算命令と加算命令が、項番６，
７の命令と同様に実行される。

【０１５４】その後項番１１の加算命令が実行される。
この命令は、レジスタ群１１３内の汎用レジスタ＃４の
内容（現在の例では、値が１）を図８のループを実行す
る毎に、さらに１増大するために用いられる。この増大
により、次ぎのキャッシュスイッチ命令によりプリフェ
ッチ命令用のキャッシュメモリを切り替えることができ
る。今の例では、この命令を実行した結果、この汎用レ
ジスタの内容は２となる。

【０１５５】即ち、次ぎの項番１２のキャッシュスイッ
チ命令が実行されると、この汎用レジスタ＃４内の値の
最下位ビット（今の例では０）がプリフェッチキャッシ
ュレジスタ番号レジスタ４２１にセットされる。こうし
て、この命令より後に実行されるプリフェッチ命令およ
びロード命令に対しては、それぞれ、キャッシュメモリ
Ａ，Ｂが用いられることになる。

【０１５６】次ぎの項番１３，１４の加算命令が実行さ
れて、項番１、２のロード命令が要求するメモリアドレ
スが１６だけ増大されるように、事前に汎用レジスタ＃
０、＃１の内容が１６だけ増大される。

【０１５７】次ぎに項番１５の分岐命令が実行され、そ
の後、図８のループが繰り返えされる。

【０１５８】図８のプログラムは、このループ繰返しで
再実行された項番１のロード命令が要求する主記憶デー
タを含むブロックを項番３のプリフェッチ命令により先
行して主記憶より読みだされるようにプログラムされて
いる。従って、本実施例では、項番３の後の、項番４か
ら１５の命令列の実行に通常必要な時間よりメモリから
のデータの読みだし時間が短いように設計されている。
このため、項番１のロード命令の再実行時には、この命
令が必要とする主記憶データは、通常は、項番３のプリ
フェッチ命令のために用いるキャッシュメモリＢに既に
登録されている。従って、項番１のロード命令の再実行
時は、それが要求するデータをキャッシュメモリＢから
読みだすことができ、この命令を高速に実行することが
できる。もし、なんらかの理由、例えば、主記憶に対す
る、他の装置、例えば、入出力装置からのメモリアクセ
ス要求との競合により、項番３のプリフェッチ命令のた
めの主記憶データの読みだしが遅延されたときには、項
番１のロード命令の再実行時には、この命令が要求する
データがまだキャッシュメモリＢに登録されていないこ
とが起こりうる。

【０１５９】本実施例で重要なことは、既に述べたよう
に、このようなときには、主記憶アクセス１２６は、こ
のロード命令のための主記憶アクセスを要求しないで、
先行するプリフェッチ命令、今の例では、項番３の命令
により起動した主記憶データ読み出し要求により読み出
したブロックが、バッファ制御ユニット１０２に読み出
されたときに、このブロック内のデータをこのロード命
令が要求したデータとして利用するようになっている。
これにより、同じデータを主記憶から読みださないよう
にするとともに、ロード命令の実行がなるべく遅延しな
いようにしている。

【０１６０】このキャッシュスイッチ命令を用いること
によりプログラムでは、プリフェッチ命令、ロード命令
でキャッシュ番号を意識する必要がなくなり、さらにル
ープ構造をもつプログラムにおいては、ループが１回繰
り返される毎にキャッシュスイッチ命令でキャッシュメ
モリを切り替えることができるので、ループ単位でキャ
ッシュメモリに必ず存在するという状態が作り出せ、主
記憶アクセスを高速に行なうことができる。

【０１６１】（実施例３）以上、説明した実施例１，２
では、いずれかの命令でキャッシュメモリを指定し、命
令で複数のキャッシュメモリのいずれかを指定する必要
がある。次にプログラムで複数のキャッシュメモリを意
識することなく、主記憶アクセスを高速に行なう実施例
３について述べる。

【０１６２】図１２は本実施例による装置の概略図であ
る。図において図１又は図９と同じ参照番号は同じもの
をさす。本実施例では、実施例２のプリフェッチキャッ
シュ番号レジスタ４２１にかえて、１ビットのプリフェ
ッチキッシュ番号カウンタ４２１Ａが設けられ、このカ
ウン４２１Ａを命令実行制御１１２が、ループの繰り返
しを判定する分岐命令（ＢＣＴ命令）を解読したときに
出力する信号１６６Ａによりカウントアップする点が実
施例２と主に異なる。

【０１６３】これを実現するために、デ−タ処理装置に
は、図１０（ａ），（ｂ）で示すようなプリフェッチ命
令とロード命令を用いる。これらは実施例２で用いた、
図７（ａ），（ｂ）に示す命令と同じである。本実施例
では、図７（ｃ）のキャッシュスイッチ命令を用いな
い。

【０１６４】これらの命令列を用い、図３の処理を行う
オブジェクトプログラムを図１１に示す。このプログラ
ムは図８のプログラム中の項番１２のキッシュスイッチ
命令と、その命令が指定する汎用レジスタ＃４を更新す
るための、項番１１の加算命令を省略したものになって
いる。

【０１６５】カウンタ４２１Ａにはあらかじめキャッシ
ュメモリＢの番号１が保持されていて、実施例２のプリ
フェッチキャッシュ番号レジスタ４２１と同じように使
用される。したがって、図１１の項番１，２，７，８の
ロード命令はキャッシュメモリＡに対して行なわれ、項
番３，４のプリフェッチ命令は、キャッシュメモリＢに
対して行なわれる。項番１３の分岐命令を命令実行制御
１６８Ａが解読したときには、これが出力する信号１６
６Ａによりカウンタ４２１がカウントアップされ、その
値が０になる。したがって、図１１のループが繰り返さ
れたときには、ロード命令とプリフェッチ命令が使用す
るキャッシュメモリがそれぞれＢ，Ａとなる。このよう
に、本実施例では、ループの繰り返しごとにプリフェッ
チ命令とロード命令が使用するキャッシュメモリを切り
かえることができ、実施例２で用いたキャッシュスイッ
チ命令も必要としない。

【０１６６】以上、データを一時格納するキャッシュメ
モリを２個としたが、さらに増やしても同様な考え方で
実現できる。さらに命令については、データと同じキャ
ッシュメモリに格納すると仮定しているが、命令とデー
タとを分けたキャッシュメモリ構成としてもよい。

【０１６７】

【発明の効果】本発明によれば、主記憶データを一時格
納する、複数で、かつそれぞれが同格のキャッシュメモ
リを用いて、一方を主記憶データの先取り用キャッシュ
メモリとして、他方を一般的なキャッシュメモリとして
動作できるので、プログラムにおける主記憶データのア
クセスにおいて、ロード命令でキャッシュメモリから読
みだす処理と、プリフェッチ命令でキャッシュメモリに
書き込む処理とが衝突せずに独立にアクセスでき、主記
憶アクセスを高速に行なうことができる。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の第１の実施例の
構成図。

【図２】図１の装置に用いられる、それぞれ複数のキャ
ッシュの１つを指定できるプリフェッチ命令とキャッシ
ュロード命令のフォーマットを示す図

【図３】内積計算ソースプログラムの例を示す図。

【図４】図２の命令列を用いた内積計算オブジェクトプ
ログラムの例を示す図。

【図５】図１の主記憶アクセス制御（１２６）のブロッ
ク図。

【図６】図１のアドレス制御（１２９）のブロック図。

【図７】本発明による第２の実施例で用いるプリフェッ
チ命令、キャッシュスイッチ命令のフォーマットを示す
図。

【図８】図７の命令列を用いた内積計算オブジェクトプ
ログラムの例を示す図。

【図９】本発明によるデータ処理装置の第２の実施例を
示す図。

【図１０】本発明の第３の実施例で用いるプリフェッチ
命令とロード命令のフォーマットを示す図。

【図１１】図１０の命令列を用いた内積計算オブジェク
トプログラムの例を示す図。

【図１２】本発明によるデータ処理装置の第３の実施例
を示す図。

【符号の説明】

１０１…命令処理ユニット、１０２…バッファ制御ユニ
ット、１０３…記憶制御ユニット、１１１…命令レジス
タ、１１２…命令実行制御、１１３…汎用レジスタ、浮
動小数点レジスタを含むレジスタ群、１１４…演算器、
１１５…アドレス加算器、１２４Ａ／Ｂ…キャッシュ制
御、１２１Ａ、１２１Ｂ…キャッシュメモリ、１２６、
６２６…主記憶アクセス制御、１２７…プリフェッチキ
ャッシュアドレスレジスタ、１２８…ロードキャッシュ
アドレスレジスタ、１２２Ａ、１２２Ｂ…キャッシュ番
号レジスタ、１３２…キャッシュ書き込み回路、１３０
…一致検出回路、４２２…キャッシュ番号変換。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中澤 喜三郎 神奈川県相模原市相模台６丁目29番10号 (72)発明者 中村 宏 茨城県つくば市並木４丁目1043番 (72)発明者 位守 弘充 茨城県つくば市天久保２丁目23番６号 (72)発明者 中越 順二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 和田 英夫 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (18)

【特許請求の範囲】
1. 【請求項１】主記憶と、 該主記憶のデータの一部のデータの写をそれぞれ保持す
   る、複数のキャッシュメモリと、 主記憶内のデータをキャッシュメモリにプリフェッチす
   ることを要求する第１種の命令に応答して、該主記憶か
   ら少なくともその命令が要求するデータを含むデータを
   読みだす主記憶アクセス手段と、 該読み出されたデータを該複数のキャッシュメモリの内
   のいずれか一つのキャッシュメモリに格納する手段と、 主記憶内のデータを処理装置に読み出すことを要求する
   第２種の命令に応答して、その命令が要求するデータが
   いずれか一つのキャッシュメモリに存在するかを判別
   し、そのデータがいずれか一つのキャッシュメモリに存
   在する場合には、そのキャッシュメモリからそのデータ
   を処理装置に読み出すキャッシュメモリ読み出し手段で
   あって、該格納手段がデータを格納しようとするキャッ
   シュメモリと異なるキャッシュメモリに対しては該格納
   手段によるデータの格納と並行して該読み出しを実行可
   能なものとを有するデータ処理装置。
2. 【請求項２】該格納手段は、異なる第１種の命令に対し
   て主記憶から読み出されたデータを異なるキャッシュメ
   モリに格納するように、それぞれの第１種の命令に対し
   てそれぞれが要求したデータを格納するキャッシュメモ
   リを選択する手段を有する請求項１記載のデータ処理装
   置。
3. 【請求項３】該選択手段は、複数の第１種の命令のそれ
   ぞれのが指定する情報に従い、それぞれの命令が要求し
   た主記憶データを格納するキャッシュメモリを選択する
   手段を有する請求項２記載のデータ処理装置。
4. 【請求項４】該キャッシュメモリ読み出し手段は、異な
   る第２種の命令に対してそれぞれが要求する主記憶デー
   タが存在するか否かを判別するキャッシュメモリをそれ
   ぞれの命令が指定する情報により選択する手段を有する
   請求項３記載のデータ処理装置。
5. 【請求項５】該選択手段は、 該複数のキャッシュメモリの一つを指定する情報を保持
   する手段と、 第３種の命令に応答して、該情報を他のキャッシュメモ
   リを指定する情報に変更する手段と、 第１種の命令が要求した主記憶データを格納すべきキャ
   ッシュメモリとして該保持手段に保持された情報により
   指定されるキャッシュメモリを選択する手段からなる請
   求項３記載のデータ処理装置。
6. 【請求項６】該第３種の命令は、該保持された情報の変
   更を求める命令である請求項５記載のデータ処理装置。
7. 【請求項７】該保持手段は、カウンタであり、該更新手
   段は、該第３種の命令に応答してそのカウンタを更新す
   る手段である請求項５記載のデータ処理装置。
8. 【請求項８】該第３種の命令は、該第１種と第２種の命
   令が含まれたループを繰返して実行することを指示する
   命令である請求項５記載のデータ処理装置。
9. 【請求項９】該キャッシュメモリ読み出し手段は、該保
   持手段に保持された情報により指定されるキャッシュメ
   モリと異なるキャッシュメモリに対して、第２種の命令
   が要求したデータがあるかを選択的に判別する手段を有
   する請求項５記載のデータ処理装置。
10. 【請求項１０】主記憶と、 該主記憶のデータの一部のデータの写をそれぞれ保持す
    る、複数のキャッシュメモリと、 主記憶内のデータをキャッシュメモリにプリフェッチす
    ることを要求する第１種の命令に応答して、該主記憶か
    ら少なくともその命令が要求するデータを含むデータを
    読みだす主記憶アクセス手段と、 該読み出されたデータを該複数のキャッシュメモリの内
    の、その命令が指定するいずれか一つのキャッシュメモ
    リに格納する手段と、 主記憶内のデータを処理装置に読み出すことを要求する
    第２種の命令に応答して、その命令が要求するデータが
    その命令が指定するキャッシュメモリに存在するかを判
    別し、そのデータがそのキャッシュメモリに存在する場
    合には、そのキャッシュメモリからそのデータを処理装
    置に読み出すキャッシュメモリ読み出し手段とを有する
    データ処理装置。
11. 【請求項１１】主記憶と、 該主記憶のデータの一部のデータの写をそれぞれ保持す
    る、複数のキャッシュメモリと、 主記憶内のデータをキャッシュメモリにプリフェッチす
    ることを要求する第１種の命令に応答して、該主記憶か
    ら少なくともその命令が要求するデータを含むデータを
    読みだす主記憶アクセス手段と、 該複数のキャッシュメモリの一つを指定する情報を保持
    する手段と、 該読み出されたデータを該情報により定まるキャッシュ
    メモリに格納する手段と、 主記憶内のデータを処理装置に読み出すことを要求する
    第２種の命令に応答して、その命令が要求するデータ
    が、該情報により定まるキャッシュメモリと異なるいず
    れか一つのキャッシュメモリに存在するかを判別し、そ
    のデータがそのキャッシュメモリに存在する場合には、
    そのキャッシュメモリからそのデータを処理装置に読み
    出すキャッシュメモリ読み出し手段と、 第３種の命令に応答して、該情報を他のキャッシュメモ
    リを指定する情報に変更する手段とを有するデータ処理
    装置。
12. 【請求項１２】該第３種の命令は、該保持された情報の
    変更を求める命令である請求項１１記載のデータ処理装
    置。
13. 【請求項１３】該保持手段は、カウンタであり、該更新
    手段は、該第３種の命令に応答してそのカウンタを更新
    する手段である請求項１１記載のデータ処理装置。
14. 【請求項１４】該第３種の命令は、該第１種と第２種の
    命令が含まれたループを繰返して実行することを指示す
    る命令である請求項１１記載のデータ処理装置。
15. 【請求項１５】主記憶内のデータをキャッシュメモリに
    プリフェッチすることを要求する少なくとも一つの先行
    する第１種の命令に応答して、該主記憶から少なくとも
    その命令が要求するデータを含む第１のデータを読みだ
    し、 該読み出された第１のデータを複数のキャッシュメモリ
    の内の第１のキャッシュメモリに格納し、 該主記憶内の該第１のデータに含まれるデータを処理装
    置に読み出すことを要求する、該先行する第１種の命令
    に後続する第２種の命令に応答して、その命令が要求す
    るデータをその第１のキャッシュメモリから、読み出
    し、 該第１種の命令に後続する少なくとも一つの第１種の命
    令に応答して、該主記憶から少なくともその命令が要求
    するデータを含む第２のデータを読みだし、 該読み出された第２のデータを該複数のキャッシュメモ
    リの内の第２のキャッシュメモリに、該第１のデータを
    該第１のキャッシュメモリから読み出すのと並行して、
    格納するデータ処理方法。
16. 【請求項１６】該後続する第１種の命令は、該第２種の
    命令より先に実行された命令である請求項１５記載のデ
    ータ処理方法。
17. 【請求項１７】主記憶内のデータをキャッシュメモリに
    プリフェッチすることを要求する複数の先行する第１種
    の命令のそれぞれに応答して、該主記憶から少なくとも
    それぞれの命令の一つが要求するデータを含む複数群の
    データを読みだし、 該読み出された複数群のデータを複数のキャッシュメモ
    リの内の第１のキャッシュメモリに格納し、 該主記憶内の該複数群の一つの群に含まれるデータを処
    理装置に読み出すことをそれぞれ要求する、該先行する
    第１種の命令に後続する複数の第２種の命令に応答し
    て、それぞれの命令が要求する複数のデータをその第１
    のキャッシュメモリから、読み出し、 該複数の第１種の命令に後続する複数の第１種の命令に
    応答して、該主記憶から少なくともそれぞれの命令の一
    つが要求するデータを含む他の複数群のデータを読みだ
    し、 該読み出された他の複数群のデータを該複数のキャッシ
    ュメモリの内の第２のキャッシュメモリに、該複数のデ
    ータを該第１のキャッシュメモリから読み出すのと並行
    して、格納するデータ処理方法。
18. 【請求項１８】主記憶と、 該主記憶に保持されたデータの一部のデータをそれぞれ
    保持する、少なくとも一つのキャッシュメモリと、 該主記憶内のデータをキャッシュメモリに転送すること
    を要求するプリフェッチ命令に応答して、その命令が指
    定するデータ（プリフェッチすべきデータ）の主記憶ア
    ドレスを、そのプリフェッチすべきデータがキャッシュ
    メモリに転送されるまで保持する手段と、 そのプリフェッチすべきデータの転送が完了する前に、
    該主記憶内のデータを該データ処理装置内の複数のレジ
    スタの一つに転送することを要求するロード命令が実行
    されたとき、該ロード命令が指定した、ロードすべきデ
    ータの主記憶アドレスと該保持されたプリフェッチすべ
    きデータの主記憶アドレスを比較する手段と、 該ロードすべきデータが該キャッシュメモリに保持され
    ていないが、該比較手段により主記憶アドレスの一致が
    検出されたときには、該ロードすべきデータの該主記憶
    からの読み出しを行わないで、該プリフェッチすべきデ
    ータが該主記憶から読み出されたときに、そのデータを
    該ロードすべきデータとして使用する主記憶アクセス制
    御手段とを有するデータ処理装置。