DE19743316C2 - Cursorspeichervorrichtung - Google Patents

Abstract

Es werden Cursormusterdaten bildende erste und zweite Musterdaten offenbart, die in Bänken (101a, 101b) getrennt gespeichert werden. Ein Cursorspeicherkörper (101) gibt die ersten und zweiten Musterdaten gleichzeitig aus den Bänken (101a, 101b) aus. Daher kann eine Leseschaltung (102) die ersten und zweiten Musterdaten mit einer einfachen Steuerung gleichzeitig über ein Tor (P2) ausgeben. Mit diesem Aufbau kann ein einfach steuerbarer Cursorspeicher bereitgestellt werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Cursorspei­ chervorrichtung, in der ein Cursormuster repräsentierende Daten (nachfolgend als Musterdaten bezeichnet) gespeichert sind.

Zunächst handelt es sich bei einem Cursormuster um ein Mu­ ster, das auf einem Monitor angezeigt wird und dort entspre­ chend einer Mausbetätigung oder dergleichen bewegt wird. Ein typisches Beispiel für das Cursormuster ist in Fig. 7 darge­ stellt. Das Cursormuster CUR_P gemäß Fig. 7 besteht aus 64 × 64 Bildpunkten. Die nachfolgende Erörterung erfolgt unter Verwendung des Cursormusters CUR_P.

Es folgt eine Erläuterung einer Struktur der das Cursormuster repräsentierenden Musterdaten CUR_D. Fig. 8 zeigt eine sche­ matische Ansicht der Struktur der Musterdaten CUR_D. Jeder Bildpunkt des Cursormusters CUR_P wird unter Verwendung zwei­ er Bits (einem flachen Bit und einem tiefen Bit) ausgedrückt. Musterdaten CUR_D0 stellen eine Gruppe flacher Bits dar, die aus insgesamt 64 × 64 Bit bestehen (64 Bit in vertikaler Richtung und 64 Bit in horizontaler Richtung). Musterdaten CUR_D1 stellen eine Gruppe tiefer Bits dar, die aus insgesamt 64 × 64 Bit besteht (64 Bit in vertikaler Richtung und 64 Bit in horizontaler Richtung). Beispielsweise wird ein Bildpunkt P00 in Fig. 7 durch ein flaches Bit P00_0 in den Musterdaten CUR_D0 gemäß Fig. 8 und ein tiefes Bit P00_1 in den Musterda­ ten CUR_D1 ausgedrückt.

Durch jeden zwei Bit umfassenden Bildpunkt des Cursormusters CUR_P, können vier Farbarten ausgedrückt werden. Beispiels­ weise wird transparent, rot, schwarz und grün bei einer Kombination des flachen Bits und des tiefen Bits von 0:0, 0:1, 1:0 bzw. 1:1 angegeben.

Eine Cursorspeichervorrichtung ist ein Zweitorspeicher zum Speichern der Musterdaten CUR_D. Ein Zweitorspeicher weist zwei Tore auf, von denen jedes entweder eine Dateneingabe oder eine Daten­ ausgabe oder beides ausführt.

Fig. 9 zeigt ein Blockschaltbild eines Aufbaus einer für das Cursormuster CUR_P verwendeten Cursorspeichervorrichtung 200 gemäß dem Stand der Technik (vgl. "220 MHz Monolithic CMOS Triple 256 × 8 RAMDAC", Datenblatt zu Bt 497/Bt 498, Brooktree Corp, 1995).

Es folgt eine Erläuterung des Aufbaus der Cursorspeichervorrichtung 200. Die Cursorspeichervorrichtung 200 umfaßt einen Cursorspeicher 201 zum Speichern der Musterdaten CUR_D, eine Leseschaltung 202 zum Durchführen eines Lesevorgangs der Musterdaten CUR_D0 und der Musterdaten CUR_D1 aus dem Cursorspeicher 201 und eine Lese/Schreibschaltung 203 zum Durchführen eines Le­ se- und Schreibvorgangs der Musterdaten CUR_D0 und der Mu­ sterdaten CUR_D1 aus dem und in den Cursorspeicher 201.

Der Cursorspeicher 201 weist den folgenden Aufbau auf, da die Musterdaten CUR_D in 32-Bit-Einheiten über ein Le­ se/Schreibtor P1 ein- oder ausgegeben werden. Der Cursorspei­ cher 201 enthält Ebenen P_0 und P_1 zum Speichern der Musterdaten CUR_D0 bzw. der Musterdaten CUR_D1. Jede der Ebe­ nen P_0 und P_1 ist eine Speicherzellenanordnung von 64 Zei­ len und 64 Spalten. Jeder Zeile der Speicherzellenanordnung ist alle 32 Spalten eine Adresse zugewiesen. Im einzelnen sind der Ebene P_0 Adressen #0 bis #127 zugewiesen und der Ebene P_1 Adressen #128 bis #255. Unter jeder Adresse sind 32 Datenbits gespeichert.

Die Lese/Schreibschaltung 203 umfaßt das für die Ein- und Ausgabe der Musterdaten CUR_D0 und CUR_D1 verwendete Le­ se/Schreibtor P1. Das Lese/Schreibtor P1 enthält 32 Anschlüs­ se und führt die Eingabe und Ausgabe der Musterdaten CUR_D in 32-Bit-Einheiten über die 32 Anschlüsse durch.

Die Leseschaltung 202 umfaßt einen Multiplexer MUX, Schiebe­ register SR0 und SR1, ein Lesetor P2 und eine Steuerschaltung CTL2.

Das Lesetor P2 führt lediglich eine Ausgabe der Musterdaten CUR_D durch und enthält zwei Anschlüsse zur klaren Unter­ scheidung zwischen den Musterdaten CUR_D0 und den Musterdaten CUR_D1.

Die Leseschaltung 202 gibt die Musterdaten CUR_D0 und CUR_D1 bitweise an dem entsprechenden Anschluß des Lesetors P2 aus. Dementsprechend weist der Cursorspeicher 201 einen grundlegenden Aufbau zum bitweisen Ausgeben der Musterdaten CUR_D0 und der Musterdaten CUR_D1 auf. Zur effektiven Nutzung der Schaltungsfläche weist der Cursorspeicher 201 je­ doch einen Aufbau auf zum Ausgeben von Daten an die Lese­ schaltung 202 in 32-Bit-Einheiten (eine Datenadresse) ent­ sprechend dem 32-Bit-Ausgang zu der Lese/Schreibschaltung 203.

Der Multiplexer MUX empfängt die aus dem Cursorspeicher 201 gelesenen 32 Datenbits. Der Multiplexer MUX gibt die emp­ fangenen 32 Datenbits an das Schieberegister SR0 aus, falls es sich bei den 32 Datenbits um die Musterdaten CUR_D0 handelt, und an das Schieberegister SR1, falls die 32 Datenbits die Musterdaten CUR_D1 sind. Die Schieberegister SR0 und SR1 geben die Musterdaten CR_D0 bzw. CUR_D1 entsprechend einem der Cursorspeichervorrichtung 200 an außen zugeführten (nicht gezeigten) Takt an das Lesetor P2 aus.

Die Eingabe/Ausgabe-Operation über das Lese/Schreibtor P1 er­ folgt für eine Art der Musterdaten CUR_D0 und CUR_D1. Dagegen muß die Ausgabeoperation über das Lesetor P2 für beide Arten der Musterdaten CUR_D0 und CUR_D1 gleichzeitig erfolgen. Dies liegt darin begründet, daß die Farbe eines jeden Bildpunkts unbestimmt ist, solange nicht sowohl das flache als auch das tiefe Bit eines jeden Bildpunkts des Cursormusters CUR_P ver­ fügbar ist. Der Lesevorgang der Musterdaten CUR_D aus dem Cursorspeicher 201 zu dem Lesetor P2 erfolgt in 32-Bit- Einheiten entsprechend dem Lesevorgang der Musterdaten CUR_D aus dem Cursorspeicher 201 zu dem Lese/Schreibtor P1, um die Schaltungsfläche effektiv zu nutzen.

Das Lese/Schreibtor P1 und das Lesetor P2 führen die Einga­ be/Ausgabe der Musterdaten CUR_D asynchron und zeitgleich durch.

Die bekannte Cursorspeichervorrichtung 200 mit dem vorstehend erläuter­ ten Aufbau weist den folgenden Nachteil auf: die Steuerschal­ tung CTL2 steuert den Cursorspeicher 201 und die Lese­ schaltung 202 anhand der nachfolgenden Schritte gemäß Fig. 10, um eine Zeile des Cursormusters CUR_P gemäß Fig. 7 anzu­ zeigen:

• 1. Variablen i, j und k werden initialisiert (Schritt S201).
• 2. Die Steuerschaltung CTL2 setzt eine Spaltenadresse PY auf 0. Der Cursorspeicher 201 liest die unter der Adresse #0 gespeicherten 32-Bit-Daten. Die Leseschaltung 202 speichert die gelesenen Daten in dem Schieberegister SR0 (Schritte S202 bis S204 und S208 bis S211).
• 3. Die Steuerschaltung CTL2 setzt die Spaltenadresse PY auf 2. Der Cursorspeicher 201 liest die unter der Adresse #128 gespeicherten 32-Bit-Daten. Die Leseschaltung 202 speichert die gelesenen Daten in dem Schieberegister SR1 (Schritte S202, S203, S205, S208 bis S210, S212 und S213).
• 4. Die Schieberegister SR0 und SR1 geben entsprechend dem Takt ein Bit der gespeicherten 32-Bit-Daten aus (Schritt S214).
• 5. Durch einunddreißigmaliges Wiederholen des Schritts S214 geben die Schieberegister SR0 und SR1 die gesamten ge­ speicherten 32-Bit-Daten aus (Schritte S214 bis S217).
• 6. Die Steuerschaltung CTL2 setzt die Spaltenadresse PY auf 1. Der Cursorspeicher 201 liest die unter der Adresse #1 gespeicherten 32-Bit-Daten. Die Leseschaltung 202 speichert die gelesenen Daten in dem Schieberegister SR0 (Schritte S202, S203, S206, S208 bis S211).
• 7. Die Steuerschaltung CTL2 setzt die Spaltenadresse PY auf 3. Der Cursorspeicher 201 liest die unter der Adresse #129 gespeicherten 32-Bit-Daten. Die Leseschaltung 202 speichert die gelesenen Daten in dem Schieberegister SR1 (Schritte S202, S203, S207 bis S210, S212 und S213).
• 8. Die Schieberegister SR0 und SR1 geben entsprechend dem Takt ein Bit der gespeicherten 32-Bit-Daten aus (Schritt S214).
• 9. Durch einunddreißigmaliges Wiederholen des Schritts S214 geben die Schieberegister SR0 und SR1 die gesamten ge­ speicherten 32-Bit-Daten aus (Schritte S214 bis S217).

Eine solche komplexe Steuerung ist unvorteilhafterweise er­ forderlich, da die Spaltenadresse PY auf 0, 2, 1 und 3 in dieser Reihenfolge gesetzt werden muß. Daher ergibt sich ein komplexer Aufbau der Steuerschaltung CTL2. Hinsichtlich der gesamten Cursorspeichervorrichtung 200 ergeben sich eine begrenzte Be­ triebsgeschwindigkeit und vergrößerte Schaltungsabmessungen. Falls, darüber hinaus, die Betriebsgeschwindigkeit der Cur­ sorspeichervorrichtung die tatsächlich geforderte nicht erreicht, so ist eine weitere Schaltung zum Ausgleichen des Geschwindig­ keitsunterschieds erforderlich.

Der Beitrag "New Concepts in Display Technology" von J. Adams, R. Wallis in Computer 8/1977, Seiten 61 bis 69 beschreibt eine Cursorspeichervorrichtung mit einer Cursorspeichereinrichtung zur Datenspeicherung, einer Leseeinrichtung und einer Lese/Schreibeinrichtung.

US-5 295 254 A offenbart die Partitionierung eines Speichers, gemäß der Zellengruppen hoher Ordnung an einem unterschiedlichen Ort wie Zellengruppen niedriger Ordnung abgespeichert werden.

US-5 450 549 A zeigt eine zeilenweise Abspeicherung abgetasteter Bilddaten und insofern eine Cursorspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1. Aufgrund der gemäß der Lehre der US-5 450 549 notwendigen Verwendung eines asynchronen Warteschlangenarbiters ist die vorzunehmende Steuerung beim Schreiben in/Auslesen aus der Speichervorrichtung jedoch äußerst aufwendig.

Es ist folglich Aufgabe der vorliegenden Erfindung, eine Cursorspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, dass eine einfach steuerbare Cursorspeichervorrichtung geschaffen ist.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, dass eine Cursorspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 derart ausgestaltet wird, wie dies durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 angegeben ist.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Patentansprüchen angegeben.

Gemäß einer ersten vorteilhaften Weiterbildung der Erfindung umfaßt die Lese/Schreibeinrichtung ein Lese/Schreibtor zum Eingeben/Ausgeben der ersten und zweiten Musterdaten, und ei­ nen zwischen dem Lese/Schreibtor und dem Cursorspeicher angeordneten Kreuzschienenschalter zum Umschalten zwischen den hochwertigen Bits und den niederwertigen Bits in Abhän­ gigkeit davon, ob die ersten Musterdaten oder die zweiten Mu­ sterdaten über das Lese/Schreibtor eingegeben/ausgegeben wer­ den sollen.

Gemäß einer zweiten vorteilhaften Weiterbildung der Erfindung ist der Kreuzschienenschalter der ersten vorteilhaften Wei­ terbildung durch ein Lese/Schreibadressensignal zum Bestimmen einer Adresse in dem Cursorspeicher steuerbar, wenn die Lese/Schreibeinrichtung den Lese/Schreibvorgang durchführt.

Gemäß einer dritten vorteilhaften Weiterbildung der Erfindung umfaßt die Leseeinrichtung ein zum Ausgeben der ersten und zweiten Musterdaten verwendbares Lesetor, und einen zwischen dem Lesetor und dem Cursorspeicher angeordneten Kreuz­ schienenschalter zum Umschalten zwischen den ersten Musterda­ ten und den zweiten Musterdaten in Abhängigkeit davon, ob die hochwertigen Bits oder die niederwertigen Bits über das Lese­ tor ausgegeben werden sollen.

Gemäß einer vierten vorteilhaften Weiterbildung der Erfindung ist der Kreuzschienenschalter der dritten vorteilhaften Weiterbildung durch ein Leseadressensignal zum Bestimmen einer Adresse in dem Cursorspeicher steuerbar, wenn die Lese­ einrichtung den Lesevorgang durchführt.

Gemäß einer fünften vorteilhaften Weiterbildung der Erfindung umfaßt die Leseeinrichtung der dritten vorteilhaften Weiter­ bildung weiterhin zwischen dem Kreuzschienenschalter und dem Lesetor angeordnete Schieberegister zum bitweisen Ausgeben der ersten und zweiten Musterdaten an das Lesetor.

Gemäß einer sechsten vorteilhaften Weiterbildung der Erfin­ dung sind der erste bis vierte Block so ausgestaltet, daß sie durch ein Adressensignal zum Bestimmen einer Adresse in dem Cursorspeicher aufeinanderfolgend bestimmbar sind.

Gemäß einer siebten vorteilhaften Weiterbildung der Erfindung umfaßt die Leseeinrichtung der sechsten vorteilhaften Weiter­ bildung einen Inkrementierer zum Erzeugen des Adressensi­ gnals.

Gemäß einer achten vorteilhaften Weiterbildung der Erfindung umfaßt die Leseeinrichtung der fünften vorteilhaften Weiter­ bildung weiterhin einen Schieberegistersteuerzähler zum Steu­ ern des Schieberegisters.

Gemäß einer neunten vorteilhaften Weiterbildung der Erfindung sind die ersten bis vierten Blocks der achten vorteilhaften Weiterbildung so ausgestaltet, daß sie durch ein Adressensi­ gnal zum Bestimmen einer Adresse in dem Cursorspeicher aufeinanderfolgend bestimmbar sind, wobei die Leseeinrichtung einen Inkrementierer zum Erzeugen des Adressensignals und ei­ nen Blockzähler zum Zählen der Anzahl von Blöcken in der er­ sten und zweiten Bank aufweist, und wobei der Schieberegistersteuerzähler und der Inkrementierer durch den Blockzähler steuerbar sind.

Gemäß einer zehnten vorteilhaften Weiterbildung der Erfindung empfängt die Leseeinrichtung der neunten vorteilhaften Wei­ terbildung ein von außen in die Cursorspeichervorrichtung eingegebenes Ladesignal zum Anfordern eines Lesestarts durch die Leseein­ richtung, wobei der Schieberegistersteuerzähler, der Inkre­ mentierer und der Blockzähler basierend auf dem Ladesignal mit ihren entsprechenden Operationen beginnen.

Gemäß einer elften vorteilhaften Weiterbildung der Erfindung empfängt der Cursorspeicher ein Lese/Schreibadressen­ signal zum Bestimmen einer Adresse in dem Cursorspeicher, wenn die Lese/Schreibeinrichtung den Lese- und Schreibvorgang durchführt, und ein Leseadressensignal zum Be­ stimmen einer Adresse in dem Cursorspeicher, wenn die Leseeinrichtung den Lesevorgang durchführt, wobei das Le­ se/Schreibadressensignal und das Leseadressensignal gemeinsam gebildet sind.

Bei der erfindungsgemäßen Cursorspeichervorrichtung kann die Leseein­ richtung aufgrund der ersten und zweiten Bank eine Steuerung zum zeitgleichen Lesen der ersten und zweiten Musterdaten durchführen. Dies führt zu einer vereinfachten Steuerung durch die Steuereinrichtung, wodurch eine effiziente Nutzung der Schaltungsfläche möglich ist.

In der Cursorspeichervorrichtung gemäß der ersten vorteilhaften Weiter­ bildung kann die Operation der Lese/Schreibeinrichtung durch einen einfach aufgebauten Kreuzschienenschalter realisiert werden.

In der Cursorspeichervorrichtung gemäß der zweiten vorteilhaften Weiter­ bildung erfolgt die Steuerung des Kreuzschienenschalters un­ ter Verwendung des Lese/Schreibadressensignals.

In der Cursorspeichervorrichtung gemäß der dritten vorteilhaften Weiter­ bildung kann die Operation der Leseeinrichtung durch einen einfach aufgebauten Kreuzschienenschalter realisiert werden.

In der Cursorspeichervorrichtung gemäß der vierten vorteilhaften Weiter­ bildung erfolgt die Steuerung des Kreuzschienenschalters un­ ter Verwendung des Leseadressensignals.

Bei der Cursorspeichervorrichtung gemäß der fünften vorteilhaften Wei­ terbildung sind lediglich die Schieberegister zwischen dem Kreuzschienenschalter und dem Lesetor erforderlich, da die Leseeinrichtung Daten von dem Cursorspeicher empfangen kann, der ein zeitgleiches Lesen der ersten und zweiten Mu­ sterdaten anstelle eines aufeinanderfolgenden Lesens ermög­ licht.

Durch die Cursorspeichervorrichtung gemäß der sechsten vorteilhaften Weiterbildung ist eine vereinfachte Gestaltung der Cursor­ speichervorrichtung möglich.

Bei der Cursorspeichervorrichtung gemäß der siebten vorteilhaften Wei­ terbildung kann der Block unter Verwendung eines einfachen Inkrementierers bestimmt werden, da die Blöcke in jeder Bank zum aufeinanderfolgenden Bestimmen ausgestaltet sind.

Bei der Cursorspeichervorrichtung gemäß der achten vorteilhaften Weiter­ bildung braucht der Schieberegistersteuerzähler lediglich die Schiebeoperation um die Anzahl hochwertiger Bits oder niederwertiger Bits zu steuern, wodurch eine Verringerung der Schaltungsfläche des Zählers erreicht wird.

Bei der Cursorspeichervorrichtung gemäß der neunten vorteilhaften Wei­ terbildung kann der Lesevorgang der Cursormusterdaten durch Steuern der Schieberegister und des Inkrementierers anhand des Blockzählers durchgeführt werden.

Bei der Cursorspeichervorrichtung gemäß der zehnten vorteilhaften Wei­ terbildung kann der Lesevorgang der Cursormusterdaten durch einfaches Zuführen des Ladesignals gestartet werden.

Durch die Cursorspeichervorrichtung gemäß der elften vorteilhaften Wei­ terbildung ist eine vereinfachte Ausgestaltung der Cursor­ speichervorrichtung möglich.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines Aufbaus einer erfindungsge­ mäßen Cursorspeichervorrichtung;

Fig. 2 eine konzeptionelle Ansicht einer erfindungsgemäßen Struktur der Musterdaten;

Fig. 3 einen Schaltplan eines internen Aufbaus eines Kreuz­ schienenschalters;

Fig. 4 ein Flußdiagramm einer Operation der erfindungsgemäßen Cursorspeichervorrichtung;

Fig. 5 ein Blockschaltbild eines internen Aufbaus einer Adressensignalerzeugungsschaltung;

Fig. 6 ein Blockschaltbild eines internen Aufbaus einer Schieberegistersteuerschaltung;

Fig. 7 ein typisches Beispiel eines Cursormusters;

Fig. 8 eine konzeptionelle Ansicht einer Struktur der Mu­ sterdaten gemäß dem Stand der Technik;

Fig. 9 ein Blockschaltbild einer Cursorspeichervorrichtung gemäß dem Stand der Technik; und

Fig. 10 ein Flußdiagramm einer Operation der Cursorspeichervorrichtung gemäß dem Stand der Technik.

Erstes bevorzugtes Ausführungsbeispiel

Es folgt eine Erläuterung des ersten bevorzugten Ausführungs­ beispiels der vorliegenden Erfindung unter Verwendung des Cursormusters CUR_P gemäß Fig. 7. Fig. 1 zeigt ein Block­ schaltbild eines Aufbaus einer für das Cursormuster CUR_P verwendeten erfindungsgemäßen Cursorspeichervorrichtung 100. Die Cur­ sorspeichervorrichtung 100 führt einen Lese- und Schreibvorgang der Mu­ sterdaten CUR_D0 (erste Musterdaten) und der Musterdaten CUR_D1 (zweite Musterdaten) durch, die Daten zum Darstellen des Cursormusters CUR_P bilden.

Es folgt eine Beschreibung des Aufbaus der Cursorspeichervorrichtung 100. Der Cursorspeicher 100 umfaßt einen Cursorspeicher 101 zum Speichern der Musterdaten CUR_D0 und CUR_D1, eine Le­ seschaltung 102 (Leseeinrichtung) zum Durchführen eines Lesevorgangs der Musterdaten CUR_D0 und CUR_D1 aus dem Cursor­ speicher 101 und eine Lese/Schreibschaltung 103 (Lese/Schreibeinrichtung) zum Durchführen eines Lese- und Schreibvorgangs der Musterdaten CUR_D0 und CUR_D1 aus dem und in den Cursorspeicher 101.

Ein die Cursorspeichervorrichtung 100 verwendendes System umfaßt eine MPU (nicht gezeigt) und einen Monitor (nicht gezeigt). Die MPU gibt die Musterdaten CUR_D an das Lese/Schreibtor P1 aus, um die Daten in der Cursorspeichervorrichtung 100 zu speichern, und emp­ fängt die Musterdaten CUR_D von dem Lese/Schreibtor P1, um zu überprüfen, ob die Daten in korrekter Weise in der Cursor­ speichervorrichtung 100 gespeichert sind. Das Cursormuster CUR_P wird basierend auf den durch das Lesetor P2 ausgegebenen Musterda­ ten CUR_D auf dem Monitor angezeigt.

Da die Musterdaten CUR_D in 32-Bit-Einheiten über das Le­ se/Schreibtor P1 eingegeben oder ausgegeben werden, weist der Cursorspeicher 101 den nachfolgenden Aufbau auf:
Der Cursorspeicher 101 umfaßt eine Bank 101a (erste Bank) und eine Bank 101b (zweite Bank). Bei dem ersten bevor­ zugten Ausführungsbeispiel sind die Musterdaten CUR_D gemäß Fig. 8 in vier Blöcke aufgeteilt, wie in Fig. 2 dargestellt ist. Die vier Blöcke stellen sich wie folgt dar:

• 1. ein Block B1, B1a (erste Blöcke) zum Speichern der nie­ derwertigen 16 Bits (<0:15<) der Musterdaten CUR_D0;
• 2. ein Block B2, B2a (zweite Blöcke) zum Speichern der hoch­ wertigen 16 Bits (<16:31<) der Musterdaten CUR_D1;
• 3. ein Block B3, B3a (dritte Blöcke) zum Speichern der nie­ derwertigen 16 Bits (<0:15<) der Musterdaten CUR_D1; und
• 4. ein Block B4, B4a (vierte Blöcke) zum Speichern der hoch­ wertigen 16 Bits (<16:31<) der Musterdaten CUR_D0.

Die Bank 101a umfaßt den Block B1, B1a und den Block B2, B2a und die Bank 101b den Block B3, B3a und den Block B4, B4a. Die Blöcke gemäß Fig. 2 entsprechen den Blöcken gemäß Fig. 1. Der Block B1, B1a und der Block B4, B4a entsprechen der Ebene P_0 gemäß Fig. 9, und der Block B2, B2a und der Block B3, B3a der Ebene P_1. In jeder Bank werden die den verschiedenen Ebenen entsprechenden Blöcke abwechselnd angeordnet.

Der Cursorspeicher 101 empfängt ein Adressensignal zum Bestimmen einer Adresse in dem Cursorspeicher 101. Das Adressensignal enthält zwei Adressensignalarten (ein Le­ se/Schreibadressensignal und ein Leseadressensignal). Das Le­ se/Schreibadressensignal ist ein Signal zum Bestimmen einer Adresse in dem Cursorspeicher 101, wenn die Le­ se/Schreibschaltung 103 den Lese- und Schreibvorgang der Da­ ten durchführt. Das Leseadressensignal ist ein Signal zum Be­ stimmen einer Adresse in dem Cursorspeicher, wenn die Leseschaltung 102 den Lesevorgang der Daten durchführt.

Das Lese-/Schreibadressensignal enthält ein Zeilenadressensi­ gnal MX und ein Spaltenadressensignal MY. Das Leseadressensi­ gnal enthält ein Zeilenadressensignal PX und ein Spalten­ adressensignal PY. Eine Wortleitung PWi (i = 0 bis 63) ist eine Signalleitung zum Weiterleiten des Zeilenadressensignals PX von der Leseschaltung 102 zu dem Cursorspeicher 101, und eine Bitleitung PB ist eine Signalleitung zum Weiterlei­ ten des Spaltenadressensignals PY von der Leseschaltung 102 zu dem Cursorspeicher 101. Eine Wortleitung MWi (i = 0 bis 63) ist eine Signalleitung zum Weiterleiten des Zeilen­ adressensignals MX von der Lese/Schreibschaltung 103 zu dem Cursorspeicher 101 und eine Bitleitung MB ist eine Si­ gnalleitung zum Weiterleiten des Spaltenadressensignals MY von der Lese/Schreibschaltung 103 zu dem Cursorspeicher 101. Das Spaltenadressensignal PY wird als Leseblockauswahl­ signal und das Spaltenadressensignal MY als Lese/Schreib­ blockauswahlsignal bezeichnet.

Somit kann der Cursorspeicher 101 eine Adresse (Speicherzelle) in dem Cursorspeicher 101 unter Verwen­ dung zweier Adressensignalarten bestimmen. Da in der Cursor­ speichervorrichtung 100 ein Adressdecoder (nicht gezeigt) integriert ist, stellt die Verwendung zweier Adressensignalarten selbst bei unterschiedlicher Definition kein Problem dar. Weiterhin sind die Adressen #0 bis #255 zur klaren Beziehung mit denen gemäß Fig. 9 vorgegeben, wobei die Adressen tatsächlich nicht in dieser Reihenfolge vorhanden zu sein brauchen.

Die Leseschaltung 102 umfaßt das zum Ausgeben der Musterdaten CUR_D0 und CUR_D1 verwendete Lesetor P2, einen zwischen dem Lesetor P2 und dem Cursorspeicher 101 angeordneten Kreuzschienenschalter CBS1 zum Umschalten zwischen den Mu­ sterdaten CUR_D0 und den Musterdaten CUR_D1 in Abhängigkeit davon, ob die höherwertigen Bits oder die niederwertigen Bits über das Lesetor P2 ausgegeben werden sollen, und die zwi­ schen dem Kreuzschienenschalter CBS1 und dem Lesetor P2 ange­ ordneten Schieberegister SR0 und SR1 zum bitweisen Ausgeben der Musterdaten CUR_D0 bzw. CUR_D1 an das Lesetor P2.

Die Leseschaltung 102 umfaßt weiterhin eine Steuerschaltung CTL1 zum Steuern des Cursorspeichers 101 und weiterer Elemente in der Leseschaltung 102, ein Tor P6 zum Eingeben eines Ladesignals LOAD von der Außenseite der Cursorspeichervorrichtung 100 in dessen Inneres, das ein Starten des Lesevorgangs der Daten durch die Leseschaltung 102 anfordert, und ein Tor P4 zum Eingeben eines Takts PCLK.

Das Lesetor P2 umfaßt Anschlüsse P21 und P22 zum klaren Un­ terscheiden zwischen den Musterdaten CUR_D0 und den Musterda­ ten CUR_D1. Die Musterdaten CUR_D0 und CUR_D1 werden an den Anschlüssen P21 bzw. P22 bitweise ausgegeben.

Die Leseschaltung 102 gibt die Musterdaten CUR_D0 und CUR_D1 bitweise zu den Anschlüssen P21 bzw. P22 aus. Dementsprechend kann der Cursorspeicher 101 eine Grundkonfiguration zum bitweisen Ausgeben der Musterdaten CUR_D0 und CUR_D1 aufwei­ sen. Zum wirksamen Ausnutzen der Schaltungsfläche weist der Cursorspeicher 101 jedoch eine Konfiguration zum Ausge­ ben der Daten zu der Leseschaltung 102 in 32-Bit-Einheiten (16 Bit von der Bank 101a und 16 Bit von der Bank 101b) auf, entsprechend dem 32-Bit-Ausgang zu der Lese/Schreibschaltung 103.

Der Kreuzschienenschalter CBS1 ist mit dem Cursorspeicher 101 und den Schieberegistern SR0 und SR1 verbunden und empfängt zum Zwecke seiner Steuerung das niedrigstwertige Bit LSB des Spaltenadressensignals PY. Der interne Aufbau des Kreuzschienenschalters CBS1 ist in Fig. 3 dargestellt. Ein Anschluß IN empfängt das niedrigstwertige Bit LSB des Spal­ tenadressensignals PY. Anschlüsse OUT1, OUT2, OUT3 und OUT4 sind mit der Bank 101b, der Bank 101a, dem Schieberegister SR0 bzw. dem Schieberegister SR1 verbunden.

Das Schieberegister SR0 empfängt eine Ausgabe des Kreuzschie­ nenschalters CBS1 und den an dem Tor P4 eingegebenen Takt PCLK. Der Anschluß P21 des Lesetors P2 empfängt eine Ausgabe des Schieberegisters SR0. Das Schieberegister SR1 empfängt eine Ausgabe des Kreuzschienenschalters CBS1 und den an dem Tor P4 eingegebenen Takt PCLK. Der Anschluß P22 des Lesetors P2 empfängt eine Ausgabe des Schieberegisters SR1. Die Steu­ erschaltung CTL1 empfängt das an dem Tor P6 eingegebene Lade­ signal LOAD und erzeugt das Leseadressensignal, um dieses auszugeben.

Die Lese/Schreibschaltung 103 umfaßt das zum Einge­ ben/Ausgeben der Musterdaten CUR_D0 oder CUR_D1 verwendete Lese/Schreibtor P1, einen zwischen dem Tor P1 und dem Cursor­ speicher 101 angeordneten Kreuzschienenschalter CBS0 zum Umschalten zwischen den hochwertigen Bits und den nieder­ wertigen Bits in Abhängigkeit davon, ob die Musterdaten CUR_D0 oder die Musterdaten CUR_D1 über das Lese/Schreibtor P1 eingegeben/ausgegeben werden sollen, ein zum Eingeben des Takts MCLK verwendetes Tor P3 und ein zum Eingeben des Le­ se/Schreibadressensignals (MX, MY) verwendetes Tor P5.

Das Lese/Schreibtor P1 führt sowohl eine Eingabe als auch ei­ ne Ausgabe der Musterdaten CUR_D0 oder CUR_D1 durch. Das Le­ se-/Schreibtor P1 umfaßt 32 Anschlüsse. Von den 32 Anschlüs­ sen werden vorbestimmte 16 Anschlüsse für die hochwertigen Bits und weitere vorbestimmte 16 Anschlüsse für die nieder­ wertigen Bits verwendet. Die Eingabe/Ausgabe der aus 32 Bit bestehenden Daten erfolgt über die 32 Anschlüsse.

Der Cursorspeicher 101 weist eine Konfiguration zum gleichzeitigen Eingeben/Ausgeben der 32-Bit-Daten auf (16 Bit von der Bank 101a und 16 Bit von der Bank 101b).

Der Kreuzschienenschalter CBS0 ist mit dem Cursorspeicher 101 und dem Lese/Schreibtor P1 verbunden und empfängt das niedrigstwertige Bit LSB des Spaltenadressensignals MY zu dessen Steuerung. Der interne Aufbau des Kreuzschienenschal­ ters CBS0 ist in Fig. 3 dargestellt. Ein Anschluß IN empfängt das niedrigstwertige Bit LSB des Spaltenadressensignals MY. Anschlüsse OUT1 und OUT2 sind mit der Bank 101a bzw. der Bank 101b und Anschlüsse OUT3 und OUT4 mit dem Lese/Schreibtor P1 verbunden.

Die Eingabe/Ausgabeoperation über das Lese/Schreibtor P1 er­ folgt für einen der Musterdatentypen CUR_D0 und CUR_D1. Dage­ gen muß die Ausgabeoperation über das Lesetor P2 für beide Musterdatentypen CUR_D0 und CUR_D1 erfolgen. Dies liegt dar­ an, daß die Farbe eines jeden Bildpunkts solange unbestimmt ist, bis das flache Bit und das tiefe Bit eines jeden Bild­ punkts des Cursormusters CUR_P verfügbar ist, wie bezüglich des Stands der Technik erläutert wurde. Das Lesen der Mu­ sterdaten CUR_D aus dem Cursorspeicher 101 zu dem Lese­ tor P2 erfolgt in Einheiten von 32 Bit entsprechend dem Lesen der Musterdaten CUR_D aus dem Cursorspeicher 101 zu dem Lese/Schreibtor P1, um eine wirksame Ausnutzung der Schal­ tungsfläche zu erzielen. Das Lese/Schreibtor P1 und das Lese­ tor P2 führen die Eingabe/Ausgabe der Musterdaten CUR_D asyn­ chron und gleichzeitig durch.

Die Blöcke B1, B2, B1a und B2a weisen als Spaltenadressen PY die Werte 0, 1, 2 bzw. 3 auf. Dementsprechend können die Blöcke B1, B2, B1a und B2a durch die Spaltenadresse PY auf­ einanderfolgend bestimmt werden. Dasselbe gilt für die Blöcke B3, B4, B3a und B4a.

Es folgt eine Beschreibung der Funktionsweise der Le­ se/Schreibschaltung 103. Die Beschreibung beginnt mit dem Fall des Schreibens des Inhalts unter #0 der Musterdaten CUR_D0 von dem Lese/Schreibtor P1 in den Cursorspeicher 101. Ein außerhalb der Cursorspeichervorrichtung 100 befindliches Sy­ stem führt dem Tor P5 das Lese-/Schreibadressensignal ent­ sprechend der #0 der Musterdaten CUR_D0 zu. Dadurch wird eine Adressenposition #0 des Blocks B1 in der Bank 101a spezifi­ ziert und eine Adressenposition #0 des Blocks B4 in der Bank 101b. Zu diesem Zeitpunkt ist das Spaltenadressensignal MY gleich Null. Ist das Spaltenadressensignal MY gleich Null, so ist das niedrigstwertige Bit LSB des Spaltenadressensignals MY gleich Null. Ist das Spaltenadressensignals MY gleich Null, so wählt der Cursorspeicher 101 die Blöcke B1 und B4 aus. Ist das niedrigstwertige Bit LSB des Spaltenadressen­ signals MY gleich Null, so schaltet der Kreuzschienenschalter CBS0 nicht zwischen den hochwertigen Bits und den niederwer­ tigen Bits um, und gibt dementsprechend die niederwertigen 16 Bits der von dem Lese/Schreibtor P1 übertragenen 32-Bit-Daten an die Bank 101a aus, und die höherwertigen 16 Bits aus den 32-Bit-Daten des Lese/Schreibtors P1 an die Bank 101b.

Der Cursorspeicher 101 schreibt die durch den Kreuz­ schienenschalter CBS0 zu der Bank 101a ausgegebenen nieder­ wertigen 16 Bits unter einer durch das Zeilenadressensignal MX angegebenen Adresse in den Block B1, und gleichzeitig die durch den Kreuzschienenschalter CBS0 zu der Bank 101b ausge­ gebenen höherwertigen 16 Bits unter einer durch das Zeilen­ adressensignal MX angegebenen Adresse in dem Block B4.

Als nächstes wird das Einschreiben des Inhalts der #128 der Musterdaten CUR_D1 von dem Lese/Schreibtor P1 in den Cursorspeicher 101 beschrieben. Das außerhalb der Cursorspei­ chervorrichtung 100 befindliche System führt dem Tor P5 das der #128 der Musterdaten CUR_D1 entsprechende Lese/Schreibadressen­ signal zu. Dadurch wird eine Adressenposition #128 des Blocks B2 in der Bank 101a spezifiziert und eine Adressenposition #128 des Blocks B3 der Bank 101b. Zu diesem Zeitpunkt ist das Spaltenadressensignal MY gleich Eins. Ist das Spaltenadres­ sensignal MY gleich Eins, so ist das niedrigstwertige Bit LSB des Spaltenadressensignals MY gleich Eins. Ist das Spaltena­ dressensignal MY gleich Eins, so wählt der Cursorspeicher 101 die Blöcke B2 und B3 aus. Ist das niedrigstwertige Bit LSB des Spaltenadressensignals MY gleich Eins, so schal­ tet der Kreuzschienenschalter CBS0 zwischen den höherwertigen Bits und den niederwertigen Bits um und gibt dementsprechend die niederwertigen 16 Bits der von dem Lese/Schreibtor P1 übertragenen 32 Bitdaten an die Bank 101b aus, und die höher­ wertigen 16 Bits der 32 Bitdaten des Lese/Schreibtors P1 an die Bank 101a.

Der Cursorspeicher 101 schreibt die durch den Kreuz­ schienenschalter CBS0 zu der Bank 101b ausgegebenen nieder­ wertigen 16 Bits unter einer durch das Zeilenadressensignal MX angegebenen Adresse in den Block B3 und gleichzeitig die durch den Kreuzschienenschalter CBS0 zu der Bank 101a ausge­ gebenen höherwertigen 16 Bits unter einer durch das Zeilen­ adressensignal MX angegebenen Adresse in den Block B2.

Im Falle des Lesens des Inhalts unter #0 der Musterdaten CUR_D0 von dem Cursorspeicher 101 in das Le­ se/Schreibtor P1 erfolgt die Operation in umgekehrter Reihen­ folge zu dem Einschreiben des Inhalts unter #0 der Musterdaten CUR_D0 von dem Lese/Schreibtor P1 zu dem Cursorspeicher 101, um dadurch den Inhalt unter #0 der Musterdaten CUR_D0 an dem Lese/Schreibtor P1 auszugeben. Im Falle des Lesens des Inhalts unter #128 der Musterdaten CUR_D1 von dem Cursorspei­ cher 101 zu dem Lese/Schreibtor P1 erfolgt die Operati­ on in umgekehrter Reihenfolge zu dem Schreiben des Inhalts unter #128 der Musterdaten CUR_D1 von dem Lese/Schreibtor P1 zu dem Cursorspeicher 101, um dadurch den Inhalt unter #128 der Musterdaten CUR_D1 an dem Lese/Schreibtor P1 auszu­ geben.

Somit schaltet der Kreuzschienenschalter CBS0 zwischen den höherwertigen Bits und den niederwertigen Hits in Abhängig­ keit davon, ob die Musterdaten CUR_D0 oder CUR_D1 über das Lese/Schreibtor P1 eingegeben/ausgegeben werden sollen. Wei­ terhin wird der Kreuzschienenschalter CBS0 durch das Le­ se/Schreibadressensignal zum Bestimmen der Adresse in dem Cursorspeicher 101 gesteuert.

Es folgt eine Beschreibung einer Operation der Leseschaltung 102. Die Beschreibung beginnt mit einem Fall des Lesens des Inhalts unter #0 der Musterdaten CUR_D0 und des Inhalts unter #128 der Musterdaten CUR_D1 von dem Cursorspeicher 101 zu dem Lesetor P2. Die Steuerschaltung CTL1 gibt das die Adressenposition #0 in der Bank 101a bestimmende Leseadres­ sensignal aus. Dieses Leseadressensignal bestimmt auch die Adressenposition #128 in der Bank 101b. Zu diesem Zeitpunkt ist das Spaltenadressensignal PY gleich Null. Ist das Spal­ tenadressensignal PY gleich Null, so ist das niedrigstwertige Bit LSB des Spaltenadressensignals PY Null. Ist das Spalten­ adressensignal PY gleich Null, so wählt der Cursorspeicher 101 die Blöcke B1 und B3 aus. Der Cursorspeicher 101 liest die niederwertigen 16 Bits der unter einer durch das Zeilenadressensignal angegebenen Adresse in dem Block B1 gespeicherten Musterdaten CUR_D0 aus, und gleichzeitig die niederwertigen 16 Bits der unter einer durch das Zeilenadres­ sensignal PX angegebenen Adresse in dem Block B3 gespeicher­ ten Musterdaten CUR_D1.

Ist das niedrigstwertige Bit LSB des Spaltenadressensignals PY gleich Null, so schaltet der Kreuzschienenschalter CBS1 nicht zwischen den Musterdaten CUR_D0 und den Musterdaten CUR_D1 um, und gibt dementsprechend die aus der Bank 101a ausgelesenen niederwertigen 16 Bits der Musterdaten CUR_D0 an das Schieberegister SR0 aus und die aus der Bank 101b ausge­ lesenen niederwertigen 16 Bits der Musterdaten CUR_D1 an das Schieberegister SR1. Das Schieberegister SR0 speichert die durch den Kreuzschienenschalter CBS1 ausgegebenen niederwer­ tigen 16 Bits der Musterdaten CUR_D0 und gibt die 16 Daten­ bits anschließend entsprechend dem von dem Tor P4 übertrage­ nen Takt PCLK bitweise aus.

Danach gibt die Steuerschaltung CTL1 weiterhin das die Adres­ senposition #128 in der Bank 101a bestimmende Leseadressensi­ gnal aus. Dieses Leseadressensignal bestimmt auch die Adres­ senposition #0 in der Bank 101b. Zu diesem Zeitpunkt ist das Spaltenadressensignal PY gleich Eins. Ist das Spaltenadres­ sensignal PY gleich Eins, so ist das niedrigstwertige Bit LSB des Spaltenadressensignals PY gleich Eins. Ist das Spalten­ adressensignal PY gleich Eins, so wählt der Cursorspeicher 101 die Blöcke B2 und B4 aus. Der Cursorspeicher 101 liest die unter einer durch das Zeilenadressensignal PX angegebenen Adresse in dem Block B2 gespeicherten höherwerti­ gen 16 Bits der Musterdaten CUR_D1 aus, und gleichzeitig die unter einer durch das Zeilenadressensignal PX angegebenen Adresse in dem Block B4 gespeicherten höherwertigen 16 Bits der Musterdaten CUR_D0.

Ist das niedrigstwertige Bit LSB des Spaltenadressensignals PY gleich Eins, so schaltet der Kreuzschienenschalter CBS1 zwischen den Musterdaten CUR_D0 und den Musterdaten CUR_D1 um, und gibt dementsprechend die aus der Bank 101a ausgelese­ nen höherwertigen 16 Bits der Musterdaten CUR_D1 an das Schieberegister SR1 aus und die aus der Bank 101b ausgelese­ nen höherwertigen 16 Bits der Musterdaten CUR_D0 an das Schieberegister SR0. Das Schieberegister SR0 speichert die durch den Kreuzschienenschalter CBS ausgegebenen höherwerti­ gen 16 Bit der Musterdaten CUR_D0 und gibt danach die 16 Da­ tenbits entsprechend dem von dem Tor P4 übertragenen Takt PCLK bitweise aus. Gleichzeitig speichert das Schieberegister SR1 die durch den Kreuzschienenschalter CBS1 ausgegebenen höherwertigen 16 Bits der Musterdaten CUR_D1 und gibt danach die 16 Datenbits entsprechend dem von dem Tor P4 übertragenen Takt PCLK bitweise aus.

Somit schaltet der Kreuzschienenschalter CBS1 zwischen den Musterdaten CUR_D0 und den Musterdaten CUR_D1 in Abhängigkeit davon um, ob die höherwertigen Bits oder die niederwertigen Bits über das Lesetor P2 ausgegeben werden sollen. Weiterhin wird der Kreuzschienenschalter CBS1 durch das Leseadressensi­ gnal zum Bestimmen der Adresse in dem Cursorspeicher 101 gesteuert.

Die Steuerschaltung CTL1 steuert den Cursorspeicher 101 und die Leseschaltung 102 anhand der nachfolgenden Schritte gemäß Fig. 4, um eine Zeile des Cursormusters CUR_P gemäß Fig. 7 anzuzeigen:

• 1. Variablen i und j werden initialisiert (Schritt S101).
• 2. Die Steuerschaltung CTL1 setzt das Spaltenadressensignal PY auf Null. Der Cursorspeicher 101 liest die unter der Adressenposition #0 in der Bank 101a gespeicherten niederwer­ tigen 16 Bits und die unter der Adressenposition #128 in der Bank 101b gespeicherten. Die Leseschaltung 102 speichert die aus der Bank 101a und die aus der Bank 101b gelesenen nieder­ wertigen 16 Bits in den Schieberegistern SR0 bzw. SR1 (Schritte S102 bis S104).
• 3. Die Schieberegister SR0 und SR1 geben die darin gespei­ cherten entsprechenden niederwertigen 16 Bits bitweise ent­ sprechend dem Takt PCLK aus (Schritte S105 bis S108).
• 4. Die Steuerschaltung CTL1 setzt das Spaltenadressensignal PY auf Eins. Der Cursorspeicher 101 liest die unter der Adressenposition #128 in der Bank 101a gespeicherten und un­ ter der Adressenposition #0 in der Bank 101b gespeicherten höherwertigen 16 Bits aus. Die Leseschaltung 102 speichert die aus der Bank 101b ausgelesenen und die aus der Bank 101a ausgelesenen höherwertigen 16 Bits in den Schieberegistern SR0 bzw. SR1 (Schritte S102 bis S104).
• 5. Die Schieberegister SR0 und SR1 geben die darin gespei­ cherten entsprechenden höherwertigen 16 Bits bitweise ent­ sprechend dem Takt PCLK aus (Schritte S105 bis S108).
• 6. Die Steuerschaltung CTL1 setzt das Spaltenadressensignal PY auf Zwei. Der Cursorspeicher 101 liest die unter der Adressenposition #1 in der Bank 101a gespeicherten und die unter der Adressenposition #129 in der Bank 101b gespeicher­ ten niederwertigen 16 Bits aus. Die Leseschaltung 102 spei­ chert die aus der Bank 101a ausgelesenen und die aus der Bank 101b ausgelesenen niederwertigen 16 Bits in den Schieberegi­ stern SR0 bzw. SR1 (Schritte S102 bis S104).
• 7. Die Schieberegister SR0 und SR1 geben die darin gespei­ cherten entsprechenden niederwertigen 16 Bits bitweise ent­ sprechend dem Takt PCLK aus (Schritte S105 bis S108).
• 8. Die Steuerschaltung CTL1 setzt das Spaltenadressensignal PY auf Drei. Der Cursorspeicher 101 liest die unter der Adressenposition #129 in der Bank 101a und die unter der Adressenposition #1 in der Bank 101b gespeicherten höherwer­ tigen 16 Bit aus. Die Leseschaltung 102 speichert die aus der Bank 101b ausgelesenen und die aus der Bank 101a ausgelesenen höherwertigen 16 Bits in den Schieberegistern SR0 bzw. SR1 (Schritte S102 bis S104).
• 9. Die Schieberegister SR0 und SR1 geben die darin gespei­ cherten entsprechenden höherwertigen 16 Bits entsprechend dem Takt PCLK aus (Schritte S105 bis S108).

Somit führt die Steuerschaltung CTL1 zum aufeinanderfolgenden Einstellen der Spaltenadresse auf Null, Eins, Zwei und Drei eine wesentlich einfachere Steuerung durch, als die der Schritte gemäß Fig. 10. Im einzelnen muß die Steuerschaltung CTL1 lediglich die Schritte (B1) und (B2) viermal wiederho­ len, während die Spaltenadresse PY inkrementiert wird. Mit anderen Worten wird eine Realisation der gewünschten Operati­ on im wesentlichen durch Inkrementieren der Spaltenadresse PY und die Schritte (B1) und (B2) ermöglicht. Während weiterhin der Stand der Technik ein Überprüfen hinsichtlich der Verfüg­ barkeit beider Daten in den Schieberegistern SR0 und SR1 er­ fordert, ist dies in dem ersten bevorzugten Ausführungsbeispiel nicht erforderlich, da die Daten in den Schieberegi­ stern SR0 und SR1 gleichzeitig verfügbar sind.

Mit dem ersten bevorzugten Ausführungsbeispiel wird die fol­ gende Wirkung erzielt: Eine einfache Steuerung führt zu einem vereinfachten Aufbau der Steuerschaltung CTL1. Dies ermög­ licht eine Verbesserung der Betriebsgeschwindigkeit der Cur­ sorspeichervorrichtung 100 und eine Verringerung der Schaltungsabmes­ sungen.

Zweites bevorzugtes Ausführungsbeispiel

Es folgt eine Erläuterung des zweiten bevorzugten Ausfüh­ rungsbeispiels. Dieses bevorzugte Ausführungsbeispiel bezieht sich auf den internen Aufbau der Steuerschaltung CTL1 gemäß Fig. 1. Beim Empfang des in das Tor P6 eingegebenen Ladesi­ gnals LOAD liest die Cursorspeichervorrichtung 100 die Musterdaten CUR_D aus dem Cursorspeicher 101. Das Ladesignal LOAD ist ein von dem System zugeführtes Signal zum Anzeigen des Cursormu­ sters CUR_P auf dem Monitor.

Die Steuerschaltung CTL1 enthält eine Adressensignalerzeu­ gungsschaltung 110 und eine Schieberegistersteuerschaltung 111. Der interne Aufbau der Adressensignalerzeugungsschaltung 110 ist in Fig. 5 dargestellt. Der interne Aufbau der Schie­ beregistersteuerschaltung 111 ist in Fig. 6 dargestellt. Das Bezugszeichen SR gemäß Fig. 6 kennzeichnet die Schieberegi­ ster SR0 oder SR1 gemäß Fig. 1. Die Adressensignalerzeugungs­ schaltung 110 enthält einen Adresseninkrementierer A_ITR zum Erzeugen des Leseadressensignals (PX, PY) und einen Blockzäh­ ler CTR1, der durch einen 2-Bit-Zähler zum Zählen der Anzahl von Blöcken in der Bank 101a oder 101b gebildet wird. Die Schieberegistersteuerschaltung 111 enthält einen Schieberegistersteuerzähler CTR2, der durch einen 4-Bit-Zähler zum Steu­ ern der Schieberegister SR0 und SR1 gebildet ist.

Es folgt eine Beschreibung der Funktionsweise der Adressensi­ gnalerzeugungsschaltung 110 und der Schieberegistersteuer­ schaltung 111 unter Bezugnahme auf die Fig. 5 und 6. Die Adressensignalerzeugungsschaltung 110 und die Schieberegi­ stersteuerschaltung 111 beginnen ihre Operationen basierend auf dem Ladesignal LOAD. Zuerst folgt eine Erläuterung der Funktionsweise entsprechend dem Ladesignal LOAD mit hohem Pe­ gel. Das Ladesignal LOAD weist lediglich während des ersten Takts des Taktsignals PCLK einen hohen Pegel auf. Ein Adres­ senregister A_Reg speichert einen Adressenwert des durch das Spaltenadressensignal PY bestimmten Blocks. Beim Empfang des Ladesignals LOAD mit hohem Pegel wählt ein Multiplexer MUX den in dem Adressenregister A_Reg gespeicherten Adressenwert als einen Anfangsadressenwert aus und gibt den Adressenwert als das Leseadressensignal (PX, PY) aus. Beim Empfang des La­ designals LOAD mit hohem Pegel wird der Blockzähler CTR1 zu­ rückgesetzt und gibt an Ausgangsanschlüssen q0 und q1 ein Si­ gnal mit niedrigem Pegel aus. Beim Empfang des Ladesignals LOAD mit hohem Pegel speichert der Adresseninkrementierer A_ITR den in dem Adressenregister A_Reg gespeicherten Adres­ senwert. Beim Empfang des Ladesignals LOAD mit hohem Pegel über eine ODER-Schaltung G2 wird der Schieberegistersteuer­ zähler CTR2 zurückgesetzt und gibt an seinen Anschlüssen q0 bis q3 ein Signal mit niedrigem Pegel aus. Eine UND-Schaltung G5 mit negierten Eingängen gibt nur dann ein Signal mit hohem Pegel an das Schieberegister SR aus, wenn das Signal mit niedrigem Pegel an den Ausgangsanschlüssen q0 bis q3 anliegt. Beim Empfang des Signals mit hohem Pegel speichert das Schie­ beregister SR die durch den Kreuzschienenschalter CBS1 ausge­ gebenen 16-Bit-Daten darin.

Zweitens wird eine Operation beim Wechsel des Ladesignals LOAD vom hohen Pegel auf den niedrigen Pegel erläutert. Beim Empfang des Ladesignals LOAD mit niedrigem Pegel wählt der Multiplexer MUX den in dem Adresseninkrementierer A_ITR ge­ speicherten Adressenwert und gibt den Adressenwert als das Leseadressensignal (PX, PY) aus. Ändert sich das Ladesignal LOAD vom hohen Pegel auf den niedrigen Pegel, so beendet der Blockzähler CTR1 seinen rückgesetzten Zustand und gibt wei­ terhin ein Signal mit niedrigem Pegel an den Ausgangsan­ schlüssen q0 und q1 aus. Daher gibt eine NAND-Schaltung G1 ein Freigabesignal Shift_EN mit hohem Pegel aus. Ändert sich das Ladesignal LOAD vom hohen Pegel auf den niedrigen Pegel, so beendet der Schieberegistersteuerzähler CTR2 seinen rück­ gesetzten Zustand. Eine UND-Schaltung G4 gibt das Taktsignal PCLK aus, da sich das Freigabesignal Shift_EN auf hohem Pegel befindet.

Drittens wird eine Operation entsprechend dem Ladesignal LOAD mit niedrigem Pegel erläutert. Der Schieberegistersteuerzäh­ ler CTR2 führt mit jedem Empfang des Takts PCLK von der UND- Schaltung G4 einen Zählvorgang durch und gibt den Zählwert an den Ausgangsanschlüssen Q0 bis Q3 aus. Das Schieberegister SR gibt die darin gespeicherten 16-Bit-Daten mit jedem Empfang des Takts PCLK von der UND-Schaltung G4 bitweise aus. Dement­ sprechend führt der Schieberegistersteuerzähler CTR2 einen Zählvorgang der Anzahl von Ausgaben von 1-Bit-Daten aus dem Schieberegister SR durch.

Abschließend erfolgt eine Erläuterung einer Operation zu dem Zeitpunkt, in dem alle Ausgangsanschlüsse Q0 bis Q3 als Er­ gebnis des Zählvorgangs des Schieberegistersteuerzählers CTR2 auf den hohen Pegel wechseln. Nachdem das Schieberegister SR zu diesem Zeitpunkt den Takt PCLK 16-mal empfangen hat, hat es alle 16 darin gespeicherten Datenbits ausgegeben. Die UND- Schaltung G3 gibt ein Adresseninkrementiersignal A_Inc mit hohem Pegel aus. Beim Empfang des Adresseninkrementiersignals A-Inc mit hohem Pegel addiert der Adresseninkrementierer A- ITR zu dem darin gespeicherten Adressenwert 1 hinzu. Der Mul­ tiplexer MUX wählt den in dem Adresseninkrementierer A_ITR gespeicherten Adressenwert aus und gibt den Adressenwert als das Leseadressensignal (PX, PY) aus. Daher liest der Cursor­ speicher 101 gemäß Fig. 1 den Inhalt unter der durch das Leseadressensignal (PX, PY) angegebenen Adresse aus und gibt den Inhalt an den Kreuzschienenschalter CBS1 aus. Der Blockzähler CTR1 führt mit jedem Empfang des Adresseninkre­ mentiersignals A-Inc mit hohem Pegel einen Zählvorgang durch, und gibt den Zählwert an den Ausgangsanschlüssen q0 und q1 aus.

Ein Verzögerungselement DLY empfängt das Adresseninkremen­ tiersignal A_Inc mit hohem Pegel und gibt das Adresseninkre­ mentiersignal A_Inc mit hohem Pegel eine Periode des Takts PCLK später aus. Dementsprechend wird der Schieberegister­ steuerzähler CTR2 zurückgesetzt und gibt ein Signal mit nied­ rigem Pegel an den Ausgangsanschlüssen Q0 bis Q3 aus, da die ODER-Schaltung G2 ein Signal mit hohem Pegel ausgibt. Zu die­ sem Zeitpunkt speichert das Schieberegister SR die von dem Kreuzschienenschalter CBS1 ausgegebenen 16-Bit-Daten, da die UND-Schaltung G5 mit negierten Eingängen ein Signal mit hohem Pegel ausgibt. Die UND-Schaltung G3 gibt ein Signal mit nied­ rigem Pegel aus. Das Verzögerungselement DLY empfängt das Adresseninkrementiersignal A_Inc mit niedrigem Pegel und gibt das Adresseninkrementiersignal A_Inc mit niedrigem Pegel eine Periode des Takts PCLK später aus. Dementsprechend wird der rückgesetzte Zustand des Schieberegistersteuerzählers CTR2 aufgehoben und der Zählvorgang erfolgt erneut entsprechend dem Takt PCLK, da die ODER-Schaltung G2 ein Signal mit nied­ rigem Pegel ausgibt.

Danach wiederholen die Adressensignalerzeugungsschalter 110 und die Schieberegistersteuerschaltung 111 die vorgenannten Operationen. Wenn die beiden Signale an den Ausgangsanschlüs­ sen q0 und q1 des Blockzählers CTR1 auf hohen Pegel überge­ hen, gibt die NAND-Schaltung G1 das Freigabesignal Shift_EN mit niedrigem Pegel aus. Geht das Freigabesignal Shift_EN auf niedrigen Pegel über, so beenden der Schieberegistersteuer­ zähler CTR2 und das Schieberegister SR ihre Operationen.

Somit steuert der Blockzähler CTR1 den Schieberegistersteuer­ zähler CTR2 und das Schieberegister SR (SR0, SR1) zum vierma­ ligen Wiederholen ihrer Operationen. Daher ist ein fortlau­ fendes Lesen einer Zeile aus 128 Datenbits des Cursormusters CUR_P erreichbar. Weiterhin werden der Schieberegistersteuer­ zähler CTR2 und der Adresseninkrementierer A_ITR durch den Blockzähler CTR1 gesteuert.

Das zweite bevorzugte Ausführungsbeispiel hat die folgende Wirkung: Ein automatisches Inkrementieren der Adresse erfolgt unter Verwendung von Zählern. Weiterhin kann die Steuerschal­ tung CTL1 die Cursordaten CUR_D durch einfaches Empfangen des Ladesignals LOAD aus dem Cursorspeicherkörper 101 auslesen. Daher ergibt sich ein gegenüber der Steuerschaltung CTL2 ge­ mäß dem Stand der Technik wesentlich vereinfachter Schal­ tungsaufbau der Steuerschaltung CTL1. Dies ermöglicht eine Verbesserung der Betriebsgeschwindigkeit der Cursorspeichervorrichtung 100 und eine Verringerung der Fläche.

Drittes bevorzugtes Ausführungsbeispiel

Gemäß der Erläuterung des ersten bevorzugen Ausführungsbei­ spiels erfordert die Lese/Schreibschaltung 103 eine Adressen­ information über die Musterdaten CUR_D0 und CUR_D1 und die Leseschaltung 102 eine Adresseninformation über die höherwer­ tigen Bits und die niederwertigen Bits. Somit benötigen die Lese/Schreibschaltung 103 und die Leseschaltung 102 verschie­ dene Adresseninformationen. Es stellt eine komplexe Aufgabe für einen Entwickler der Cursorspeichervorrichtung 100 dar, das Le­ se/Schreibadressensignal für die Lese/Schreibschaltung 103 und das Leseadressensignal für die Leseschaltung 102 zu ver­ wenden, die voneinander verschieden sind. Das Verwenden des von dem Leseadressensignal verschiedenen Lese/Schreib­ adressensignals würde einen komplexen Adressendecoder mit großen Abmessungen erfordern.

Zur Vermeidung der Komplexität und Vergrößerung des Adressen­ decoders ist es erforderlich, ein Lese/Schreibadressensignal und ein Leseadressensignal zu verwenden, die einander so ähn­ lich wie möglich sind. Dies ermöglicht ein gemeinsames Ver­ wenden eines Adressendecoders für die Lese/Schreibschaltung 103 und die Leseschaltung 102.

Weiterhin ist es beispielsweise im allgemeinen unzulässig, einen gleichzeitigen Zugriff auf dieselbe Speicherzelle zum Schreiben der Musterdaten CUR_D von dem Lese/Schreibtor P1 in den Cursorspeicher 101 und zum Lesen der Musterdaten CUR_D aus dem Cursorspeicher 101 zu dem Lesetor P2 durchzuführen. Sind das Lese/Schreibadressensignal und das Leseadressensignal gleich, ist es einfach, zu beurteilen, ob auf dieselbe Speicherzelle in dem Cursorspeicher 101 zum Schreiben und Lesen der Cursormusterdaten CUR_D zugegrif­ fen wird, oder nicht.

Es folgt eine Erläuterung der Möglichkeit des Angleichens des Lese/Schreibadressensignals an das Leseadressensignal. Das Lese/Schreibadressensignal besteht aus Signalen MY<0<, MY<1<, MX<0:5< in der Reihenfolge ausgehend von dem niedrigstwerti­ gen Bit LSB zu dem höchstwertigen Bit MSB. Die Signale MY<0< und MY<1< bilden eine 2-Bit-Spaltenadresse MY und das Signal MX<0:5< eine 6-Bit-Zeilenadresse MX. Das Leseadressensignal besteht aus Signalen PY<0<, PY<1<, PX<0:5< in der Reihenfolge ausgehend von dem niedrigstwertigen Bit LSB zu dem höchstwer­ tigen Bit MSB. Die Signale PY<0< und PY<1< bilden eine 2-Bit- Spaltenadresse PY und das Signal PX<0:5< eine 6-Bit- Zeilenadresse PX.

Die Zeilenadressensignale MX<0:5< und PX<0:5< werden angegli­ chen und die Spaltenadressensignale MY<1< und PY<1< werden angeglichen. Durch dieses Angleichen weisen die Zeilenadres­ sensignale MX<0:5< und PX<0:5< denselben Wert auf und die Spaltenadressensignale MY<1< und PY<1< denselben Wert, wenn das Leseadressensignal und das Lese/Schreibadressensignal dieselbe Speicherzelle in dem Cursorspeicher 101 spezi­ fizieren.

Die Spaltenadressensignale MY<0< und PY<0< werden nicht ange­ glichen. Dies liegt daran, daß das Spaltenadressensignal MY<0< zum Spezifizieren der Musterdaten CUR_D0 oder CUR_D1 verwendet wird und das Spaltenadressensignal PY<0< zum Spezi­ fizieren der höherwertigen Bits oder der niederwertigen Bits.

Da die in dieser Reihenfolge ausgehend von dem niedrigstwer­ tigen Bit LSB angeordneten Signale PY<0< und PY<1< die Spaltenadresse PY bilden, werden die Blöcke in dem Cursorspei­ cher 101 durch einfaches Inkrementieren der Spaltena­ dresse PY (PY<0< und PY<1<) um eins automatisch aufeinander­ folgend bestimmt.

Das dritte bevorzugte Ausführungsbeispiel hat die Wirkung ei­ ner Vereinfachung des Aufbaus des Adressendecoders durch An­ gleichen des Lese/Schreibadressensignals an das Leseadressen­ signal.

Es werden Cursormusterdaten bildende erste und zweite Mu­ sterdaten offenbart, die in Bänken getrennt gespeichert wer­ den. Ein Cursorspeicher gibt die ersten und zweiten Mu­ sterdaten gleichzeitig aus den Bänken aus. Daher kann eine Leseschaltung die ersten und zweiten Musterdaten mit einer einfachen Steuerung gleichzeitig über ein Tor ausgeben. Mit diesem Aufbau kann eine einfach steuerbare Cursorspeichervorrichtung be­ reitgestellt werden.

Claims (12)

1. Cursorspeichervorrichtung, aus der und in die Cursormusterdaten (CUR_D) bildende erste Musterdaten (CUR_D0) und zweite Musterdaten (CUR_D1) gelesen und geschrieben werden, mit:

• a) einem Cursorspeicher (101) zum Speichern der ersten und zweiten Musterdaten (CUR_D0, CUR_D1),
• b) einer Leseeinrichtung (102) zum Durchführen eines Lesevorgangs der ersten und zweiten Musterdaten (CUR_D0, CUR_D1) aus dem Cursorspeicher (101), und
• c) einer Lese/Schreibeinrichtung (103) zum Durchführen eines Lese- und Schreibvorgangs der ersten und zweiten Musterdaten (CUR_D0, CUR_D1) aus dem und in den Cursorspeicher (101),
• d) wobei der Cursorspeicher (101) aus Blöcken bestehende Bänke umfaßt:

dadurch gekennzeichnet, daß der Cursorspeicher

• 1. eine erste Bank (101a)
  mit einem ersten Block (B1, B1a) zum Speichern niederwertiger Bits der ersten Musterdaten (CUR_D0) und
  einem zweiten Block (B2, B2a) zum Speichern hochwertiger Bits der zweiten Musterdaten (CUR_D1), und
• 2. eine zweite Bank (101b)
  mit einem dritten Block (B3, B3a) zum Speichern niederwertiger Bits der zweiten Musterdaten (CUR_D1) und
  einem vierten Block (B4, B4a) zum Speichern hochwertiger Bits der ersten Musterdaten (CUR_D0) umfaßt, und daß
• 3. die Leseeinrichtung (102) ungeradzahlige Blöcke der ersten und zweiten Bänke und geradzahlige Blöcke der ersten und zweiten Bänke jeweils gleichzeitig adressiert und Daten aus diesen ausliest.

2. Cursorspeichervorrichtung nach Anspruch 1, wobei die Lese/Schreibeinrichtung (103) umfaßt:
ein Lese/Schreibtor (P1) zum Eingeben/Ausgeben der ersten und zweiten Musterdaten (CUR_D0, CUR_D1), und
einen zwischen dem Lese/Schreibtor (P1) und dem Cursorspeicher (101) angeordneten Kreuzschienenschalter (CBS0) zum Umschalten zwischen den hochwertigen Bits und den niederwertigen Bits in Abhängigkeit davon, ob die ersten Musterdaten (CUR_D0) oder die zweiten Musterdaten (CUR_D1) über das Lese/Schreibtor (P1) eingegeben/ausgegeben werden sollen.

3. Cursorspeichervorrichtung nach Anspruch 2, wobei der Kreuzschienenschalter (CBS0) durch ein Lese/Schreibadressensignal (MY) zum Bestimmen einer Adresse in dem Cursorspeicher (101) steuerbar ist, wenn die Lese/Schreibeinrichtung (103) den Lese/Schreibvorgang durchführt.

4. Cursorspeichervorrichtung nach Anspruch 1, wobei die Leseeinrichtung (102) umfaßt:
ein zum Ausgeben der ersten und zweiten Musterdaten (CUR_D0, CUR_D1) verwendbares Lesetor (P2), und
einen zwischen dem Lesetor (P2) und dem Cursorspeicher (101) angeordneten Kreuzschienenschalter (CBS1) zum Umschalten zwischen den ersten Musterdaten (CUR_D0) und den zweiten Musterdaten (CUR_D1) in Abhängigkeit davon, ob die hochwertigen Bits oder die niederwertigen Bits über das Lesetor (P2) ausgegeben werden sollen.

5. Cursorspeichervorrichtung nach Anspruch 4, wobei der Kreuzschienenschalter (CBS1) durch ein Leseadressensignal (PY) zum Bestimmen einer Adresse in dem Cursorspeicher (101) steuerbar ist, wenn die Leseeinrichtung (102) den Lesevorgang durchführt.

6. Cursorspeichervorrichtung nach Anspruch 4, wobei die Leseeinrichtung (102) weiterhin umfaßt:
zwischen dem Kreuzschienenschalter (CBS1) und dem Lesetor (P2) angeordnete Schieberegister (SR0, SR1) zum bitweisen Ausgeben der ersten und zweiten Musterdaten (CUR_D0, CUR_D1) an das Lesetor (P2).

7. Cursorspeichervorrichtung nach Anspruch 1, wobei der erste bis vierte Block (B1, B1a, B2, B2a, B3, B3a, B4, B4a) so ausgestaltet sind, daß sie durch ein Adressensignal (PY) zum Bestimmen einer Adresse in dem Cursorspeicher (101) aufeinanderfolgend bestimmbar sind.

8. Cursorspeichervorrichtung nach Anspruch 7, wobei die Leseeinrichtung (102) einen Inkrementierer (A_ITR) zum Erzeugen des Adressensignals (PY) aufweist.

9. Cursorspeichervorrichtung nach Anspruch 6, wobei die Leseeinrichtung (102) weiterhin einen Schieberegistersteuerzähler (CTR2) zum Steuern der Schieberegister (SR0, SR1) aufweist.

10. Cursorspeichervorrichtung nach Anspruch 9,
wobei der erste bis vierte Block (B1, B1a, B2, B2a, B3, B3a, B4, B4a) so ausgestaltet sind, daß sie durch ein Adressensignal (PY) zum Bestimmen einer Adresse in dem Cursorspeicher (101) aufeinanderfolgend bestimmbar sind,
wobei die Leseeinrichtung (102) umfaßt:
einen Inkrementierer (A_ITR) zum Erzeugen des Adressensignals (PY), und
einen Blockzähler (CTR1) zum Zählen der Anzahl von Blöcken in der ersten und zweiten Bank (101a, 101b),
und wobei der Schieberegistersteuerzähler (CTR2) und der Inkrementierer (A_ITR) durch den Blockzähler (CTR1) steuerbar sind.

11. Cursorspeichervorrichtung nach Anspruch 10, wobei die Leseeinrichtung (102) ein von außen in die Cursorspeichervorrichtung eingegebenes Ladesignal (LOAD) zum Anfordern eines Lesestarts durch die Leseeinrichtung (102) empfängt, wobei der Schieberegistersteuerzähler (CTR2), der Inkrementierer (A_ITR) und der Blockzähler (CTR1) basierend auf dem Ladesignal (LOAD) mit ihren entsprechenden Operationen beginnen.

12. Cursorspeichervorrichtung nach Anspruch 1, wobei der Cursorspeicher (101) empfängt:
ein Lese/Schreibadressensignal (MX) zum Bestimmen einer Adresse in dem Cursorspeicher (101), wenn die Lese/Schreibeinrichtung (103) den Lese- und Schreibvorgang durchführt, und
ein Leseadressensignal (PX) zum Bestimmen einer Adresse in dem Cursorspeicher (101), wenn die Leseeinrichtung (102) den Lesevorgang durchführt, wobei das Lese/Schreib-Adressensignal (MX) und das Leseadressensignal (PX) gemeinsam gebildet sind.