JPH03184081A - ビデオディスプレイシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、ビデオデータの記憶の為のビットマツピング
されたメモリを使うビデオシステムに関し、さらに詳し
くは、直列と並列両方のアクセスが可能なＭＯ３ランダ
ムアクセス形式読出し／書込みメモリ装置を使うビデオ
ディスプレイ又はそれと同様の装置内で使用される半導
体メモリ装置に関する。

ビデオディスプレイは、ワードプロセッサ、ホームコン
ピュータ、ビジネスコンピュータ及びターミナル等これ
と同様の装置のような広範囲のマイクロコンピュータに
基づくシステムで使用されている。このようなシステム
の典型的な仕様装備の中のビデオ画面上に表示されるデ
ータはビデオメモリから読出される。ビデオメモリはビ
ットマツピングされ、即ちメモリアレイ内に記憶される
データとぐ画素と呼ばれる）画面上の目で見ることので
きる点との間の一対一対応を含んでいる。

メモリは特にカラービデオの場合には非常に大規模なも
のでなくてはならず、ビデオデータへのアクセスレート
は、２（１Ｍｔ（ｚ又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の１かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
要請をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタティックＭＯ３ＲＡＭを使うこと
によって満足することができるであろうがこれらの装置
は、コスト高でビット密度が低い為システム自体の大き
さ及び複雑型が増し、システムのコストは高くなってし
まう。

ワントランジスタダイナミックセルを使うＮチャンネル
シリコンゲートＭＧＳ型メモリ装置では、セルのサイズ
を最少にすることができ、ビット密度を上げ、コストを
低減することができる。故にこれらは、コンピュータや
デジタル装置に最も広範囲に使用されている。このよう
な装置を非常に大量に生産することによって、「ラーニ
ングカーブ」の法則に従いコストは低下の一途をたどり
、生産量の増加に伴いこのコストの低下現象が続く傾向
にある。さらに、描線の解像度やその他の工程技術が改
良されたことが要因となってビット密度は、装置あたり
最近１０年間で１Ｋから４Ｋまでの増加を実現すること
ができた。今日では１６Ｋから６４にビットの装置が大
量生産され２５６にビット又は１メガビツトの装置が設
計されている。ＭＯＳダイナミックＲＡＭはバイポーラ
やスタティックＭＯ３ＲＡＭに比べ比較的アクセスタイ
ムが低速であるが現在の生産のすう勢では高速ダイナミ
ックＲＡＭは、通常歩留りが低く故に最も高価である。

直列ポートを持つダイナミックＲＡＭ装置は、Ｇ。

Ｒ，Ｍｏｈａｎ　Ｒａｏに付与された米国特許第４．３
４７．５８７号、Ｄｏｎａｌｄ　Ｊ、Ｒｅｄｗｉｎｅ、
　Ｌｉｏｎｅｌ　Ｓ、Ｗｈｉｔｅ及びＧ。

ＲｏＭｏｈａｎ　Ｒａｏに付与された米国特許第４．２
８１．４０１号及び第４．３３０．８５２号、及びＤｏ
ｎａｌｄ　Ｊ、　Ｒｅｄｗｉｎｅに付与された米国特許
第４．３２２．６３５号及び第４，３２１、６９５号に
開示されている。これらは全てテキサス・インスツルメ
ンツに譲渡されている。これらの装置は、米国特許第４
．２３９．９９３号に説明される広範囲に使用されてい
る６４にビット「バイ１」ダイナミックＲＡＭ装置と構
造が同様であるが直列［１０の為に２５６ビツト直列シ
フトレジスタが加えられている。

本発明の第１の目的は、基本的な設定と同じ凡用ＭＯＳ
ダイナミックＲＡＭに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちＭＯＳ　ＤＲＡＭの設計における改良も行われ
る一方で、高い解像度のカラービデオディスプレイに必
要とされる高いビットレート性能を満足させるビデオデ
ィスプレイのようなシステム内で使用する為のデュアル
ポート半導体メモリ装置を提供することである。本発明
の第２の目的は、コストが低く大量生産に適していてビ
デオディスプレイシステムのような応用に特に適してい
るこの改良された直列／並列形式のメモリ装置内でのア
クセスを提供することである。

発明の概要 本発明の実施例に従うとビデオディスプレイシステムは
、ビットマツピングされたビデオ情報を高速クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータを記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、直列
ビデオデータがクロック出力される一方で発生するので
、マイクロコンピュータ【１０とビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ力りえら
れたダイナミックＭＯ３ＲへＭがこのデュアルポートメ
モリを提供する。

特定の実施例に関する説明 第１図を参照すると、本発明の第１実施例であるデュア
ルポート、ビットマツピングメモリ装置を使うビデオデ
ィスプレイシステムが図示されている。従来のラスター
走査ＣＲＴ形式のビデオディスプレイ１が使用され、こ
のデイスプレィに対するビデオ信号入力２は、約２０Ｍ
Ｈｚ又はそれ以上のビットレートのビット直列データか
ら成る。標準のテレビ信号は、毎秒６０フレームを提供
し、とびこし走査で各フレームごとに５１２の走査線を
提供し、各々の走査線は、数百の点又は画素から戊ると
考えることができる。これらの数のデータの発生は２０
ＭＨｚのオーダーで行われる。黒白画像に対しては、各
々の点は、単純な白又は黒の表示の為に要する１ビツト
から１６の濃淡の灰色を表示する為に要するだいたい４
ビツトまでによって規定される。色を示す為には、３又
は４ストリーム又はプレーンのデータが必要でたとえ比
較的簡単なデイスプレィの場合でも画素１つに対して少
なくとも１バイト（＝８ビット）のデータを必要とする
。ｗｉ漢定走査び同期回路３及びビデオ信号形成回路４
はこの発明の一部ではなく、ここでは説明しないが、必
要とされる完全なテレビモニター又は受信器がデイスプ
レィ１と共働していると仮定する。入力２の上のビデオ
データは後で説明するビットマツピングビデオメモリ５
から受けとったものであり、このメモリは、２つのレベ
ルを持つ白黒デイスプレィのような簡単な例の場合には
、ビデオ画面１上の対応する各々のビットに対し１ビツ
トを有している。メモリ５は、直列ポート２の他に「並
列」ポート６を有していて、このポート６は、マイクロ
コンピュータ（又はマイクロプロセッサ）８の多重アド
レス／データ入力／出カバスフに接続される。メモリ５
は、バス７上のアドレスを受けとって直列ポート２の為
のアドレスを規定し、並列ポート６を介したメモリへの
書込み（又はメモリからの読出し）を行う為のアドレス
も規定している。マイクロコンピュータ８をメモリ５に
接続する制御バス９は、基礎クロック周期φを提供して
いる。このクロック周期φは、直列ビデオデータを回線
２の上にクロック出力させ、メモリ装置及びマイクロコ
ンピュータの特徴に従って必要とされるアドレスラッチ
、ＲＡＳ　、　ＣＡＳ　、直列選択、書込み可能等とい
ったメモリ制御信号も出力させている。

メモリ５は、メモリセルの行列から成りビデオディスプ
レイ１のサイズ及び形式と選択したメモリの形式とに従
って区分されたメモリアレイｌＯを有している。即ち、
標準の２つのレベルを持つ白黒テレビラスフ走査には、
完全なｌフレーム当たり約５１２Ｘ５１２又は２５６に
ビットのメモリが必要とされるので、６４にメモリ装置
が使用される場合メモリ５を槽底する為には４つ必要と
なる。これら４つのメモリは、回線２上に交互に２５６
ビツトのブロックに対する出力を接続しているが或いは
他の形式も適宜に使うことができる。

解像度の低い白黒デイスプレィは、たった１つの６４に
メモリアレイを使用し２５６Ｘ２５６の画素を提供して
いる。

第１図のシステムで使用されるメモリ装置５の一例を第
２図に示す。これは、ＭｃＡ　１ｅｘａｎｄｅｒ。

Ｗｈ　ｉ　ｔｅ、及びＲａｏに付与され、テキサス・イ
ンスツルメンツに譲渡された米国特許第４．２３９．９
９３号に示すワントランジスタ型セルを使った６４にビ
ットＭＯＳダイナミック読出し／書込みメモリであって
これに直列レジスタが加えられていて、ランダムアクセ
ス部分はこの実施例ではバイトの規模になっていて典型
的８ビツトマイクロコンピユータ８に適合させである。

以下で説明する通り、例えば８チツプを含むようにメモ
リが区分される場合側々の装置はＸ１メモリであってこ
れらの８つの部分は、マイクロコンピュータによってア
クセスされるように並列して接続される。Ｘ４メモリの
ような他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が２４本の
ピン又は端子を持つ標準のデュアルインラインパッケー
ジ内に通常搭載される約１／３０スクエアインチ（約０
．２１３ｃｍ）のサイズの１つのシリコンチップに含ま
れるＮチャンネル自己整合シリコンゲートニ重ポリシリ
コン層ＭＯ３技術で形成される。この例では、装置は２
５６の行及び２５６の列から絞る通例のパターンに配置
され、各々が３２７６８個のセルを含む２つの半分部分
２０ａ、２０ｂに三等分されたアレイを有している。２
５６本の行又はＸ線のうち、アレイの半分部分１０ａｌ
：１２８本、もう半分の部分１０ｂに１２８本が存在す
る。２５６本の列又はＹ線はアレイのそれぞれの半分部
分１０ａ及び１０ｂに半分が割り当てられるように三等
分される。アレイの中央には　２５６のセンス増幅器１
１がある。

これらは、Ｗｈｉｔｅ、　ＭｃＡｄａｍｓ及びＲｅｄｗ
ｉｎｅに付与し、これもテキサス・インスツルメンツに
譲渡された上記米国特許第４．２３９．９９３号又は米
国特許第４，０８１、７０１号に開示された発明に従っ
て作った差動形式双安定回路である。各々のセンス増幅
器は、列線の中央に接続されるので、１２８のメモリセ
ルは半分の列線によってそれぞれの側の各々のセンス増
幅器に接続される。チップはただ１つの５Ｖ電源Ｖｄｄ
及び接地端子Ｖｓｓのみを必要とする。

三等分された行又は、Ｘアドレスデコーダ１２は、１６
本の回線１３によって８つのアドレスバッファ又はラッ
チ回路１４に接続される。バッファ１４は、Ｒｅｅｓｅ
、　Ｗｈｉｔｅ及びＭｃＡ１ｅｘａｎｄｅｒ付与されテ
キサス・インスツルメンツに譲渡された米国特許第４．
２８８．７０６号に開示される発明に従って形成されて
いる。８つのアドレス入力端子１５によって８ビツト×
アドレスがアドレスバッファ１４の入力に与えられる。

Ｘデコーダ１２は、バス７を介しマイクロコンピュータ
８から受けとった入力端子上の８ビツトアドレスによっ
て規定される２５６本の行線のいずれか１本を選択する
機能を行う。

列アドレスも入力ビン１５で受けとられ、列アドレスラ
ッチ１６の中でラッチされる。バイト規模のランダムア
クセスデータ入力／出力に関しては、マイクロコンピュ
ータは、いくつかあるチップの中のいずれかを選択する
為に追加の列アドレスヒツトを出力するが、列アドレス
ピットは５つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダによって制御されている。

列アドレスラッチ１６の出力は回線１７によってアレイ
の中央にあるデコーダ１８に接続され、２５６本の列線
のうち８本を選択し８本の回線１９上にバイト規模の入
力／出力を発生する。ダミーセル（図示せず）は、通常
の実装方法通りに各々のセンス増幅器の各側に含まれる
。

故に上記で説明した通り、メモリ装置は、バイト規模又
はその他の並列アクセスが可能な形式の標準のダイナミ
ックＲＡＭと同様である。しかしながら本発明に従うと
、単１ビット又はバイト規模のランダムアクセスに加え
て直列の入力／出力が可能である。２つ別々の半分部分
２０ａ及び２０ｂに二等分された２５６ビツト直列シフ
トレジスタ２０を利用し半分部分はそれぞれアレイ１０
の相対する両側に位置される。シフトレジスタ２０は、
一方の側の１２８の転送ゲート２１ａ又は、他方の側の
同数の転送ゲート２１ｂによって読出しサイクルにはア
レイ１０の列線からロードされ、書込みサイクルには列
線にロードする。

（これは、第１図に示す最も簡単な応用例には必要ない
。）直列書込みの為の装置へのデータ入力は、マルチプ
レクス回路２３を介しシフトレジスタの半分部分の入力
２４ａ及び２４ｂに接続されるデータ入力端子２２から
行われる。データは、回線２５ａ、２５ｂからデータ出
力マルチプレクス回路２６、バッファ及びデータ出力端
子２７を通ってレジスタの半分部分２０ａ、２０ｂから
直列に読出される。シフトレジスタ２０ａ及び２０ｂは
、クロックΦによって操作され、クロックφは、各々の
クロックサイクルに対し２段を持つレジスタの役を通し
ビットをシフトする為に使用される。読出し操作の為に
、２５６ビツトの二等分したレジスタ２０ａ、２０ｂか
ら２５６ビツトを出力するには１２８サイクルのクロッ
クΦの期間だけですむ。ゲー）２１ａ、２１ｂに制御信
号ΦＴが与えられると、２５６ビツトのシフトレジスタ
とアレイの半分部分１０ａＳ　１０ｂ内の２５６本の列
線とが接続される。直列書込み操作では、ｘＷによって
（ラッチ１４内のアドレスによって選択された）１本の
行線がアクティブにされ、この行のメモリセルの中ヘデ
ータが書込まれた後でセンス増幅器１１は、ΦＴの後に
発生するΦＳによって操作され、列線をフル論理レベル
にセットする。直列読出しサイクルは入力１５上のアド
レスによって開始する。このアドレスは、解読され２５
６本のＸ又は行アドレス線（及び反対側のダミーセル）
をアクティブにする。センス増幅器１１は次にΦＳクロ
ックによってアクティブとなり列線をフル論理レベルに
セットし、さらにΦＴによってアクティブにされた転送
ゲート２１ａ及び２１ｂは２５６ビツトを選択した行線
から対応するシフトレジスタの半分部分２０ａ、２０ｂ
へと移動させる。次にシフトクロックΦが与えられ、２
５６ビツトは各クロックサイクルごとに２段で処理を行
うマルチプレクス回路２６を介し直列形式で出力ピン２
７上に移動され、故に１２８クロツクΦサイクルを必要
とする。出力ピン２７は第１図のビデオ入力２に接続さ
れる。

第３Ａ図のａに示す行アドレスストローブのが制御入力
２８に与えられるとき、Ｘアドレスが入力１５に現われ
なくてはならない。第３Ａ図のｂに示す列アドレススト
ローブ蕩、及び読出し／書込み制御量は、装置にランダ
ム並列アクセスを行うその他の制御信号２８である。こ
れらの入力は、クロック発生及び制御回路３０に与えら
れる。回路３０は装置の種々の部分の操作を規定するい
くつかのクロック及び制御信号を発生する。

例えば、第３Ａ図のａに示す通り側が低レベルになると
ＲＡＳから得られるこれらのクロックはバッファ１４を
、その時入力１５に現われる８ビツトを受は入れ、ラッ
チさせる。行アドレスは、第３Ａ図のＣで示す期間中、
有効な状態でなくてはならない。直列アクセスは入力２
９上のＳＳ直列選択命令によって制御される。直列読出
し操作では、第３Ａ図のｂに示す期間中丁Ｐはアクティ
ブロー〈低レベル〉になりＷ信号は高レベルになり、端
子２７上のデータ出力は第３Ａ図のｄに示す１２８サイ
クルの期間の間発生する。直列書込みの操作の間、第３
Ａ図のｂに示す通りＳＳ及びＷ信号は、アクティブロー
（低レベル）でなくてはならず第３Ａ図のｅに示す通り
、前の１２８サイクルの期間の間データ入力ビットは、
有効でなくてはならない。行アドレスが入力１６に発生
し雨が低レベルになる度ごとにリフレッシュが起こる。

故に、シフトレジスタの半分部分２０ａ及び２０ｂがデ
ータ入力ピン２７を通って読み出されるときの１２８サ
イクルの間、新しい行アドレスをＲＡＳ信号といっしょ
に、チップ５内にロードすることによってリフレッシュ
を起こすことができる。シフトレジスタ２０ａ及び２０
ｂの動作は、ΦＴが発生しない限り、妨げられることは
ない。

転送命令Φ丁は、ｙｌによって制御される。シフトレジ
スタの半分部分２０ａ及び２０ｂでは、データがシフト
して出てゆく一方、直列するデータがシフトしながら入
力されてくるので読出し操作が開始された直後も書込み
操作を始めることができる。第１図のシステムでは必要
とされないが、この特徴は他の実施例に関し重要である
。

第３Ｂ図の」からｑのタイミング表で示す通り、並列ア
クセスは発生する。これらの図は、第３Ａ図のａ−ｉに
比較し、時間の尺度が拡大されている点に注意しなくて
はならない。入力２８に行アドレスストローブ信号ｍが
与えられる時、入力１５には、Ｘアドレスが存在してい
なければならない。同様にもう一方の入力２８に列アド
レスストローブ信号ＣＡＳが与えられる間は、Ｙ又は列
アドレスが入力１５に現れなくてはならない。入力２８
にある読出し書込み制御信号Ｗは、並列するアクセスを
行う為の他の制御信号である。ＲＡＳが第３Ｂ図のｊで
示す通り低レベルになる時、ＲＡＳから作り出されたク
ロックによって、バッファ１４は、入力線１５にその時
現われる８ＴＴＬレベルビツトを受は入れ、ラッチする
ようになる。第３Ｂ図のｋで示すように罷が低レベルに
なる時は、ついで回路３０でクロックが発生され、これ
によってバッファ１６は入力１５上のＴＴＬレベルＹア
ドレスをラッチする。第３Ｂ図のｍで示す期間の間荷及
び列アドレスは有効でなくてはならない。読出しサイク
ルに関しては、入力２９上のＷ信号は、第３Ｂ図のｎに
示す期間の間高レベルにあって、端子１９に存在する出
力は、第３Ｂ図の０に示す時間の有効となる。書込みサ
イクルについては、第３Ｂ図のｐで示す期間Ｗ信号は低
レベルでなくてはならず、第３Ｂ図のｑに示す期間の間
、端子１９上のデータ入力ビットは、有効でな（ではな
らない。

行アドレスは、次にくる各々のアクセスによって１づつ
インクレメントされるので、端子２２．２７及びシフト
レジスタ２０を介する直列アクセスは、通常ひき続き連
続している。ビデオデータは、次から次へと続く２５６
ビツトの直列ブロックからなる連続するストリーム（流
れ）であるので、ΦＴ転送りロックが発生した後の直列
アクセスの為の次のアドレスは、常に最後の行アドレス
にｌを加えたものになる。最も簡単な実施例では、マイ
クロコンピュータ８が、直列読出しの為の行アドレスを
送っているので、各々の直列読出し命令が発生した後で
マイクロコンピュータ内のアドレスカウンタは、インク
レメントされる。この機能は以下で説明する通り第２図
のチップ上で行われる。これに対し、端子１９を介して
の並列アクセスは順番にではなくランダムに行われ、ア
ドレスはマイクロコンピュータ８内で発生されなければ
なＳない。

第４図では、第２の装置に関するセルアレイ１０の一部
及グ共働するシフトレジスタ段２０ａ及び２０ｂが概略
図で示されている。アレイの中央に位置された４つの２
５６の同一のセンス増幅器１１は、半分の４本の列線３
８ａ及び３８ｂに接続され、図示されている。各々の半
分の列線３８ａ又は３８ｂには、容量素子４０及びトラ
ンジスタ４１を持つ１２８のワントランジスタセルが接
続される。このセルはＣ−ＫＫｏｕに付与されテキサス
・インクレメントに譲渡された米国特許第４．２０４．
０９２号又は米国特許第４．０１２．７５７号に開示さ
れる形式のものである。行線４３は、行デコーダ１２の
出力線であって各々の行に含まれる全てのトランジスタ
のゲートに接続される。アレイの中には２５６の同一の
行線４３がある。各々の半分の列線３８ａ又は３８ｂに
は、図示されていないが従来の形式のダミーセルが接続
される。

Ｘｗ　（Ｘ書込み〉アドレスが左側のアレイの半分部分
１０ａの中の回線４３のうちの１本を遺択する時、これ
と共働するトランジスタ４１がオンになり、この選択さ
れたセルの為の容量素子４０を半分の列線３８ａに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブになり、ダミー容量素子を半分の
列線３８ｂに接続する。

直列Ｉ１０レジスタ２０ａ及び２０ｂはセルアレイの反
対側に位置されるシフトレジスタ段５０ａ又は５０ｂか
ら構成される。各々の段の入力５１は、通常の方法で次
にくる段の出力５２を受けとるように接続される。レジ
スタは、チップ外部から与えられるクロックΦから生ま
れた２相のクロックΦ１、Φ２と遅延されたクロックΦ
ｌｄ及びΦ２ｄで操作される。即ち、クロックΦは、反
対の位相のもう１つのクロックを発生する為に使用する
。各々のこれらクロックは遅延クロックを発生する為に
使用される。第１段５０ａ又は５０ｂの入力２４ａ又は
２４ｂは、データ入力マルチプレクス回路２３から接続
され、最終段５０ａ及び５０ｂからの出力は、データ出
力マルチプレクス回路２６に与えられる。転送ゲー）２
１ａ。

２１ｂは、半分の列線３８ａ又は３８ｂとシフトレジス
タ段５０ａ又は５０ｂとの間を直列に接続するソースか
らドレインへの電気的パスを持つ２５６の同一のトラン
ジスタから構成される。トランジスタ５３のゲートは回
線５４によってΦＴのソースに接続される。

シフトレジスタの＆　５０　ａ又は５０ｂは、Ｄｏｎａ
ｌｄ　Ｊ、　Ｒｅｄｗｉｎｅに付与され、テキサス・イ
ンスツルメンツに譲渡された米国特許第４．３２２．６
３５号に開示される雑音限界が向上され、高速性能を持
つ四位相ダイナミックラジオレス（比率の少い）形式で
ある。この形式のシフトレジスタ段は、最小のサイズの
トランジスタを用い、低電力消費でさらに高いレートで
クロックされることが可能である。各々のレジスタ段５
０ａ又は５０ｂは第１及び第２のインバータートランジ
スタ５５．５６といっしょになった各々のインバーター
の為のクロックロードトランジスタ５７又は５８から構
成される。転送トランジスタ５９又は６０が各々のイン
バーターを次のインバーターに接続している。

負荷装置５７．５８のドレインは＋Ｖｄｄになり、イン
バータートランジスタ５５及び５６のソースは、回線６
１及び６２上に与えられたΦｌ又はΦ２に接続される。

各段の操作は、第３Ａ図のｆｌからＴ４に示すＴ１から
Ｔ、の時間を４つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間Ｔ
１にではΦ１及びΦ１ｄは高レベルであり、一方Φ２及
びΦ２ｄは低レベルである。この時間は、トランジスタ
５７．５９がオンになっていて、ノード６３．６４が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ５８．６
０は、オフであり故にレジスタ内のデータに応じて、ノ
ード５１及び５２は、高レベル又は低レベルのいずれか
となることになる。Φ２は低レベルでノード６４はプレ
チャージされるので、トランジスタ５６がオンになるこ
とによって、トランジスタ５６のソースは、そのソース
を通って放電され、低論理の状態またはＶｓｓまで戻る
。この動作によってトランジスタ５６のドレイン・チマ
ンネル及びソースを低論理状態まで下げられることでノ
ード６４に好ましい電荷蓄積条件が設定される。

時間Ｔ２では、Φ１は低論理となりΦ１ｄは、高論理の
ままであるので、この時間の間に、ノード６３及び６４
は充電される。入力ノード５１に、低レベルの電荷が存
在する場合、これらノード６３及び６４は高レベルのま
まであり、ノード５１に高レベルの電荷が蓄積されてい
る場合、これらノード６３．６４は、トランジスタ５５
を通ってＶｓｓ　（Φ１が低レベル）まで放電すること
によって低レベルになる。どちらの場合でも、入力５１
上のデータと逆のデータがノード６４に転送される。Φ
１ｄが低レベルになると、トランジスタ５９はオフにな
り、ノード６４上の電圧が絶縁され、時間Ｔ３へと移る
。全てのクロックは低レベルであり回路は、零条件に設
定されている。

時間Ｔ４では、Ｔ、の期間に最初の半分の段に対し発生
した期間と同様の後の半分の段に対する条件の設定され
ていないプレチャージ時間が開始し最終的結果は、Φ２
ｄの最後のデータの再び逆の状態を求めたものとなり、
出力５２上に現れる。

故に１ビツト又は１段の遅延時間には、Φ１とΦｌｄの
組とΦ２とΦ２ｄの組を加えた期間が必要となる。

シフトレジスタ段は、アレイ１０の相対する両側の列線
３８ａ又は３８ｂの１本おきの線に接続される。三等分
にした配置の利点は隣りあう列線の間ではなく、１本お
いた列線同士の２本の線の間に接続する為に適するよう
に各段ごとに６個のトランジスタを設計するのはずっと
容易になるという点である。ここで示す形式のダイナミ
ックＲＡＭアレイ内の列線の間の間隔は、数ミクロンで
ある。シフトレジスタを構成する６つのトランジスタを
作る為の配置区域は、明らかにこの列線の間隔の２倍と
なり広くなる。

三等分されたシフトレジスタの半分部分５０ａ、５０ｂ
の両方をアレイの同じ側に位置し、半分をもう半分の上
部に配置することによっても同じ結果が得られる。偶数
ビットが全てアレイの一方の側に位置され、奇数ビット
が全て反対側に位置された第１図又は第３Ａ図及び第３
Ｂ図の配置は、センス増幅器の操作に最適なバランスを
持つ点で有利である。１９８２年３月２４日号のエレク
トロニクスの１３４頁に記載される折り重なる（フォー
ルデッド〉ビットを使用するダイナミックＲＡＭは、ア
レイの同じ側にシフトレジスタの両方の半分部分を有し
ているが、第４図と電気的に等価に１つおきの列線に接
続されている。

シフトレジスタ段を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ５３′が位置される。このことによってセン
ス増幅器１１に対する入力は電気的にも物理的にも均衡
が保たれさらに、ダミー容ＩＳ子６７にも接続されこの
容量素子は、レジスタ２０ａ、２０ｂから送られてくる
電圧を検知する時に機能する。ΦＴ倍信号線５４上に現
れる時、両側の列線３８ａ、３８ｂには、両側にあるト
ランジスタ５３又は５３′の容量素子を通して、同量の
雑音が接続されるので、差動センス増幅器に入力が与え
られると雑音パルスは有効に取り消される。バランスを
とる為、ダミー容量素子（図示せず）と同一の容量素子
６７が段５０ａ又は５０ｂが検知される側と反対側の列
線に接続される。

一つおきのビットに接続する入力２４ａ、２４ｂを持つ
マルチプレクス回路２３は、Φ１ｄ及びΦ２ｄによって
駆動されるゲートを持つ１対のトランジスタ７０ａ、７
０ｂを有している。これらのトランジスタと直列に接続
するトランジスタ７１は、ゲート上に直列選択ＳＳをラ
ッチしているのでデータだけが、マルチチップメモリ板
肉の選択された単数又は複数のチップのシフトレジスタ
の中に転送される。直列データ出力マルチプレクス回路
２６は、トランジスタ７２ａ、７２ｂを有している。こ
れらのドレインにはΦ１又はΦ２が接続され、これらの
ゲートには、最終段出力２５ａ又は２５ｂが接続される
。論理ゲートの付いたトランジスタ７３ａ、７３ｂは、
トランジスタ７２ａ１７２ｂの各々のゲートをそれらの
それぞれのソースに接続する。Φ１１Φ２で駆動される
ことによって他が有効になるとトランジスタ７１ａ、７
１ｂは、短絡を起こし１の出力はＶｓｓになってしまう
。

ＮＯＲゲート７５は端子２７に出力を発生する。

直列データ入力又は直列データ出力の入出カレートは、
クロックレートΦの２倍ある。第３Ａ図のｄ又は第３Ａ
図のｅで示す通り２５６の直列ビットを転送入力したり
転送出力する為には、１２８のφサイクルが必要とされ
る。これは、シフトレジスタを三等分することによって
得られる結果である。１ビツトのデータの位置を１つシ
フトさせるのに２つのクロックサイクルが必要とされる
ので、２５６段全てを直列に接続する場合には、２５６
のクロックサイクルが必要とされる。

この形式の一部は例えば約１０ＭＨｚでクロックされる
ので、２０ＭＨｚの直列データレートが可能となる。

第４図の回路では、センス増幅器の両側に位置される８
本のデータ線７０と８本のデータパー線７１（それぞれ
、４本のデータ・データパー線のみ図示する）の組によ
ってランダムアクセスが可能になる。列線３８ａ、３８
ｂは、Ｙ選択トランジスタ７２によってデータ線７０及
びデータパー線７１に選択的に接続される。Ｙ選択レジ
スタ７２のゲートは、Ｙデコーダ１８の出力を受けとっ
ている。Ｙデコーダ１８は、（２５６本の列線から〉８
本の列線を選択し、データ線７０のある側の８つのトラ
ンジスタ７２のゲート及び、データ線７１のある側の対
応する８つのトランジスタ７２のゲートに論理１電圧を
与えているので選択された８本の列線は、（当然、適当
なバッファを通して〉入力／出力端子１９に接続される
。回線７（１，７１及び端子１９によるランダムアクセ
ス又は並列アクセスには、直列アクセスの為には、１２
８クロックφ期間を要したのに比べたったの約ｌサイク
ル時間しか必要としない。メモリの為の１サイクル時間
は、Φ期間と同様である必要はない。例えば、クロック
Φのレートが１０ＭＨｚであればこの期間は、１００ナ
ノ秒となり、これに対し並列読出しアクセスは１５０ナ
ノ秒となる。

ΦＴ１ΦＳ及びＸｗ信号のタイミングは直列続出し、リ
フレッシュ及び直列書込みとによって異なる。電圧は、
第３Ａ図のｇｌｈ及びｉに示される通りである。読出し
及びリフレッシュは、リフレッシュが、転送命令φＴを
含まないことの他は同様であり、書込みには、シーケン
スが逆になるので逆にする必要がある。直列読出しサイ
クルの場合、メモリ容量素子４０の行から送られてきた
データは、Ｘｗ電圧によってトランジスタ４１．の行を
通って列線に転送され、さらにΦＳでセンス増幅器１１
によって検知され、次にΦＴにおいて転送ゲー）２１ａ
、２１ｂを通し、シフトレジスタ２０ａ、２０ｂに接続
される。直列書込みサイクルの為には、逆のシーケンス
が発生しなくてはならない。この場合、シフトレジスタ
内のデータが列線に転送されるのでまずΦ丁において転
送ゲー）２１ａ、２１ｂがオンとならなくてはならず、
次にデータはφＳにおいて検知され、Ｘｗが高レベルに
なると瞬時に選択された行のトランジスタ４１をオンに
した後、さらに直列シフトレジスタのデータの状態をセ
ルアレイ１０内の選択された行の容量素子１０にロード
する。

ちょうどアドレスが検知されサイクルの開始時にＷ命令
を検知され、さらにクロック発生器３０内のこの情報を
使用することによって適当なシーケンスが選択される。

６丁及びｙ吾が発生することから発生される命令ΦＴは
、第３Ａ図のｇから１に示す通りＷが高レベルか低レベ
ルかどちらであるかに応じてＲＡＳより早い又は遅い時
点のタイミングで切り換えられる。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンピュータは、追加のチップ外プログラム又は
データメモリ８０　（必要とされる場合）、及び種々の
周辺入力／出力装置を持ち、これらが全てアドレスデー
タバス７及び制御バス９で相互接続される従来の構造の
単一チップマイクロコンピュータ装置８を有している。

単一の双方向性多重アドレス／データバス７が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はＩｌｏ　アドレスも外部バス上で別々にすること
ができる。マイクロコンピュータはフォンノイマン又は
バーバード形式、又はこれら２つの形式を組合わせた形
式のもである。

マイクロコンピュータ８は、例えばテキサス・インスツ
ルメンツによって部品番号ＴＭＳ−７０００として市販
される装置の１つ又はモトローラ６８０５、ザイログｚ
８又はインテル８０５１等の部品番号で商業的に入手可
能な装置の１つを使うことができる。内部構成の細部は
、変更するがこれらの装置は、−ＩＩにプログラムを記
憶する為のチップ上ＲＯＭ又はリードオンメモリ８２を
中に含み、場合によっては、チップ外から送られてくる
プログラムアドレスも持つことができるが、どんな場合
でもメモリ５の為のチップ外データアクセス手段は有し
ている。

図に示す典型的マイクロコンピュータ８は、デ＝り及び
アドレスを記憶する為のＲＡＭ又はランダムアクセス読
出し／書込みメモリ８３と、演算又は論理操作を行うＡ
Ｌ［Ｉ８４と（通常何本かの別個のバスから構成される
）データ及びプログラムアドレスをある位置から他の位
置へ転送する内部データ及びプログラムバス装置８５と
を有している。

ＲＯＭ８２内に記憶された命令は、１度に１つづつ命令
レジスタ８７の中へとロードされ、このレジスタから与
えられた命令は、制御回路８８内で解読されマイクロコ
ンピュータの操作を規定する制御信号８９を発生する。

自動式インフレメンテインであるか又はＡＬＵ８４をカ
ウンタの内容が通過することによってインクレメントさ
れる形式のプログラムカウンタ９０にＲＯＭ８２はアド
レスされる。スタック９１は、割込みやサブルーチンの
発生に応じて、プログラムカウンタの内容を記憶する為
に内蔵されている。ＡＬＵは２つの入力９２及び９３を
有し、これらのうち１方は、データバス８５からロード
される１つ又は２つ以上の一時的記憶レジスタ９４に接
続される。累算器９５はＡＬＵの出力を受けとり、累算
器の出力はバス８５によってＲＡＭ８３又は、データ入
力／出力レジスタ及びバッファ９６のような最適な転送
先へと接続される。割込みは、割込み制御９７によって
処理される。割込み制御は、制御バス９を介しチップ外
の回路と接続されていて、マイクロコンピュータ装置８
及びシステムの複雑性に応じ割込み要求、割込み認識、
割込み優先コード及びこれと同様のものを処理している
。リセット入力も割込みとして取り扱われる。ＡＬＵ８
４及び割込み制御９７と共働する状態レジスタ９８は、
ＡＬＵ　Ｗ作から与えられるゼロ、桁上げ、桁あふれ等
のような状態ビットを一時的に記憶する為に設けられて
いる。割込みがあると状態ビットはＲＡＭ８３内に、又
は割込み時の為のスタックに保持される。メモリアドレ
スは、外部バス７に接続されるバッファ９６を通ってチ
ップ外に接続される。特定のシステム及びそのシステム
の複雑性に応じてチップ外データ又はプログラムメモリ
８０及びｌ１０８１、さらにチップ外ビデオメモリ５を
アドレスする為にこのデータ通信路は使用される。これ
らのバス７に接続されるアドレスは、ＲＡＭ８３、累算
器９５又は、命令レジスタ８７さらにプログラムカウン
タ９０内でも発生する。（制御ビット８９に応答して）
メモリ制御回路９９は、制御バス９に与える命令を発生
したり又は制御バス９からの命令に応答し、適宜にアド
レスストローブ、メモリイネイブル、書込みイネイブル
、ホールド、チップ選択等を行う。

操作では、マイクロコンピュータ装置８は、１又は一連
のマシンサイクル又は状態時間の間にプログラム命令を
実行する。例えば水晶発振器によって与えられる５　Ｍ
Ｈｚのクロック入力に関しては、１００の入力をマイク
ロコンピュータチップに与える為にはマシンサイクルは
２００ナノ秒となる。

その為連続するマシンサイクル又は状態において、プロ
グラムカウンタ９０は、インクレメントされ新しいアド
レスを発生し、このアドレスは、ＲＯＭ８２に与えられ
命令レジスタ８７への出力を発生する。この出力は制御
回路８８で解読され、一連のマイクロコード制御ビット
８９の組を発生し、バス８５及び種々のレジスタ９４．
９５．９６．９８等をロードする為に必要な種々の工程
を行なわせる。例えば、典型的なＡＬＵ演算又は論理操
作は、（命令語のフィールドの）アドレスを命令レジス
タ８７からバス８５を介しＲＡＭ８３（これはソースア
ドレスのみ又はソースアドレスと転送先アドレスの両方
を含む）の為のアドレス回路にロードする工程と、ＲＡ
Ｍ８３から一時的レジスタ９４及び／又はＡＬＵの入力
９２にアドレスされたデータを転送する工程とを含む。

マイクロコードビット８９は加算、減算、比較、論理積
、論理和、排他的論理和等といった命令の組の中からと
りだした１つの形式にＡＬＵの操作を規定する。状態レ
ジスタ９８はデータ及びＡＬＵの操作に応じてセットさ
れ、ＡＬ［Ｊの結果は、累算器９５の中ヘロードされる
。他の例では、データ出力命令は、ＲＡＭアドレスを命
令のフィールドからバス８５を介しＲＡＭ８３に転送し
このアドレスで指定されたデータをＲＡＭ８３からバス
８５を介し出力バッファ９６に転送し、故に外部アドレ
ス／データバス７上に出力させる工程を含んでいる。書
込みイネイブル等の様な所定の制御出力がメモリ制御回
路９９によって制御バス９の回線に発生される。このデ
ータ出力の為のアドレスは、前のサイクルでバッファ９
６を介しバス７上に接続されたアドレスである。前のサ
イクルではこのアドレスは、メモリ制御９９から制御バ
ス９に送られるアドレスストローブ出力によってメモリ
８０又はメモリ５の中でラッチされる。外部メモリ制御
装置は、ＲＡＳ及び６丁ストローブを発生する為に使用
される。

バス７が８ビツトである場合には、メモリ５の為の２バ
イトのアドレスは、２マシンサイクルを使ってバス７に
接続されバス７が１６ビツトである場合は１マシンサイ
クルで接続される。

マイクロコンピュータ８の命令の組は、内部的ソース又
は、送信先がＲＡＭ８３、プログラムカウンタ９０、−
時的レジスタ９４命令レジスタ８７等であるビデオメモ
リ５、追加メモリ８０又は１１０ポー）８１からの読出
し及び書込みを行う命令を含む。マイクロコード化され
たプロセッサでは、上記のような各々の操作は、内部バ
ス８５及び外部バス７上をアドレス及びデータが転送さ
れる一連のマシン状態を含む。選択的に、本発明は、マ
イクロコード化されていない形式のマイクロコンピュー
タ８を使用してもよい。このマイクロコンピュータでは
、１つの命令は１マシン状態時間で実行される。マイク
ロコンピュータ８を選択する上で必要な条件は、データ
及びアドレスと種々のメモリ制御信号がチップ外から人
手できることと、時間的拘束条件の中でビデオデータを
発生し更新する為のデータ処理レートが適当であること
の二点である。

マイクロコンピュータシステム及びメモリ技術は、８ビ
ツトあるいは１６ビツトのシステム又は、２４ビツト、
３２ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス７に関し
ては８ビツトのデータ送信路について説明されている。

本発明は、８ビツトのデータ送信路、及び１．２ビツト
から１６ビツトのアドレス指定機能を有する形式で外部
メモリ８０は必要とせず、周辺回路８１は単にキーボー
ド又はそれと同様のインターフェイス装置にたぶんディ
スクドライブを加えたものだけで構成される小型のシス
テムで実益を発揮する。ＩＥＩＥε４８８形式の装置の
ようなハスインターフェイスチップを例えば周辺回路８
１の中に含ませることもできる。

第６図で示す通り、ビデオメモリ５は、１つの×８メモ
リ装置を使うかわりに８つの×ｌメモリ装置を使って構
成される。この実施例では、８つの半導体チップ５が使
用されていて、８つ全てのチップは６４ＫＸ１又はたぶ
ん１６ＫＸ１の形式であり、各々は第２図で前に説明し
た直列出力レジスタを有しているが、８ビツトのＥ１０
回線１９の代わりに１ビツトの規模のＩｌｏを有してい
る。

プルカラーテレビ形式のデイスプレィｌに対しては、３
色ドツト当たり８ビツトを使うと、６４に×１メモリ装
置から戊る４つのバンク（１つのバンクに８つのチップ
を用いる）で構成されるメモリシステムが必要になる。

画面上の各々の走査線は、（図で示す１本だけのビデオ
データ入力線２の代わりに〉８本のビデオ信号入力線２
の各々の線の為に１方の後で他方が交互にクロックされ
る２つの２５６ビツトレジスタを使用することができる
。マイクロプロセッサ８及びバス７は、第６図で示す通
り各チップに対し１本づつの８本のデータ線６によって
（第２図に示す×８フォーマットの代わりに）各々のチ
ップ上の「×ｌ」フォーマット内の８ビツトのビデオデ
ータに並列にアクセスする。８つ全てのチップに対する
アドレス入力１５はバス７から同一のアドレスを受けと
り、８つ全てのチップはバス９から同一の制御入力を受
けとっている。各チップに対し１本である８本の直列出
力は、８ビツトシフトレジスタ１２７のそれぞれのビッ
トに接続される。直列クロックΦは、８つのチップ１５
に接続される前に８つに分割される。直列レジスタ１２
７に印加されるクロックΦは８ビツトシフトされビデオ
信号入力線上に出力され、さらに、他の８ビツトが個々
のチップ上にあるレジスタ２０からレジスタ１２７へと
ロードされる。他の選択例としては、補助シフトレジス
タ１２７を使う代わりに、８本の出力線２７をカラーテ
レビの８本の並列するビデオ信号入力に接続することが
できる。

いくつかのシステムに関して本発明の重要な特徴は、第
２図の直列データ２２を持つことである。

直列入力とは、第２図に示すチップの入力２２に接続す
る回路１０６に入力される一連の直列ビデオデータを供
給する第７図に示す受信装置又はビデオテープ再生機構
１０５から与えられるビデオデータを指す。この入力さ
れてくるビデオデータは、直列レジスタ２０ａ、２０ｂ
からセルアレイ１０の中へと書込まれる。これと同時に
ＲＡＭアレイ内では、ビデオデータは、並列アクセスポ
ート１９を使ってマイクロコンピュータ８によって処理
され、その後レジスタ２０ａ、２０ｂと端子２７を介し
、ビデオ信号線２へ印加される。この装置の１つの使用
例では、受信器又は、テープ１０５から与えられるビデ
オ信号の先頭にマイクロコンピュータを介し文章又は図
表をつけ加える為に使われる。他の使用例では、ビデオ
データを直列にアレイ１０内に書込み、データを並列に
読出シマイクロコンピュータのＲＡＭ８３内に一時的に
バイトを記憶させておき、＾ＬＵ８４によって演算操作
を行った後で修正されたデータを再びアレイ１０内に書
込み、そこから直列にデータをビデオ信号入力２に読み
だすことによって、受信器又はテープ１０５から受けと
ったビデオ信号を向上又は修正する為に使用している。

これに関し本発明のシステムの利点は、レジスタ２０ａ
、２０ｂが直列して読出されると同時に直列してロード
されることもできることである。即ち、第３Ａ図のｄ及
びｅで示す通りデータ入力とデータ出力がオーバーラツ
プして行われる。直列入力及び直列出力に使用される１
２８クロツクサイクルの間、アレイｌＯは書き直し、更
新又は修正操作を行う為マイクロコンピュータ８によっ
ても並列にアクセスされることができる。

第８図を参照すると、アレイ１０を含む半導体チップは
リフレッシュアドレスカウンタ１０８も有している。リ
フレッシュアドレスカウンタ１０８は、８ビツトの２５
６のうちの１つの行アドレスを発生しマルチプレクス回
路１０９によって行データ１２の入力１３に接続される
ので、行デコーダは、バッファ１４を介しアドレス入力
端子１５から又はカウンタ１０８からのいずれかからア
ドレスを受（すとることができる。このカウンタは自動
インクレメントの形式であるので、入力Ｉｎｃを受けと
る時は常に現在の計数に計数ｌが加えられる。カウンタ
１０８は、Ｌｉｏｎｅｌ　Ｓ、　Ｗｈｉｔｅ及びＧ。

Ｒ８Ｍｏｈａｎ　Ｒａｏに付与した米国特許第４．２０
７．６１８号及び第４．３４４．１５７号と、口ａｖｉ
ｄ　Ｊ０Ｍｃε１ｒｏｙに付与した米国特許第４．３３
３．１６７号に開示されているチップ上リフレッシュア
ドレス発生回路として機能する。上記特許は全てテキサ
ス・インクレメントに譲渡されている。リフレッシュに
は列アドレスは必要とされない。ΦＳクロックの接続さ
れる前の行アドレスｘｗは、第３Ａ図のａ、ｈ及びｌに
関連して説明した通り、アドレス指定された行の２５６
個全てのセルをリフレッシュさせる為に働く。直列読出
し又は直列書込みの為に行がアドレスされる時、この行
アドレスもこの行の中のデータをリフレッシュする。同
様に読出し書込みの際の並列アクセスもその行をリフレ
ッシュする。

故に、テレビ走査を行う為に必要とされる通常のサンプ
ルレートで直列読出しによってビデオデータがサンプリ
ングされれば各々の行は、４ｍｓのリフレッシュ期間（
６０フレ一ム／秒はサンプリングの間の１７ミリ秒であ
る）内はアドレスされることがない。直列読出しと直列
読出しの間の時間は、マイクロコンピュータ８は必ずで
はないがだいたい全ての行にアクセスし、リフレッシュ
を行うような頻度で並列読出し及び書込みを行っている
。故に、ＲＯＭ８２内のマイクロコンピュータプログラ
ムはインクレメントされた行アドレス及びＲＡＳをある
一定の伝送レートで送り出す為のカウンタループを有し
、これによってリフレッシュアドレスの詳細が確実に合
致するようにしている。

しかしながら、リフレッシュオーバーヘッドでマイクロ
コンピュータのプログラムの実行時間が占められるのを
避ける為に第８図で示す実施例は、チップ上のアドレス
を提供する為にカウンタ１０８を設け、マイクロコンピ
ュータは株制画信号を与える為だけである。即ち、品）
を受けとりＣＡＳは受けとらない時であって、所と□が
高論理であると、マルチプレクス回路１０９はカウンタ
１０８の内容が行デコード回路１２に接続されるように
切り換えられ、ΦＳがアクティブにされる時は行をリフ
レッシュする。直列のデータ入力出力も並列のデータ入
力出力も開始されることはない。次のリフレッシュを行
う為カウンタ１０８をインクレメントするＩＮＣ命令が
発生される。更に、他の実施例では、チップ上リフレッ
シュ信号は例えば米国特許第４．３４４．１５７号に示
すタイマー１１０からチップ上で発生される。タイマー
１１０はリフレッシュ命令を少くとも（４ミリ秒〉×（
１／２５６）＝１６マイクロ秒ごとに１度発生する。こ
のリフレッシュ命令は前にチップ外のリフレッシュ要求
で説明したのと同様にマルチプレクス回路１０９ΦＳ及
びＩｎｃ命令をアクティブにする。ビデオのような最も
使用されるシステム内のレジスタ２０を介した直列Ｉ１
０では、常に順番に並ぶ一連の行にアクセスする必要が
ある。故に、第８図に示すようなチップ上の２５６のう
ちの１つのカウンタ１１１が使用されると直列アクセス
を行う為にマイクロコンピュータ８からの行アドレスを
与える必要性をなくすことができる。サンプルレートが
充分に高いものであれば、これは、リフレッシュカウン
タ１０８と同じ機能を行う。

即ち、リフレッシュの為の別個のカウンタを設ける必要
がないので１つだけカウンタが必要となる。

第８図に示す通り、しかしカウンタ１１１は、南命令が
発生する時はいつでもマルチプレクス回路１０９に対し
行アドレスを発生しくＷ信号に応じて〉直列読出し又は
書込みを開始し、故に並列アクセスの為だけにＲＡＳ及
びＣＡＳに使用されるようにしてもよい。カウンタ１０
８は自動的にインクレメントされるので、アクティブさ
れる度ごとにマ′ルチブレクス１０９にアドレスを発生
し、カウンタはまたインクレメントされるので次の要求
によって次の一連の行アドレスが発生される。

本発明の他の特徴はシフトクロックΦが、マイクロコン
ピュータ８とは別に発生されることである。第８図に示
す通り、クロック発生回路１１３はシフトクロックΦを
発生する為に使用される。

このクロックは分割回路１１４で１２８に分割され、行
アドレスカウンタ１１１への入力を発生しさらにクロッ
ク回路３０への入力も発生し１２８Φサイクルの終わる
度ごとに直列読出しを開始する。Φ発生回路１１３及び
１２８で分割する回路１１４は、第８図で示す通りチッ
プ外にあるが或は選択的にアレイ１０といっしょにチッ
プ上に作ることもできる。レジスタ２０及び回線１９を
介スルアレイｌＯへの直列アクセス及び並列アクセスは
非同期であることに注意してほしい。即ち、Φ発生回路
１１３はマイクロコンピュータ８のクロックと同期させ
る必要はないがその代わり第１図のビデオディスプレイ
ｌ又は第７図の受信器１０５からのビデオ信号１０６と
は同期されている。

第７図の実施例の示すこれらの特徴と直列入力とを有利
に利用するシステムは、例えばゲーム、教育機器、又は
カタログオーダー等に適した機械と人が相互に連絡可能
なホームテレビに用いることができる。即ち背景を示す
ビデオデータは、ケーブル又はＶＯＲから直列入力２２
を介し接続され、使用者は（１１０８１によって接続さ
れるキーボード、操作管、その性向様の装置を使って）
自分の入力をマイクロコンピュータ８を介し背景である
ビデオデータの上に重ねて自分の入力を入力し、その結
果使用者の入力を含むビデオデータが回線２を介し画面
ｌ上に与えられる。この同じビデオデータ又は選択例で
はいろいろ加えられたデータのみがケーブル又は無線通
信によってデータ入力者のもとへ送り返されてきてカタ
ログオーダーやケーブルでの銀行取引又は教育用テスト
の採点等のような応用に使用される。

本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声（電話による〉又はデジタルデ
ータがマイクロ波又はファイバーオプティックス伝達チ
ャンネルを介し非常に高いピットレートで直列で転送さ
れる。このデータは第７図の回線２又は回線１０６内の
直列データとフォーマットが同様である。従って、上記
で説明したメモリ装置５はこの形式のデータを処理する
上で非常に有効である。データは直列のシーケンシャル
１こアドレスされる（自動インクレメントする）ポート
を介し通信リンクからメモリ５内へと書込まれ、及び１
又はこのポートによってメモリ５から通信リンクへと読
み出される。即ち、メモリ５及びマイクロコンピュータ
８は受信器、送信器、アレイ回路又はラジオ送受信器の
一部として構成することができる。１度メモリ５内のア
レイ１０に入ると、データはマイクロコンピュータ８に
よって並列にランダム形式でアクセスされ、エラー検出
及び訂正アルゴリズム、又は種々のチャンネルのデマル
チプレクス又はマルチプレクスの実行又は選局や暗号化
又は解読、地方局のネットワークへのフォーマットの変
換及びこれと同様の処理の実行によって電話システムの
為のＤ／＾又はＡ／Ｄ変換装置で利用される。

本発明の主旨は、他に、バルク記憶の為に磁気ディスク
を使うマイクロコンピュータシステム内で使用される。

例えば、ウィンチエスタ−ディスクと呼ばれるものは、
第７図のビデオデータレートと同様の何十メガビット毎
秒というビットレートで直列にアクセスされる数メガビ
ットの容量を提供できる。プログラムは６４にバイト又
は１２８にバイトという大規模ブロックでディスクから
メモリ５ヘダウンロードされ、次に与えられたタスクが
完了するか又は、割込みが発生するまでマイクロコンピ
ュータがメモリ５からの命令を実行する。次のブロック
が入力２２を介しメモリ５に書込まれる一方、メモリ５
の内容が読み出されたり線２によってディスク記憶容量
へと送信することもできる。

故に、直列アクセスを加えることによって並列アクセス
の能力がまったく低下しない向上された解像度を持つデ
イスプレィに適したデュアルポート半導体装置を提供す
ることができる。汎用ＭＯＳダイナミックＲＡＭを利用
するのでコストも安く大量生産も可能である。

本発明は特定の実施例に関し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれ第１図は、本発明の一実施例に従ったビデ
オディスプレイシステムの電気ブロック図である。

第２図は、第１図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。

第３Ａ図及び第３Ｂ図は、第２図の装置の様々な部分に
おける時間に対する電圧又は時間に対するその他の条件
を表わすグラフである。

第４図は、第２図の装置内のセルアレイの電気的概略図
である。

第５図は、第１図のシステムで使用されるマイクロコン
ピュータ装置を示す電気的ブロック図である。

第６図は、本発明の他の実施例を示す第１図に反応する
ビデオディスプレイシステムの電気的ブロック図である
。

第７図は、本発明の他の実施例に従い第１図に対応する
ビデオディスプレイシステムを示す電気的ブロック図で
ある。

第８図は、本発明の他の実施例に従い第２図に対応する
ビデオディスプレイメモリを示す電気的ブロック図であ
る。

Claims (6)

【特許請求の範囲】
1. （１）ビデオディスプレイとスクリーン上の輝度及び／
   又は色を決定するためのビデオ信号と、ビットマップさ
   れたビデオメモリであって、半導体基板の読出し／書込
   みメモリの複数の行と列を有するメモリアレイ、アレイ
   をアドレス指定するための回路及び２つの別個のデータ
   ポートによってアレイにアクセスするための回路から成
   り、前記データポートの一方のポートは前記ビデオ信号
   入力に接続された直列出力をもつレジスタを有し、そし
   て前記レジスタはアレイからのビデオデータをレジスタ
   にロートするための前記アレイに接続された並列入力を
   有しており、他方のポートは読出しと書込み用のアレイ
   にアクセスするためのビット並列ポートであるビットマ
   ップされたビデオメモリと、 アドレス指定回路にアドレスを与えるため、及びビット
   マップされたメモリにおけるビデオ情報を更新する前記
   ビット並列ポートを介して前記アレイにおけるデータに
   アクセスするための並列データ／アドレスバスを有する
   マイクロプロッセサ、及び マイクロプロッセサ用の第１のクロック周波数及び前記
   レジスタから前記ビデオ信号入力へビデオデータをシフ
   トするための第２のクロック周波数を与える回路 から成ることを特徴とするビデオディスプレイシステム
   。
2. （２）マイクロプロッセサはビデオデータがレジスタか
   らビデオ信号入力に前記第２のクロック周波数でシフト
   する間、第１のクロック周波数で前記アドレス回路と前
   記ビット並列ポートを介して前記メモリにアクセスする
   ことを特徴とする請求項１に記載のシステム。
3. （３）マイクロプロッセサがレジスタからすべての前記
   ビデオデータをシフトするのに必要な時間より非常に短
   いアクセス時間で並列メモリアレイの多ビットデータワ
   ードにアクセスするように、第１及び第２のクロック周
   波数が関連していることを特徴とする請求項２に記載の
   システム。
4. （４）前記直列レジスタが前記サイクル時間より多くな
   い時間に前記メモリアレイから並列にロードされ、前記
   サイクル時間より何倍も大きい前記時間期間に前記クロ
   ック周波数で直列にクロックアウトされることを特徴と
   する請求項３に記載のシステム。
5. （５）前記ビデオディスプレイは前記第２のクロック周
   波数に従って調時されていることを特徴とする請求項２
   に記載のシステム。
6. （６）第１及び第２のクロック周波数は同期しているこ
   とを特徴とする請求項５に記載のシステム。