JPS61190380A - ブラウン管表示装置 - Google Patents
ブラウン管表示装置Info
- Publication number
- JPS61190380A JPS61190380A JP60030461A JP3046185A JPS61190380A JP S61190380 A JPS61190380 A JP S61190380A JP 60030461 A JP60030461 A JP 60030461A JP 3046185 A JP3046185 A JP 3046185A JP S61190380 A JPS61190380 A JP S61190380A
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- JP
- Japan
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- converter
- shift register
- data
- shift
- generation circuit
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ブラウン管表示装置に係り、特にＣＡＤやＣ
ＡＥと呼ばれる計算機を利用した設計。
ＡＥと呼ばれる計算機を利用した設計。
エンジニアリングに好適な高密度のブラウン管表示装置
に関する。
に関する。
ブラウン管表示装置としては日経マグロウヒル社日経エ
レクトロニクス１９８３．５．９若しくは、ＮＣコンピ
ュータグラフィックス（１９８３年）における［機能向
上と高速化が進むカラーグラフィック・ディスプレイＪ
（Ｐ６３〜７９）゛と題する文献において論じられ
ている。この中でブラウン管表示装置の技術水準が述べ
られているが、ノンインタレース（非飛越し走査）方式
のものとしては画面の表示画素数（横×縦）が１０２４
Ｘ １０２４のもので十分であるとしていた。しかし
ながら表示画素数はこれでもまだ十分とはいえず、こみ
いった配管図１例えば直径５ｍの配管と直径１０ｃｍの
配管とが混在する場合等においては十分表示することが
できないという問題があった。一方、同日経マグロウヒ
ル社ＮＣコンピュータグラフィクス（１９８３年）にお
ける「専用ＬＳＩを用いたパーソナルＣＡＤ用高機能グ
ラフィック・ターミナル」の中でＰ８３に概略ブロック
図が示されている。カラールックアップテーブル（Ｃｏ
ｌｏｒ Ｌｏｏｋ ｕｐ Ｔａｂｌｓ）は同図中のＦｒ
ａｍｅ Ｍｅｍｏｒｙの内容から実際の表示色へのマツ
ピングを行なうものであるが、カラールックアップテー
ブル以降のブロック図は第２図のように表わされる。但
し第２図ではＤＡＣはＤＡ変換器として表わしており、
Ｒ，Ｇ、Ｂの中の１つのみを示している。第２図におい
てカラールックアップテーブルはＲＡ Ｍ （Ｒａｎｄ
ｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）によって構成され
ている０本方式ではＲＡＭを読み出す速度の限界が表示
速度の限界となり、画素の表示速度は７ｎＳｌｉ度が限
界である。
レクトロニクス１９８３．５．９若しくは、ＮＣコンピ
ュータグラフィックス（１９８３年）における［機能向
上と高速化が進むカラーグラフィック・ディスプレイＪ
（Ｐ６３〜７９）゛と題する文献において論じられ
ている。この中でブラウン管表示装置の技術水準が述べ
られているが、ノンインタレース（非飛越し走査）方式
のものとしては画面の表示画素数（横×縦）が１０２４
Ｘ １０２４のもので十分であるとしていた。しかし
ながら表示画素数はこれでもまだ十分とはいえず、こみ
いった配管図１例えば直径５ｍの配管と直径１０ｃｍの
配管とが混在する場合等においては十分表示することが
できないという問題があった。一方、同日経マグロウヒ
ル社ＮＣコンピュータグラフィクス（１９８３年）にお
ける「専用ＬＳＩを用いたパーソナルＣＡＤ用高機能グ
ラフィック・ターミナル」の中でＰ８３に概略ブロック
図が示されている。カラールックアップテーブル（Ｃｏ
ｌｏｒ Ｌｏｏｋ ｕｐ Ｔａｂｌｓ）は同図中のＦｒ
ａｍｅ Ｍｅｍｏｒｙの内容から実際の表示色へのマツ
ピングを行なうものであるが、カラールックアップテー
ブル以降のブロック図は第２図のように表わされる。但
し第２図ではＤＡＣはＤＡ変換器として表わしており、
Ｒ，Ｇ、Ｂの中の１つのみを示している。第２図におい
てカラールックアップテーブルはＲＡ Ｍ （Ｒａｎｄ
ｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）によって構成され
ている０本方式ではＲＡＭを読み出す速度の限界が表示
速度の限界となり、画素の表示速度は７ｎＳｌｉ度が限
界である。
このため表示速度を上げるため第３図のような構成が考
えられる。すなわちカラールックアップテーブルを何系
統か持ち（例えば４系統）、これらを同時にアクセスし
、シフトレジスタによりデータの切替えを行ないＤＡ変
換器へデータを出力する方式である。しかし、本方式で
はシフトレジスタの動作速度の限界が表示速度の限界と
なる。表示画素数（横Ｘ縦） ２０００ Ｘ ２０００
以上の高密度表示を行なうには一画素の表示速度は２．
５ｎＳ以下が必要であり、現状実用化されている高速の
ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｅ
）素子でも第３図のような構成では不可能だった。
えられる。すなわちカラールックアップテーブルを何系
統か持ち（例えば４系統）、これらを同時にアクセスし
、シフトレジスタによりデータの切替えを行ないＤＡ変
換器へデータを出力する方式である。しかし、本方式で
はシフトレジスタの動作速度の限界が表示速度の限界と
なる。表示画素数（横Ｘ縦） ２０００ Ｘ ２０００
以上の高密度表示を行なうには一画素の表示速度は２．
５ｎＳ以下が必要であり、現状実用化されている高速の
ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｅ
）素子でも第３図のような構成では不可能だった。
本発明の目的は、高速のビデオ信号表示画素数を高密度
にして複雑な図形の表示を可能とするブラウン管表示装
置を提供するにある。
にして複雑な図形の表示を可能とするブラウン管表示装
置を提供するにある。
本発明は１個のＤＡ変換器に対し複数系統のシフトレジ
スタを有するＤＡ変換器制御回路を設け、位相の異なる
クロックをそれぞれのシフトレジスタに入力することに
よりシフトレジスタより出力されるデータの位相をずら
し、ＤＡ変換器に於いて、これらのデータをクロックに
より順次ＤＡ変換することにより高速のビデオ信号発生
を可能としたものである。
スタを有するＤＡ変換器制御回路を設け、位相の異なる
クロックをそれぞれのシフトレジスタに入力することに
よりシフトレジスタより出力されるデータの位相をずら
し、ＤＡ変換器に於いて、これらのデータをクロックに
より順次ＤＡ変換することにより高速のビデオ信号発生
を可能としたものである。
以下、本発明の実施例を図面に従い詳細に説明する。こ
れから述べる実施例はラスクスキャン方式のブラウン管
表示装置に係るものである。第１図に本発明の全体構成
図を示す。処理装置１はアドレスバス２及びデータバス
３を介してリフレッシュメモリ４及びカラールックアッ
プテーブル６の内容を書き換えることができる。リフレ
ッシュメモリ４は画面の表示データを記憶しておくもの
であり、８プレーン（すなわちリフレッシュメモリ＃Ｏ
〜＃７）より構成される。カラールックアップテーブル
６はリフレッシュメモリの内容から実際の表示色へのマ
ツピングを行なうものであり４系Ｍ（すなわち＃０〜＃
３）より構成される。
れから述べる実施例はラスクスキャン方式のブラウン管
表示装置に係るものである。第１図に本発明の全体構成
図を示す。処理装置１はアドレスバス２及びデータバス
３を介してリフレッシュメモリ４及びカラールックアッ
プテーブル６の内容を書き換えることができる。リフレ
ッシュメモリ４は画面の表示データを記憶しておくもの
であり、８プレーン（すなわちリフレッシュメモリ＃Ｏ
〜＃７）より構成される。カラールックアップテーブル
６はリフレッシュメモリの内容から実際の表示色へのマ
ツピングを行なうものであり４系Ｍ（すなわち＃０〜＃
３）より構成される。
パラレルシリアル（Ｐ／Ｓ）変換器５は４系統（すなわ
ち＃Ｏ〜＃３）から構成され、リフレッシュメモリ４か
らデータを受は取りデータの切替動作を行ない、カラー
ルックテーブル６のアドレスを発生するものである。リ
フレッシュメモリの示されるデータ、同様に＃７は８番
目に表示されるデータを表わす。またリフレッシュメモ
リ＃０〜＃７は各８ビツトのデータより構成される。
ち＃Ｏ〜＃３）から構成され、リフレッシュメモリ４か
らデータを受は取りデータの切替動作を行ない、カラー
ルックテーブル６のアドレスを発生するものである。リ
フレッシュメモリの示されるデータ、同様に＃７は８番
目に表示されるデータを表わす。またリフレッシュメモ
リ＃０〜＃７は各８ビツトのデータより構成される。
次に第４図のタイムチャートにより動作を詳細に説明す
る。リフレッシュメモリ出力信号は、タイミング信号１
０２がＬＯＷレベルのとき、タイミング信号１０１の立
上がりによってパラレルシリアル変換器５にＬＯＡＤさ
れる。パラレルシリアル変換器５はシフトレジスタによ
り構成され、タイミング信号１０２がＨＩＧＨレベルの
ときタイミングし信号１０１の立上がりでシフト動作が
行なわれる６例えばリフレッシュメモリ＃０とリフレッ
シュメモリ＃４はパラレルシリアル変換器＃Ｏに接続さ
れているが、上記動作によりリフレッシュメモリ＃０と
リフレッシュメモリ＃４の出力を交互にパラレルシリア
ル変換器＃０より出力することができる。この動作はパ
ラレルシリアル変換器＄１．＄２．８３についても同様
である。カラールックアップテーブル６はＲＡ Ｍ （
Ｒａｎｄｏａ＋ ＡｃｃｅｓｓＭａｍｏｒｙ ）によっ
て構成され、パラレルシリアル変換器出力信号をアドレ
スとしてマツピングデータを出力する。
る。リフレッシュメモリ出力信号は、タイミング信号１
０２がＬＯＷレベルのとき、タイミング信号１０１の立
上がりによってパラレルシリアル変換器５にＬＯＡＤさ
れる。パラレルシリアル変換器５はシフトレジスタによ
り構成され、タイミング信号１０２がＨＩＧＨレベルの
ときタイミングし信号１０１の立上がりでシフト動作が
行なわれる６例えばリフレッシュメモリ＃０とリフレッ
シュメモリ＃４はパラレルシリアル変換器＃Ｏに接続さ
れているが、上記動作によりリフレッシュメモリ＃０と
リフレッシュメモリ＃４の出力を交互にパラレルシリア
ル変換器＃０より出力することができる。この動作はパ
ラレルシリアル変換器＄１．＄２．８３についても同様
である。カラールックアップテーブル６はＲＡ Ｍ （
Ｒａｎｄｏａ＋ ＡｃｃｅｓｓＭａｍｏｒｙ ）によっ
て構成され、パラレルシリアル変換器出力信号をアドレ
スとしてマツピングデータを出力する。
次に、ＤＡ変換器制御回路７について第５図を用いて詳
細に説明する。ＤＡ変換器制御回路７はラッチレジスタ
７０，７１，７２．７３及びシフトレジスタ７４．７５
より構成される。ラッチレジスタ７０，７１，７２，７
３はタイミング信号１０１がＨＩＧＨレベルの間、それ
ぞれカラールックアップテーブル＃Ｏ，＄１．＃２．＄
３のマツピングデータをラッチしている。ラッチレジス
タの出力信号は第４図のタイミングチャートでラッチレ
ジスタ出力信号として表わしている。シフトレジスタ７
４はラッチレジスタ７０とラッチレジスタ７２の出力を
交互に切替えて出力するものであり、第４図に於てタイ
ミング信号１０５がＬＯＷレベルの間、タイミング信号
１０３の立上がりでラッチレジスタ７０と７２の出力信
号をＬＯＡＤ シフトレジスタ７０の信号を出力する０
次にタイミング信号１０５がＨＩＧＨレベルの間、タイ
ミング信、！７”１０３の立上がりでシフト動作を行な
いラッチレジスタ７２の信号を出力する。シフトレジス
タ７４の出力信号は第４図では０ＡＤＡＩとして表わし
ている。また、シフトレジスタ７５はラッチレジスタ７
１とラッチレジスタ７３の出力を交互に切替えて出力す
るものであり、タイミング信号１０６がＬＯＷレベルの
間、タイミング信号１０４の立上がりでブラッチレジス
タ７１と７３の出力信号をＬＯＡＤ Ｌ、ラッチレジス
タ７１の信号を山分する。
細に説明する。ＤＡ変換器制御回路７はラッチレジスタ
７０，７１，７２．７３及びシフトレジスタ７４．７５
より構成される。ラッチレジスタ７０，７１，７２，７
３はタイミング信号１０１がＨＩＧＨレベルの間、それ
ぞれカラールックアップテーブル＃Ｏ，＄１．＃２．＄
３のマツピングデータをラッチしている。ラッチレジス
タの出力信号は第４図のタイミングチャートでラッチレ
ジスタ出力信号として表わしている。シフトレジスタ７
４はラッチレジスタ７０とラッチレジスタ７２の出力を
交互に切替えて出力するものであり、第４図に於てタイ
ミング信号１０５がＬＯＷレベルの間、タイミング信号
１０３の立上がりでラッチレジスタ７０と７２の出力信
号をＬＯＡＤ シフトレジスタ７０の信号を出力する０
次にタイミング信号１０５がＨＩＧＨレベルの間、タイ
ミング信、！７”１０３の立上がりでシフト動作を行な
いラッチレジスタ７２の信号を出力する。シフトレジス
タ７４の出力信号は第４図では０ＡＤＡＩとして表わし
ている。また、シフトレジスタ７５はラッチレジスタ７
１とラッチレジスタ７３の出力を交互に切替えて出力す
るものであり、タイミング信号１０６がＬＯＷレベルの
間、タイミング信号１０４の立上がりでブラッチレジス
タ７１と７３の出力信号をＬＯＡＤ Ｌ、ラッチレジス
タ７１の信号を山分する。
次にタイミング信号１０６がＨＩＧＨレベルの間、タイ
ミング信号１０４の立上がりでシフト動作を行ないラッ
チレジスタ７３の信号を出力する。シフトレジスタ７５
の出力信号は第４図ではＤＡＴＡ２として表わしている
。シフトレジスタ７４に入力されるタイミング信号１０
３とシフトレジスタ７５に入力されるタイミング信号１
０４とは半周期位相がずれているため第４図に表わされ
るようにＤＡＴＡＩとＤＡＴＡ２とは半周期位相がずれ
ている。ＤＡ変換器８はＤＡＴＡＩ、ＤＡＴＡ２及びタ
イミング信号１０７によりモニターへのビデオ信号を発
生する。タイミング信号１０７がＬＯＷレベルの間はＤ
ＡＴＡＩがサンプリングされ、ＤＡ像変換れた後出力さ
れる。
ミング信号１０４の立上がりでシフト動作を行ないラッ
チレジスタ７３の信号を出力する。シフトレジスタ７５
の出力信号は第４図ではＤＡＴＡ２として表わしている
。シフトレジスタ７４に入力されるタイミング信号１０
３とシフトレジスタ７５に入力されるタイミング信号１
０４とは半周期位相がずれているため第４図に表わされ
るようにＤＡＴＡＩとＤＡＴＡ２とは半周期位相がずれ
ている。ＤＡ変換器８はＤＡＴＡＩ、ＤＡＴＡ２及びタ
イミング信号１０７によりモニターへのビデオ信号を発
生する。タイミング信号１０７がＬＯＷレベルの間はＤ
ＡＴＡＩがサンプリングされ、ＤＡ像変換れた後出力さ
れる。
またタイミング信号１０７がＩ（ＩＧＨレベルの間はＤ
ＡＴＡ２がサンプリングされ、ＤＡ像変換れた後出力さ
れる。したがって、シフトレジスタ７４は偶数番目に表
示されるデータを出力し、シフトレジスタ７５は奇数番
目に表示されるデータを出力し。
ＡＴＡ２がサンプリングされ、ＤＡ像変換れた後出力さ
れる。したがって、シフトレジスタ７４は偶数番目に表
示されるデータを出力し、シフトレジスタ７５は奇数番
目に表示されるデータを出力し。
ＤＡ変換器の内部で偶数番目に表示されるデータＤＡＴ
ＡＩ と奇数番目に表示されるデータＤＡＴＡ２との切
替を行ない、 ＤＡＴＡＩとＤＡＴＡ２は交互に出力さ
れ正しいビデオ信号が得ら九る。更に第４図により、Ｄ
ＡＴＡＩ、ＤＡＴＡ２を出力するシフトレジスタ７４゜
７５はＤＡ変換器出力信号の１７２の速度で動作すれば
よいことがわかる。
ＡＩ と奇数番目に表示されるデータＤＡＴＡ２との切
替を行ない、 ＤＡＴＡＩとＤＡＴＡ２は交互に出力さ
れ正しいビデオ信号が得ら九る。更に第４図により、Ｄ
ＡＴＡＩ、ＤＡＴＡ２を出力するシフトレジスタ７４゜
７５はＤＡ変換器出力信号の１７２の速度で動作すれば
よいことがわかる。
第６図及び第７図にＤＡ変換器制御回路７の実際の回路
設計例を示す、また表１及び表２に設計例で使用するＥ
ＣＬ素子７０１及び７４１の真理値表を示す。
設計例を示す、また表１及び表２に設計例で使用するＥ
ＣＬ素子７０１及び７４１の真理値表を示す。
表１ 真理値表（７０１）
ここで、ＨはＨｉｇｈレベル、ＬはＬＯＷレベルを示し
、Ｘはｄｏｎ’ｔ ｃａｒｅ、 ＊はＥ、がＨｉｇｈレ
ベルになるときのデータを保持することを示す６次に７
４１の真理値表を示す。
、Ｘはｄｏｎ’ｔ ｃａｒｅ、 ＊はＥ、がＨｉｇｈレ
ベルになるときのデータを保持することを示す６次に７
４１の真理値表を示す。
表２ 真理値表（７４１）
ここで、↑はＬＯＷレベルからＨＩＧ）！レベルへの立
ち上がり信号を示す。
ち上がり信号を示す。
表１により７０１は、百、がＬＯＷレベルのときはＱ、
＝Ｄ、となり、Ｅ、がＲＩＧ）！レベルになるときのデ
ータをラッチＬＥ、がＨＩＧＨレベルの間そのデータを
保持するスルーラッチレジスタである。
＝Ｄ、となり、Ｅ、がＲＩＧ）！レベルになるときのデ
ータをラッチＬＥ、がＨＩＧＨレベルの間そのデータを
保持するスルーラッチレジスタである。
表２により７４１は、ＳｌがＬＯＷレベルの間クロック
ＣＰが立上がるとＱ、＝Ｐ、が出力され。
ＣＰが立上がるとＱ、＝Ｐ、が出力され。
＄１がＨＩＧＨレベルの間クロックＣＰが立上がるとＱ
、＝Ｑ、＋１．Ｑ７＝ＬＯＷレベルとなるシフトレジス
タである。
、＝Ｑ、＋１．Ｑ７＝ＬＯＷレベルとなるシフトレジス
タである。
本発明の一実施例によれば下記のようなすぐれた効果を
得ることができる。
得ることができる。
（１）ＤＡ変換器へデータを送るシフトレジスタを２系
統もつことにより従来のシフトレジスタ１系統に対し従
来のシフトレジスタの１／２の動作速度で従来と同一の
表示速度を実現できる。
統もつことにより従来のシフトレジスタ１系統に対し従
来のシフトレジスタの１／２の動作速度で従来と同一の
表示速度を実現できる。
（２） （１）によりクロック発生器の発振周波数が
１７２でよく、従来高速クロックのために発生していた
プリント基板内での波形の反射、ひずみ、減衰等の問題
もなくなった。
１７２でよく、従来高速クロックのために発生していた
プリント基板内での波形の反射、ひずみ、減衰等の問題
もなくなった。
（３）（１）、（２）により従来技術では実現できなか
ったラスクスキャンタイプのグラフィックブラウン管表
示装置の高密度表示が可能となった０本実施例ではクロ
ック発生器の発振周波数２００Ｍ）Ｉｚに対し１画素の
表示速度２．５ｎ秒、表示画素数（横×縦） ２４４８
Ｘ ２０４８を実現できる。
ったラスクスキャンタイプのグラフィックブラウン管表
示装置の高密度表示が可能となった０本実施例ではクロ
ック発生器の発振周波数２００Ｍ）Ｉｚに対し１画素の
表示速度２．５ｎ秒、表示画素数（横×縦） ２４４８
Ｘ ２０４８を実現できる。
第８図は本発明の他の実施例を示すものであり第５図と
異なるのはシフトレジスタがｎ個、１個のＤＡ変換器に
対して接続されている点である。
異なるのはシフトレジスタがｎ個、１個のＤＡ変換器に
対して接続されている点である。
ＤＡ変換器はシフトレジスタ＃１〜＃ｎから順次データ
を選びＤＡ９換を行なう、この実施例ではさらにシフト
レジスタの動作速度が従来の１ ／ ｎでよいという効
果がある。従ってシフトレジスタが従来と同一の速度で
動作した場合、従来のｎ倍の表示速度を実現できるとい
う効果がある。
を選びＤＡ９換を行なう、この実施例ではさらにシフト
レジスタの動作速度が従来の１ ／ ｎでよいという効
果がある。従ってシフトレジスタが従来と同一の速度で
動作した場合、従来のｎ倍の表示速度を実現できるとい
う効果がある。
本発明によれば、ＤＡ変換器へデータを送るシフトレジ
スタを複数系統もつＤＡ変換器制御回路を設けることに
より、従来のシフトレジスタｌ系統に対し表示速度の高
速化を図ることができ、従来では実現できなかった高密
度表示が可能となる。
スタを複数系統もつＤＡ変換器制御回路を設けることに
より、従来のシフトレジスタｌ系統に対し表示速度の高
速化を図ることができ、従来では実現できなかった高密
度表示が可能となる。
第１図は、本発明にかかる概略ブロック図、第２図及び
、第３図は従来の概略ブロック図、第４図は本発明にか
かるタイミングチャート、第５図はＤＡ変換制御回路を
示す図、第６図及び第７図は本発明の詳細実施例を示す
図、第８図は本発明の他の実施例を示す図である。 ４・・・リフレッシュメモリ、５・・・パラレルシリア
ル変換器、６・・・カラールックアップテーブル、７・
・・ＤＡ変換器制御回路、７４．７５・・・シフトレジ
スタ、８・・・ＤＡ変換器、９・・・モニター、１０・
・・タイミング発生器。
、第３図は従来の概略ブロック図、第４図は本発明にか
かるタイミングチャート、第５図はＤＡ変換制御回路を
示す図、第６図及び第７図は本発明の詳細実施例を示す
図、第８図は本発明の他の実施例を示す図である。 ４・・・リフレッシュメモリ、５・・・パラレルシリア
ル変換器、６・・・カラールックアップテーブル、７・
・・ＤＡ変換器制御回路、７４．７５・・・シフトレジ
スタ、８・・・ＤＡ変換器、９・・・モニター、１０・
・・タイミング発生器。
Claims (1)
- 【特許請求の範囲】 １、表示データを記憶するリフレッシュメモリと該リフ
レッシュメモリからの表示データであるデジタル信号を
アナログ信号に変換するＤＡ変換器と、該ＤＡ変換器の
変換のタイミングを制御するタイミング発生回路を有す
るブラウン管表示装置において、複数系統のシフトレジ
スタを有し、前記タイミング発生回路により位相の異な
るクロックを各々のシフトレジスタに入力して、各々の
シフトレジスタから表示データの位相をずらして前記Ｄ
Ａ変換器に入力するＤＡ変換器制御回路を設け、前記Ｄ
Ａ変換器は、前記タイミング発生回路からのクロックに
より順次ＤＡ変換してビデオ信号を発生させることを特
徴とするブラウン管表示装置。 ２、前記ＤＡ変換器制御回路は、２系統のシフトレジス
タを有し、前記タイミング発生回路により半周期位相の
異なるクロックを各々のシフトレジスタに入力して、各
々のシフトレジスタから表示データの位相を半周期ずら
して前記ＤＡ変換器に入力して前記ＤＡ変換器は、前記
タイミング発生回路からのクロックにより交互にＤＡ変
換することを特徴とする特許請求の範囲第１項に記載し
たブラウン管表示装置。 ３、前記ＤＡ変換器制御回路のシフトレジスタはＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）から
構成されることを特徴とする特許請求の範囲第１項に記
載したブラウン管表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030461A JPS61190380A (ja) | 1985-02-20 | 1985-02-20 | ブラウン管表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030461A JPS61190380A (ja) | 1985-02-20 | 1985-02-20 | ブラウン管表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190380A true JPS61190380A (ja) | 1986-08-25 |
Family
ID=12304525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030461A Pending JPS61190380A (ja) | 1985-02-20 | 1985-02-20 | ブラウン管表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190380A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd | |
| JPS59131979A (ja) * | 1982-09-29 | 1984-07-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | 直列／並列アクセスメモリを使用するビデオデイスプレイ装置 |
| JPS604984A (ja) * | 1983-06-23 | 1985-01-11 | 株式会社東芝 | 表示装置 |
-
1985
- 1985-02-20 JP JP60030461A patent/JPS61190380A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd | |
| JPS59131979A (ja) * | 1982-09-29 | 1984-07-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | 直列／並列アクセスメモリを使用するビデオデイスプレイ装置 |
| JPS604984A (ja) * | 1983-06-23 | 1985-01-11 | 株式会社東芝 | 表示装置 |
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