JPS6221195A - 画像メモリの読出回路 - Google Patents
画像メモリの読出回路Info
- Publication number
- JPS6221195A JPS6221195A JP60159980A JP15998085A JPS6221195A JP S6221195 A JPS6221195 A JP S6221195A JP 60159980 A JP60159980 A JP 60159980A JP 15998085 A JP15998085 A JP 15998085A JP S6221195 A JPS6221195 A JP S6221195A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image memory
- parallel
- output
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えば画像処理装置に用いて好適な画像メ
モリの読出回路に関する。
モリの読出回路に関する。
「従来の技術」
画像メモリ内に記憶されたデータを順次読み出して、Ｃ
ＲＴ’（ブラウン管）表示装置に表示させる画像処理装
置においては、その解像度が高くなるにしたがって画像
メモリの容量が大きくなり、かつ、高速で読み出す必要
が生じてくる。そして、カラー表示を行うためには、画
像メモリの大容量化、高速読出化がより顕著になり、特
に、表示色が多い場合には、画像データがさらに多くな
るため、極めて高速の画像メモリ読出回路が必要になっ
てくる。
ＲＴ’（ブラウン管）表示装置に表示させる画像処理装
置においては、その解像度が高くなるにしたがって画像
メモリの容量が大きくなり、かつ、高速で読み出す必要
が生じてくる。そして、カラー表示を行うためには、画
像メモリの大容量化、高速読出化がより顕著になり、特
に、表示色が多い場合には、画像データがさらに多くな
るため、極めて高速の画像メモリ読出回路が必要になっ
てくる。
ここで、第４図は上記高速読出に応じて設計された従来
の画像メモリ読出回路の一構成例を示すブロック図であ
る。なお、この例はＣｒｔＴ表示面に、１，０２４ｘ
８００ピクセルを６０Ｈｚノンインターレースによって
表示する場合（１ピクセル当たりの表示タイミングは１
５．７ｎｓｅｃ）の構成例である。
の画像メモリ読出回路の一構成例を示すブロック図であ
る。なお、この例はＣｒｔＴ表示面に、１，０２４ｘ
８００ピクセルを６０Ｈｚノンインターレースによって
表示する場合（１ピクセル当たりの表示タイミングは１
５．７ｎｓｅｃ）の構成例である。
図において、１〜４は各々ビデオラム（以下ＶＲＡＭと
いう）であり、ＶＲＡＭ１〜４は各々ｌアドレスｌビッ
トの６４にビットＲＡＭ（ランダムアクセスメモリ）１
６個からなっている。すなわち、ＶＲＡＭＩはＲＡ Ｍ
１ ＋〜１１６によって、ＶＲＡＭ２はＲＡ Ｍ ２
＋〜２’＋ｓｌ：よッテ、ＶＲＡＭ３ｆ！ＲＡＭ３．
〜３．．ｌ：よッテ、ＶＲＡＭ４は４、〜４１６によっ
て各々構成されている。またこの場合、上述した各ｒｔ
ＡＭは全て同一のアドレスが設定されており、この結果
、１回のアクセスによって各ＶＲＡＭ１〜４からは、各
々！６ビツトのデータが同時に出力される。
いう）であり、ＶＲＡＭ１〜４は各々ｌアドレスｌビッ
トの６４にビットＲＡＭ（ランダムアクセスメモリ）１
６個からなっている。すなわち、ＶＲＡＭＩはＲＡ Ｍ
１ ＋〜１１６によって、ＶＲＡＭ２はＲＡ Ｍ ２
＋〜２’＋ｓｌ：よッテ、ＶＲＡＭ３ｆ！ＲＡＭ３．
〜３．．ｌ：よッテ、ＶＲＡＭ４は４、〜４１６によっ
て各々構成されている。またこの場合、上述した各ｒｔ
ＡＭは全て同一のアドレスが設定されており、この結果
、１回のアクセスによって各ＶＲＡＭ１〜４からは、各
々！６ビツトのデータが同時に出力される。
次に、５〜８は各々パラレルシリアル変換器であり、Ｖ
ＲＡＭ１〜４の出力データ（１６ビツト）を１５．７ｎ
ｓｅｃの周期でノリアルデータに変換する。
ＲＡＭ１〜４の出力データ（１６ビツト）を１５．７ｎ
ｓｅｃの周期でノリアルデータに変換する。
ｌＯはパラレルノリアル変換器５〜８から供給される４
ビツトのデータをレッドデータ、グリーンデータ、ブル
ーデータからなるカラーデータに変換するルックアップ
テーブルであり、その変換データはＣＰＵ（中央処理装
置）ＩＩによって書き換えられるようになっている。こ
の場合、ルックアップテーブル１０はランダムアクセス
メモリ等によって構成されており、そのデータ変換動作
（すなわち、読み出し動作）は１５．７ｎｓｅｃの周期
で行なわれるようになっている。また、ルックアップテ
ーブルｌＯは、入力ビット数より出力ビツト数の方が多
くなっており、出力ビツト数をｎ１人カビット敗を霞と
すれば、２ｎ色の中から２ｍ色を選択し得るように構成
することができる。第４図に示す構成例の場合は、ｍ＝
４であるから、２ｎ色の中から１６色を選択することが
できる。したがって、ＶＲＡＭの数を増やせば、より多
くの色を選択することができる。
ビツトのデータをレッドデータ、グリーンデータ、ブル
ーデータからなるカラーデータに変換するルックアップ
テーブルであり、その変換データはＣＰＵ（中央処理装
置）ＩＩによって書き換えられるようになっている。こ
の場合、ルックアップテーブル１０はランダムアクセス
メモリ等によって構成されており、そのデータ変換動作
（すなわち、読み出し動作）は１５．７ｎｓｅｃの周期
で行なわれるようになっている。また、ルックアップテ
ーブルｌＯは、入力ビット数より出力ビツト数の方が多
くなっており、出力ビツト数をｎ１人カビット敗を霞と
すれば、２ｎ色の中から２ｍ色を選択し得るように構成
することができる。第４図に示す構成例の場合は、ｍ＝
４であるから、２ｎ色の中から１６色を選択することが
できる。したがって、ＶＲＡＭの数を増やせば、より多
くの色を選択することができる。
次に、１２はデジタル・アナログ変換器であり、ルック
アップテーブルｌＯから出力されるカラーデータをレッ
ド、グリーン、ブルーのアナログ信号に変換する。そし
て、このアナログ信号が図示せぬ表示制御回路へ供給さ
れ、これにより、カラー表示が行なわれるようになって
いる。
アップテーブルｌＯから出力されるカラーデータをレッ
ド、グリーン、ブルーのアナログ信号に変換する。そし
て、このアナログ信号が図示せぬ表示制御回路へ供給さ
れ、これにより、カラー表示が行なわれるようになって
いる。
「発明が解決しようとする問題点」
ところで、上述した従来の画像メモリ読出回路における
パラレルシリアル変換＠５〜８およびルックアップテー
ブル１０の読み出しサイクルは、表示動作との同期を図
るため、１ピクセルの表示タイミングであるビットクロ
ック周波数（周期１５．７ｎｓｅｃ）と等しくなるよう
に設定しなければならない。
パラレルシリアル変換＠５〜８およびルックアップテー
ブル１０の読み出しサイクルは、表示動作との同期を図
るため、１ピクセルの表示タイミングであるビットクロ
ック周波数（周期１５．７ｎｓｅｃ）と等しくなるよう
に設定しなければならない。
したがって、上述した従来の画像メモリ読出回路におい
ては、高解像度化を図るためにはパラレルシリアル変換
器５〜８とルックアップテーブル１０の動作速度を極め
て速くしなければならないという欠点があった。
ては、高解像度化を図るためにはパラレルシリアル変換
器５〜８とルックアップテーブル１０の動作速度を極め
て速くしなければならないという欠点があった。
この発明は上述した事情に鑑みてなされたもので、パラ
レルシリアル変換器とルックアップテーブルの動作速度
を速くすることなく、高解像度化を図ることができる画
像メモリの読出回路を提供することを目的としている。
レルシリアル変換器とルックアップテーブルの動作速度
を速くすることなく、高解像度化を図ることができる画
像メモリの読出回路を提供することを目的としている。
「問題点を解決するための手段」
この発明は、上述した問題点を解決するために、ｋビッ
トのデータを出力するとともに、各々同一のアドレスが
設定されるｍ組の画像メモリと、この画像メモリ毎にｊ
個ずつ設けられるとともに、対応する画像メモリから読
み出されたにビットのデータを所定ビットおきに、かつ
重複しないように記憶し、この記憶したデータをシリア
ル変換する第１〜第ｊパラレルシリアル変換器と、ｍビ
ットの入力端子に同一番号の前記パラレルシリアル変換
器の出力信号が各々供給され、かつ、供給されたデータ
に対応するカラーデータを出力するｊ個のルックアップ
テーブルと、５個の切換入力端の各々に前記各ルックア
ップテーブルが出力するカラーデータが供給され、かつ
、前記各切換入力端を順次サイクリックに切り換えて前
記カラーデータを出力するセレクタとを具備している。
トのデータを出力するとともに、各々同一のアドレスが
設定されるｍ組の画像メモリと、この画像メモリ毎にｊ
個ずつ設けられるとともに、対応する画像メモリから読
み出されたにビットのデータを所定ビットおきに、かつ
重複しないように記憶し、この記憶したデータをシリア
ル変換する第１〜第ｊパラレルシリアル変換器と、ｍビ
ットの入力端子に同一番号の前記パラレルシリアル変換
器の出力信号が各々供給され、かつ、供給されたデータ
に対応するカラーデータを出力するｊ個のルックアップ
テーブルと、５個の切換入力端の各々に前記各ルックア
ップテーブルが出力するカラーデータが供給され、かつ
、前記各切換入力端を順次サイクリックに切り換えて前
記カラーデータを出力するセレクタとを具備している。
「作用 」
画像メモリのデータが複数設けられたパラレルシリアル
変換器に分配供給され、かつ、これらのデータが同時に
シリアル変換されて読み出され、このシリアル変換され
た各データによってカラーデータが選択され、さらに、
選択されたカラーデータがセレクタの切換タイミングに
対応して出力される。
変換器に分配供給され、かつ、これらのデータが同時に
シリアル変換されて読み出され、このシリアル変換され
た各データによってカラーデータが選択され、さらに、
選択されたカラーデータがセレクタの切換タイミングに
対応して出力される。
「実施例」
次に、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この実施例は第４図に示す画像メモリ読
出回路と同様に、ＣＲＴ表示面に１．０２４Ｘ ８００
ピクセルを６０Ｈｚのノンインターレースで表示する場
合（１ピクセル当たりの表示タイミングは１５．７ｎｓ
ｅｃ）の実施例である。また第１図において、第４図の
各部と対応する部分には同一の符号を付しその説明を省
略する。
である。なお、この実施例は第４図に示す画像メモリ読
出回路と同様に、ＣＲＴ表示面に１．０２４Ｘ ８００
ピクセルを６０Ｈｚのノンインターレースで表示する場
合（１ピクセル当たりの表示タイミングは１５．７ｎｓ
ｅｃ）の実施例である。また第１図において、第４図の
各部と対応する部分には同一の符号を付しその説明を省
略する。
第１図において、２１ａ、２１ｂは各々８ビツトのパラ
レルシリアル変換器であり、パラレルシリアル変換器２
１ａおよび２１ｂには各々ＶＲＡＭＩの出力データの奇
数ビットおよび偶数ビットのデータが第２図に示すよう
に供給されるようになっている。すなわち、パラレルシ
リアル変換器２１ａには、ＶＲＡＭＩの出力データのＤ
、、Ｄ ３．Ｄ Ｓ。
レルシリアル変換器であり、パラレルシリアル変換器２
１ａおよび２１ｂには各々ＶＲＡＭＩの出力データの奇
数ビットおよび偶数ビットのデータが第２図に示すよう
に供給されるようになっている。すなわち、パラレルシ
リアル変換器２１ａには、ＶＲＡＭＩの出力データのＤ
、、Ｄ ３．Ｄ Ｓ。
Ｄ ？、Ｄ 、、Ｄ 、、、Ｄ 、３．Ｄ 、、ビット
が供給され、パラレルシリアル変換器２１ｂにはり。、
Ｄ 、、Ｄ 、、Ｄ 、。
が供給され、パラレルシリアル変換器２１ｂにはり。、
Ｄ 、、Ｄ 、、Ｄ 、。
Ｄｓ、Ｄ＋。ＩＤ ＋ｔ、Ｄ１４ビットが供給される。
そして、パラレルシリアル変換器２１ａ、２１ｂは各々
１５，７ｎｓｅｅの２倍の周期、すなわち、ドツトクロ
ック周波数の１／２の周波数のクロック信号φの立ち上
がり時にシフト動作を行うようになっている。また、第
１図に示すパラレルシリアル変換器２２ａ。
１５，７ｎｓｅｅの２倍の周期、すなわち、ドツトクロ
ック周波数の１／２の周波数のクロック信号φの立ち上
がり時にシフト動作を行うようになっている。また、第
１図に示すパラレルシリアル変換器２２ａ。
２２ｂ、 ２３ａ、２３ｂ、２４ａ、２４ｂも各々上述
したパラレルシリアル変換器２１ａ、２１ｂと同様の構
成となっている。
したパラレルシリアル変換器２１ａ、２１ｂと同様の構
成となっている。
次に、２５．２６は各々第４図に示すルックアップテー
ブルｌＯと同様の構成となっているルックアップテーブ
ルであり、ルックアップテーブル２５の入力端にはパラ
レルシリアル変換器２１ａ、２２ ａ、２３ ａ、２４
ａ（第１パラレルシリアル変換器）の出力信号（合計
４ビツト）が供給され、ルックアップテーブル２６の入
力端にはパラレルシリアル変換器２ ｌｂ、２２ｂ、２
３ｂ、２４ｂ（第２パラレルシリアル変換器）の各出力
信号（合計４ビツト）が供給されるようになっている。
ブルｌＯと同様の構成となっているルックアップテーブ
ルであり、ルックアップテーブル２５の入力端にはパラ
レルシリアル変換器２１ａ、２２ ａ、２３ ａ、２４
ａ（第１パラレルシリアル変換器）の出力信号（合計
４ビツト）が供給され、ルックアップテーブル２６の入
力端にはパラレルシリアル変換器２ ｌｂ、２２ｂ、２
３ｂ、２４ｂ（第２パラレルシリアル変換器）の各出力
信号（合計４ビツト）が供給されるようになっている。
このルックアップテーブル２５．２６の出力データ（カ
ラーデータ）は各々セレクタ２７のへ入力端およびＢ入
力端に供給される。セレクタ２７はクロック信号φが“
１”レベルの時に入力端Ａを、“０″レベルの時に入力
端Ｂを選択するものであり、選択した入力端に供給され
ているカラーデータをデジタル・アナログ変換器１２に
供給する。
ラーデータ）は各々セレクタ２７のへ入力端およびＢ入
力端に供給される。セレクタ２７はクロック信号φが“
１”レベルの時に入力端Ａを、“０″レベルの時に入力
端Ｂを選択するものであり、選択した入力端に供給され
ているカラーデータをデジタル・アナログ変換器１２に
供給する。
次に、上記構成によるこの実施例の動作を第３図に示す
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
第３図（イ）、（ロ）ハ、各々ＶＲＡＭ１からパラレル
シリアル変換器２１ａ、２１ｂに供給されるデータを示
しており、同図（ニ）、（ホ）は各々パラレルシリアル
変換！２１ａ、２１ｂから出力されろシリアルデータの
タイミングを示している。このように、パラレルシリア
ル変換器２１ａ、２１ｂからは、同図（ハ）に示すり、
ロック信号φの周期（３１’、４ｎｓｅｅ）毎に順次上
位ビットのデータカぐら出力される。
シリアル変換器２１ａ、２１ｂに供給されるデータを示
しており、同図（ニ）、（ホ）は各々パラレルシリアル
変換！２１ａ、２１ｂから出力されろシリアルデータの
タイミングを示している。このように、パラレルシリア
ル変換器２１ａ、２１ｂからは、同図（ハ）に示すり、
ロック信号φの周期（３１’、４ｎｓｅｅ）毎に順次上
位ビットのデータカぐら出力される。
そして、他のパラレルシリアル変換器２２ａ〜２４ａお
よび２２ｂ〜２４．ｂから出力されるデータも、同図（
ニ）、（ホ）に示す状態と全く同様となる。
よび２２ｂ〜２４．ｂから出力されるデータも、同図（
ニ）、（ホ）に示す状態と全く同様となる。
したがって、ルックアップテーブル２５には、まず、Ｖ
ＲＡＭ１〜４の各り２．ビットのデータが供給され、次
・いで、Ｄ ＋ｓ−Ｄ ＋ ＋−・・・・・・＝Ｄ、な
る順で４ビツトずつ供給されてゆき、ルックアップテー
ブル２６には、まず、ＶＲＡＭ１〜４の各り目ビットの
データが供給され、次いで、Ｄ ＋ ｔ−Ｄｌ。→・・
・・・・→Ｄｏなる順で４ビツトずつ供給されてゆく。
ＲＡＭ１〜４の各り２．ビットのデータが供給され、次
・いで、Ｄ ＋ｓ−Ｄ ＋ ＋−・・・・・・＝Ｄ、な
る順で４ビツトずつ供給されてゆき、ルックアップテー
ブル２６には、まず、ＶＲＡＭ１〜４の各り目ビットの
データが供給され、次いで、Ｄ ＋ ｔ−Ｄｌ。→・・
・・・・→Ｄｏなる順で４ビツトずつ供給されてゆく。
この場合にルックアップテーブル２５．２６に供給され
る４ビツトデータの周期は、ドツトクロック周期の２倍
の周期となり、この結果、ルックアップテーブル２５．
２６から構成される装置−データの出力タイミングもド
ツトクロック周期の２倍の周期となる。そして、セレク
タ２７は上述したように、クロック信号φが“ｌ”レベ
ルの時に入力端Ａを選択し、“Ｏ”レベルの時に入力端
Ｂを選択するから、このセレクタ２７から出力されるカ
ラーデータは、第３図（へ）に示すように、まず、ビッ
トＤｏｓのデータ（４ビツト）に対応するカラーデータ
となり、次いで、ビットＤＩ４→Ｄ ｒｓ→・・・・・
・→Ｄ、−Ｄ。の４ビツトデータに対応するカラーデー
タとなる。そして、このカラーデータの出力周期はクロ
ック信号φの１／２周期、すなわち、ドツトクロック周
期に等しい周期となり、これによって、ビクセル表示タ
イミングとカラーデータ出力タイミングとが一致する。
る４ビツトデータの周期は、ドツトクロック周期の２倍
の周期となり、この結果、ルックアップテーブル２５．
２６から構成される装置−データの出力タイミングもド
ツトクロック周期の２倍の周期となる。そして、セレク
タ２７は上述したように、クロック信号φが“ｌ”レベ
ルの時に入力端Ａを選択し、“Ｏ”レベルの時に入力端
Ｂを選択するから、このセレクタ２７から出力されるカ
ラーデータは、第３図（へ）に示すように、まず、ビッ
トＤｏｓのデータ（４ビツト）に対応するカラーデータ
となり、次いで、ビットＤＩ４→Ｄ ｒｓ→・・・・・
・→Ｄ、−Ｄ。の４ビツトデータに対応するカラーデー
タとなる。そして、このカラーデータの出力周期はクロ
ック信号φの１／２周期、すなわち、ドツトクロック周
期に等しい周期となり、これによって、ビクセル表示タ
イミングとカラーデータ出力タイミングとが一致する。
また、セレクタ２７から出力されたカラーデータは、デ
ジタル・アナログ変換器１２によってレッド、グリーン
、ブルーの各アナログ信号に変換され、その後において
、図示せぬ表示制御回路へ供給され、これにより、カラ
ー表示が行なわれる。
ジタル・アナログ変換器１２によってレッド、グリーン
、ブルーの各アナログ信号に変換され、その後において
、図示せぬ表示制御回路へ供給され、これにより、カラ
ー表示が行なわれる。
なお、上述した実施例においては、各ＶＲＡＭ１〜４に
対してパラレルシリアル変換器を２個ずつ設けたが、さ
らに多くの数のパラレルシリアル変換器を設けてもよい
。ただし、各ＶＲＡＭ１〜４に対してｊ個のパラレルシ
リアル変換器を設けたとすれば、ルックアップテーブル
ら同様にｊ個設ける必要がある。そして、このような構
成にすることにより、実施例では１０２４ ｘ ８００
の解像度とすることができるが、さらに高解像度として
ドツトクロック周期数が高くなってもパラレルシリアル
変換器およびルックアップテーブルの動作速度を速くす
ることなく構成することができる。
対してパラレルシリアル変換器を２個ずつ設けたが、さ
らに多くの数のパラレルシリアル変換器を設けてもよい
。ただし、各ＶＲＡＭ１〜４に対してｊ個のパラレルシ
リアル変換器を設けたとすれば、ルックアップテーブル
ら同様にｊ個設ける必要がある。そして、このような構
成にすることにより、実施例では１０２４ ｘ ８００
の解像度とすることができるが、さらに高解像度として
ドツトクロック周期数が高くなってもパラレルシリアル
変換器およびルックアップテーブルの動作速度を速くす
ることなく構成することができる。
また、ＶＲＡＭの数も実施例で示した４組に限らず、所
望の表示色数（表示面上で同時に表示させる色の敗）に
対応する数だけ設ければよい。
望の表示色数（表示面上で同時に表示させる色の敗）に
対応する数だけ設ければよい。
「発明の効果」
以上説明したように、この発明によれば、ｋビットのデ
ータを出力するとともに、各々同一のアドレスが設定さ
れる１組の画像メモリと、この画像メモリ毎にｊ個ずつ
設けられるとともに、対応する画像メモリから読み出さ
れたにビットのデータを所定ビットおきに、かつ重複し
ないように記憶し、この記憶したデータをシリアル変換
する第１〜第ｊパラレルシリアル変換器と、ｍビットの
入力端子に同一番号の前記各パラレルシリアル変換器の
出力信号が各々供給され、かつ、供給されたデータに対
応するカラーデータを出力するｊ個のルックアップテー
ブルと、ｊ個の切換入力端の各々に前記各ルックアップ
テーブルが出力するカラーデータが供給され、かつ、前
記各切換入力端を順次サイクリックに切り換えて前記カ
ラーデータを出力するセレクタとを具備したので、パラ
レルシリアル変換器とルックアップテーブルの動作速度
を高速にすることなく、高解像度表示を行うことができ
る。
ータを出力するとともに、各々同一のアドレスが設定さ
れる１組の画像メモリと、この画像メモリ毎にｊ個ずつ
設けられるとともに、対応する画像メモリから読み出さ
れたにビットのデータを所定ビットおきに、かつ重複し
ないように記憶し、この記憶したデータをシリアル変換
する第１〜第ｊパラレルシリアル変換器と、ｍビットの
入力端子に同一番号の前記各パラレルシリアル変換器の
出力信号が各々供給され、かつ、供給されたデータに対
応するカラーデータを出力するｊ個のルックアップテー
ブルと、ｊ個の切換入力端の各々に前記各ルックアップ
テーブルが出力するカラーデータが供給され、かつ、前
記各切換入力端を順次サイクリックに切り換えて前記カ
ラーデータを出力するセレクタとを具備したので、パラ
レルシリアル変換器とルックアップテーブルの動作速度
を高速にすることなく、高解像度表示を行うことができ
る。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例におけるパラレルシリアル変換器２１
ａ、２１ｂへのデータ供給状態を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャート、 第４図は従来の画像メモリ読出回路の構成を示すブロッ
ク図である。 ２１ａ〜２４ａ・・・・・・パラレルシリアル変換器（
第１パラレルシリアル変換器）、２１ｂ〜２４ｂ・・・
・・パラレルシリアル変換器（第２パラレルシリアル変
換器）、２５．２６・・・・・・ルックアップテーブル
、２７・・・・・・セレクタ。 手続補正書（自発ン １．事件の表示 昭和６０年特許願第１５９９８０号 ２、発明の名称 画像メモリの読出回路 ３、補正をする者
ａ、２１ｂへのデータ供給状態を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャート、 第４図は従来の画像メモリ読出回路の構成を示すブロッ
ク図である。 ２１ａ〜２４ａ・・・・・・パラレルシリアル変換器（
第１パラレルシリアル変換器）、２１ｂ〜２４ｂ・・・
・・パラレルシリアル変換器（第２パラレルシリアル変
換器）、２５．２６・・・・・・ルックアップテーブル
、２７・・・・・・セレクタ。 手続補正書（自発ン １．事件の表示 昭和６０年特許願第１５９９８０号 ２、発明の名称 画像メモリの読出回路 ３、補正をする者
Claims (1)
- 【特許請求の範囲】 ｋビット（ｋは自然数）のデータを出力するとともに、
各々同一のアドレスが設定されるｍ組（ｍは自然数）の
画像メモリと、 この画像メモリ毎にｊ個（ｊは自然数）ずつ設けられる
とともに、対応する画像メモリから読み出されたｋビッ
トのデータを所定ビットおきに、かつ重複しないように
記憶し、この記憶したデータをシリアル変換する第１〜
第ｊパラレルシリアル変換器と、 ｍビットの入力端子に同一番号の前記各パラレルシリア
ル変換器の出力信号が供給され、かつ、供給されたデー
タに対応するカラーデータを出力するｊ個のルックアッ
プテーブルと、 ｊ個の切換入力端の各々に前記各ルックアップテーブル
が出力するカラーデータが供給され、かつ、前記各切換
入力端を順次サイクリックに切り換えて前記カラーデー
タを出力するセレクタとを具備することを特徴とする画
像メモリの読出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159980A JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
| US06/885,926 US4727423A (en) | 1985-07-19 | 1986-07-15 | Video data processing circuit employing plural parallel-to-serial converters and look-up tables |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159980A JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221195A true JPS6221195A (ja) | 1987-01-29 |
| JPH0731491B2 JPH0731491B2 (ja) | 1995-04-10 |
Family
ID=15705371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159980A Expired - Fee Related JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4727423A (ja) |
| JP (1) | JPH0731491B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300743A (ja) * | 1987-05-31 | 1988-12-07 | Shimadzu Corp | ディジタルｘ線装置 |
| JPH02109396U (ja) * | 1989-02-16 | 1990-08-31 | ||
| JPH03501300A (ja) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | ビデオ信号発生方法および装置 |
| JP2008190321A (ja) * | 2008-05-15 | 2008-08-21 | Hitachi Zosen Corp | 拡幅トンネルの構築方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851826A (en) * | 1987-05-29 | 1989-07-25 | Commodore Business Machines, Inc. | Computer video demultiplexer |
| US4882686A (en) * | 1987-06-22 | 1989-11-21 | Eastman Kodak Company | Printing apparatus with improved data formatting circuitry |
| US4830446A (en) * | 1987-11-03 | 1989-05-16 | Photon Devices, Ltd. | Production initializer for fiber optic document scanner |
| US5029018A (en) * | 1987-11-18 | 1991-07-02 | Nissan Motor Company, Limited | Structure of image processing system |
| US5258931A (en) * | 1988-07-08 | 1993-11-02 | Parker-Hannifin Corporation | Precision electronic absolute and relative position sensing device and method of using same |
| JP2903637B2 (ja) * | 1990-05-25 | 1999-06-07 | ソニー株式会社 | デジタルビデオ信号発生器 |
| JP2659614B2 (ja) * | 1990-11-13 | 1997-09-30 | 株式会社日立製作所 | 表示制御装置 |
| US5289575A (en) * | 1991-11-22 | 1994-02-22 | Nellcor Incorporated | Graphics coprocessor board with hardware scrolling window |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd | |
| JPS60128498A (ja) * | 1983-12-15 | 1985-07-09 | カシオ計算機株式会社 | カラ−表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2480545A1 (fr) * | 1980-04-10 | 1981-10-16 | Micro Consultants Ltd | Dispositif et procede pour imprimer un deplacement angulaire a une image de television |
| US4384336A (en) * | 1980-08-29 | 1983-05-17 | Polaroid Corporation | Method and apparatus for lightness imaging |
| JPS5971105A (ja) * | 1982-10-15 | 1984-04-21 | Victor Co Of Japan Ltd | アドレス信号発生回路 |
| US4616319A (en) * | 1984-08-06 | 1986-10-07 | General Electric Company | Storage of digitized video images on disk |
-
1985
- 1985-07-19 JP JP60159980A patent/JPH0731491B2/ja not_active Expired - Fee Related
-
1986
- 1986-07-15 US US06/885,926 patent/US4727423A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd | |
| JPS60128498A (ja) * | 1983-12-15 | 1985-07-09 | カシオ計算機株式会社 | カラ−表示装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300743A (ja) * | 1987-05-31 | 1988-12-07 | Shimadzu Corp | ディジタルｘ線装置 |
| JPH03501300A (ja) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | ビデオ信号発生方法および装置 |
| JPH02109396U (ja) * | 1989-02-16 | 1990-08-31 | ||
| JP2008190321A (ja) * | 2008-05-15 | 2008-08-21 | Hitachi Zosen Corp | 拡幅トンネルの構築方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731491B2 (ja) | 1995-04-10 |
| US4727423A (en) | 1988-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2572373B2 (ja) | カラ−デイスプレイ装置 | |
| USRE33532E (en) | Display control system which produces varying patterns to reduce flickering | |
| US4823120A (en) | Enhanced video graphics controller | |
| JPH0222957B2 (ja) | ||
| US4771275A (en) | Method and apparatus for assigning color values to bit map memory display locations | |
| JPS6221195A (ja) | 画像メモリの読出回路 | |
| US4910687A (en) | Bit gating for efficient use of RAMs in variable plane displays | |
| US4720803A (en) | Display control apparatus for performing multicolor display by tiling display | |
| JPH01189690A (ja) | 二重画面表示制御装置 | |
| KR940003622B1 (ko) | 화상 신호 처리 장치 | |
| JPH04125588A (ja) | 表示装置の駆動方法 | |
| JPS6398693A (ja) | デイジタル表示システム | |
| US4901062A (en) | Raster scan digital display system | |
| JPH03168797A (ja) | 階調変換回路 | |
| JP3440525B2 (ja) | 表示制御装置 | |
| JP3222907B2 (ja) | 画像データ変換装置 | |
| JPS61137188A (ja) | 表示装置 | |
| JPH0486694A (ja) | Ｃｒｔ用カラー信号発生装置 | |
| JPS60189792A (ja) | カラ−ｃｒｔデイスプレイ装置のカラ−信号発生回路 | |
| JPH02208692A (ja) | グラフィック表示装置 | |
| JPH0659658A (ja) | ルックアップテーブル装置 | |
| JPH02264297A (ja) | 画像信号処理装置 | |
| JPS59174890A (ja) | 画像情報処理装置 | |
| JPH06308941A (ja) | 画像表示制御装置 | |
| JPH0836377A (ja) | ルックアップテーブル装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |