JPS59131979A - 直列／並列アクセスメモリを使用するビデオデイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、ビデオデータの記憶の為のビットマツピング
されたメモリを使うビデオシステムに関し、さらに詳し
くは、直列と並列両方のアクセスが可能なＭＯＳランダ
ムアクセス形式読出し／書込みメモリ装置を使うビデオ
ディスプレイ又はそれと同様の装置内で使用される半導
体メモリ装置に関する。

ビデオディスプレイは、ワードプロセッサ、ホームコン
ピューター、ビジネスコンピュータ及ヒターミナル等こ
れと同様の装置のような広範囲のマイクロコンピュータ
に基づ（システムで使用されている。このようなシステ
ムの典型的な仕様装備の中のビデオ画面上に表示される
データはビデオメモリから読出される。ビデオメモリは
ビットマツピングされ、即ちメモリアレイ内に記憶され
るデータと（画業と呼ばれる）画面上の目で見ることの
できる点との間の一対一対応を含んでいる。

メモリは特にカラービデオの場合には非常に大規模なも
のでなくてはならす、ビデオデータへのアクセスレート
は、２０　Ｍ）ｌｚ又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の１かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
賛訪をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタテイクＭＯ８ＲＡＭを使うことに
よって満足することができるであろうがこれらの装置は
、コスト高でビット密度が低い為システム自体の大きさ
及び複雑性が増し、システムのコストは高（なってしま
う。

ワントランジスタダイナミックセルな使うＮチャンネル
シリコンゲートＭＯ８型メモリ装置では、セルのサイズ
を最小にすることができ、ビット密度を上げ、コストを
低減することができる。故にこれらは、コンピュータや
デジタル装置に最も広範囲に使用されている。このよう
な装置を非常に大量に生産することによって、１ラーニ
ングカーブ」の法則に従いコストは低下の一途をたどり
、生産量の増加に伴いこのコストの低下掬、象か続く傾
向にある。さらに、描線の＃１泳度やその他の］−程技
術が改良されたことが要因となってビット密度は、装置
あたり最近１０年間で１Ｋから４Ｋまでの増加を実演す
ることができた。今日では１６Ｋから６４にビットの装
置が大曾生産され２５６にビット又は１メガビツトの装
置が設計されている。ＭＯＢダイナミックＲＡＭはバイ
ポーラやスタテイクＭＯ８ＲＡＭに比べ比較的アクセス
タイムが低速であるが現在の生産のすう勢では高速ダイ
ナミックＲＡＭは、通常歩留りが低（故に最も高価であ
る。

直列するボートを持つダイナミックＲＡＭ装置は、Ｇ、
　Ｒ，モハンラオに発行した米国特許第４，３４７，５
８７号、ドナルドＪ、レッドワイン、ライオネルＳ、ホ
ワイト及びＧ、　Ｒ，モハンラオに発行した米国特許第
４，２８１．４０１号及び第４，３３０，８５２号、及
びドナルドＪレッドワインに発行した米国特許第４，３
２２．６３５号及び第４，３２１，６９５号に開示され
ている。これらは全てテキサス・インスツルメンツに８
Ｊ１　ｕＷされている。これらの装置は、米国特許第４
．２３９，９９３号に紺、明される広範囲に使用されて
いる６４にビット「バイ１」ダイナミックＲＡＭ装箇と
構造か同様であるが直列Ｉ１０の為に２５６ビツ）　［
列シフトレジスタが加えられている。

本発明の第１の目的は、基本的な設定と回じ凡用ＭＯＳ
ダイナミックＲＡＭに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちＭＯＳ　ＤＲＡＭの設計における改良も行われ
る一方で、高い＃像度のカラービデオディスプレイに必
要とされる筒いビットレート性能を満足させるビデオデ
ィスプレイのようなシステム内で使用する為のデュアル
ポート半導体メモリ装置を提供することである。本発明
の第２の目的は、コストか低く大量生産に適していてビ
デオディスプレイシステムのような応用に特に適してい
るこの改良された直列／並列形式のメモリ装置内でのア
クセスを提供することである。

本発明の実施例に従うとビデオディスプレイシステムは
、ビットマツピングされたビデオ情報を関連クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータな記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、１１
列ビデオデータがクロック出力される一方で発生するの
で、マイクロコンピュータエ１０とビデオ出方との対立
は非常にわずかの量ですむ。直列レジスタがつげ加えら
れたダイナミックＭＯ８ＲＡＭがこのデュアルポートメ
モリを提供する。

第１図を参照すると、本発明の第１実施例であ、るデュ
アルボ′−ト、ビットマツピングメモリ装置を使うビデ
オディスプレイシステムが図示されている。従来のラス
ター走査ＣＲＴ形式のビデオディスプレイ１が使用され
、このディスプレイニ対スるビデオ信号入力２は、約２
　Ｑ　ＭＨ２又はそれ以上のビットレートのビット直列
データから成る。標準のテレビ信号は、毎秒６ｏフレー
ムを提供し、とびこし走査で各フレームごとに５１２の
走査線を提供し、各々の走査線は、数百の点又は画素か
ら成ると考えることができる。これらの数のデータの発
生は２０　ＭＨ２のオーダーで行われる。黒白画像に対
しては、各々の虞は、単純な白又は黒の表示の為に要す
る１ビツトから１６の濃淡の灰色を表示する為に要する
だいたい４ビツトまでによって規定される。色を示す為
には、３又は４ストリーム又はプレーンのデータが必要
でたとえ比較的簡単なディスプレイの場合でも画素１つ
に対し少（とも１バイト（＝８ビット）のデータを必要
とする。縦横走査及び同期回路３及びビデオ信号形成回
路４はこの発明の一部ではな（、ここでは説明しないが
、必要とされる完全なテレビモニター又は受信器かディ
スプレイ１と共働していると仮定する。人力２の上のビ
デオデータは稜でし明するビットマツピングビデオメモ
リ５から受けとったものであり、このメモリは、２つの
レベルを持つ白黒ディスプレイのような１１１ｊ単な例
の場合には、ビデオ画面１」二の対応１−る各々のビッ
トに対し１ビツトを有１〜でいる。メモリ５は、内列ボ
ート２の他に「並列」ボート６を有していてこのボート
６は、マイクロコンピュータ（又はマイクロプロセッサ
）８の多重アドレス／データ人カ／出’ｊＪ　ハス７に
接続される。メモリ５は、バス７上のアドレスを受けと
って直列ボート２の為のアドレスを規定し、並列ボート
６を介したメモリへの書込み（又はメモリからの読出し
）を行う為のアドレスも規定している。マイクロコンピ
ュータ８をメモリ５に接続する制御バス９は、基健クロ
ック周期φを提供している。このクロック周期φは、直
列ビデオデータを回線２の上にクロック出力させ、メモ
リ装置及びマイクロコンピュータの特徴に従って必要と
されるアドレスラッチ、ＲＡＳ。

ａＡＳ、ｉ列選択、書込み可能尋といったメモリ制御信
号も出力させている。

メモリ５は、メモリセルの行列から成りビデオディスプ
レイ１のサイズ及び形式と選択したメモリの形式とに従
って１〆分されたメモリアレイ１０ヲｉ’　ｔ、ている
。即ち、標準の２つのレベルを持つ白黒テレビラスフ走
査には、完全な１フレーム当たり約５１２Ｘｂ１２又は
２５６にビットのメモリか必要とされるので、６４にメ
モリ装置か使用される場合メモリ５を構成する為には４
つ必要となる。これら４つのメモリは、回線２上に交互
に２５６ビツトのブロックに対する出力を接続している
が或いは仙の形式も適宜に使うことができる。

解像度の低い白黒ディスプレイは、たった１つの６４に
メモリアレイを使用し２５６Ｘ２５＜Ｓの画素を提供し
ている。

第：１図のシステムで使用されるメモリ装置５の一例を
第２図に示す。これは、マクアレクサンダー、ホワイト
及びラオに発行しテキサス・インスツルメンツに譲渡さ
れた米国特許第４．２３９，９９３号に示すワントラン
ジスタ型セルを使った６４にピッ）　ＭＯＢり゛イナミ
ック絖出し／書込みメモリであってこれに直列レジスタ
を加えられていて、ランダムアクセス部分はこの丈施例
ではバイトの規模になっていて典型的８ビツトマイクロ
コンピユータ８に適合させである。

以下でｉｆ）明する通り、例えは８ナツプを含むように
メモリが１ｚ分される場合個々の装置はＸ１メモリであ
ってこれらの８つの部分は、マイクロコンピュータによ
ってアクセスされるように並列して接続される。、Ｘ４
メモリのような他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が２４本の
ビン又は端子を持つ標準のデュアルインラインパッケー
ジ内に通常招載される約ユスク０ エアインチ（ｃＩｎ′）のサイズの１つのシリコンチッ
プに含まれるＮチャンネル自己整合シリコンｒ−）二ｌ
ポリシリコン１曽Ｍ（Ｉｓ核技術形成される。この例で
は、装置は２５６０行及び２５６０列から成る通例のパ
ターンに配置され、各々が１ ３２７６８個のセルを含む２つの半分部分２０ａ。

２０ｂに三等分されたアレイを有している。２５６本の
行又はｘｔｙのうち、アレイの半分部分１０ａに１２８
本、もう半分の部分１０１）に１２８本が存在する。２
５６本の列又はＹ籾はアレイのそれぞれの半分部分１０
ａ及び１０ｂに半分が割り当てられるように三等分され
る。アレイの中央には２５６のセンス増幅器１１がある
。これらは、ホワイト、マクアダムス、レッドワインに
発行し、これもテキサス・インスツルメンツに譲渡され
た上記米国特許第４，２３９，９９３号又は米国特許第
４，０８１．７０１号に開示された発明に従って作った
差動形式双安定回路である。各々のセンス増幅器は、列
線の中央に接続されるので、１２８のメモリセルは半分
の列線によってそれぞれの側の各々のセンス増幅器に接
続される。チップはただ１つの５ｖ％ｉＪ源Ｖｄｄ及び
接地端子Ｖｅａのみを必要とする。

三等分された行又は、Ｘアドレスデコーダー１２は、１
６本の回線１３によって８つのアドレ２ スバツファ又はラッチ回路１４に接続される、バッファ
１４は、リースホワイト、マクアレクサンダーに発行さ
れテキサス・インスッルメンツに譲渡された米国特許第
４，２８８，７０６号に開示される発明に従って形成さ
れている。８つのアドレス入力端子１５によって８ビツ
ト×アドレスかアドレスバッファ１４の入力に４身られ
る。Ｘデコーダー１２は、バス７ケ介しマイクロコンピ
ュータ８から受けとった入力端子土の８ビツトアドレス
によって規定される２５６本の行線のいずれか１本を選
択する機能を行う。

列アドレスも入力ビン１５で受けとられ、列アドレスラ
ッチ１６の中でラッチされる。バイト規模のランダムア
クセスデータ入力／出力に関しては、マイクロコンピュ
ータは、いくつかあるテップの中のいずれかを選択する
為に追加の列アドレスヒツトを出力するが、列アドレス
ビットは５つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダーによって制御されている
。

列アドレスラッチ１６の出力は回線１７によってアレイ
の中央にあるデコーダー１８に接続され、２５６本の列
線のうち８本を選択し８本の回線１９土にパイ）Ｍ模の
人力／出力を発生する。ダミーセル（図示せず）は、通
常の実装方シー通りに各々のセンス増幅器の谷側に含ま
れる。

故に上記で説、明した通り、メモリ装置は、バイト規模
又はその仙の並列アクセスが可能な形式の標準のダイナ
ミックＲＡＭと同様である。しかしながら本発明に従う
と、単１ビット又はバイト規模のランダムアクセスに加
えて直列の入力／出力が−ｐｉ能である。２つ別々の半
分部分２０ａ及び２０ｂに三等分された２５６ビツト直
列シフトレジスタ２０を利用し半分部分はそれぞれアレ
イ１０の相対する両側に位置される。シフトレジスタ２
０は、一方の側の１２８の転送ｒ−ト２１ａ又は、他方
の側の同数の転送デー）２１ｂＫよって誘出しサイクル
にはアレイ１０の列線からロードされ、書込みサイクル
には列線にロードする。（これは、第１図に示ｊ最もｎ
・、１単な応用例には必要ない。）直列１−込みの為の
装置へのデータ入力は、マルチゾレクス回路２３を介し
シフトレジスタの半分部分の入力２４ａ及び２４１）に
接続されるデータ入力端子２２から行われる。データは
、回＆１２５ａ。

２Ｅ）ｂからデータ出力マルチゾレクス回路２６、バッ
ファ及びデータ出力端子２７を通ってレジスタの半分部
分２０ａ、２０ｂから直列に耽出される。シフトレジス
タ７（ｌａ及び２　［１ｂは、クロックφによって操作
される。クロックφは、各々のクロックサイクルに対−
）２段を持つレジスタの段を通しビットをシフトする為
に使用される。胱出し操作の為に、２５６ビツトの三等
分したレジスタ２０ａ、２０ｂから２５６ビツトを出力
するには、１２８サイクルのクロックφの期間だけです
む。ｒ−）２１ａ＋　　２１ｂに制御信号φＴが与えら
れると、２５６ビツトのシフトレジスタとアレイの半分
部分１（ｌａ、１０ｂ内の２５６本の列線とか接続され
る。直列書込み操作では、ＸＷによって（ラッチ１４内
のアドレスによって選択された）１本の行線がアクティ
ブにされ、この行のメモリセルの甲ヘデータが書込まれ
た後でセンス増５ 幅器１１は、φＴの後に発生するφＳによって操作され
、列線をフル論理レベルにセットする。直列読出しサイ
クルは人力１５上のアドレスによって開始する。このア
ドレスは、解読され２５６本のＸ又は行゛アドレス線（
及び反対９１１１のダミーセル）をアクティブにする。

センス増幅器１１は次にφ日りロックによってアクティ
ブとなり列ｌＦＭ’ａ？フル論理レベルにセットし、さ
らにφＴによってアクティブにされた転送ゲート２１ａ
及び２１１）は、２５６ビツトを選択した行線から対応
するシフトレジスタの半分部分２０ａ、２０ｂへと移動
させる。次にシフトクロックφが与えられ、２５６ビツ
トは各クロックサイクルごとに２段で処理を行うマルチ
プレクス回路２６を介し直列形式で出力ビン２７−、ヒ
に移動され、故に１２８クロツクφサイクルを必要とす
る。出力ビン２７は第１図のビデオ人力２に接続される
。

第３Ａ図のａに示す行アドレスストローブＲＡＳが制御
入力２８に与えられる時、Ｘアドレスが入力１５に現わ
れな（てはならない。第３Ａ図のｂ６ に示１−列アドレスストローブＣＡＳ、及び耽出し／査
必み制御Ｗは、装動にランダム並列アクセスを行うその
他の制御信号２８である。こオ′１らの人力は、クロッ
ク発生及び制御回路３　ＩＩに与えられる。

回路３０は装部の種々の洲）分の操作を規定するいくつ
かのクロック及υ・制＠ｌ　情Ｓ　Ｙ発生１−る１、例
えは、第３Ａ図のａに示す通りｉか１代レベルになると
ＲＡＳから得られろこＡ１らＱ）クロックはバッファ１
４な、その時人力１５に規われる８ビツトを受は入れ、
ラッチさせる。行アドレスは、第３Ａ図のＣで示す期間
中、有効な状態でなくてはならない、、　ｉＮ列アクセ
スは人力２９十のＳＳＳ直列停会命令よって制御される
。直列φし出し操作では、糖３Ａ図のｂに示す期１ｉｆ
ｔ中ＳＳはアクティブロー（低レベル）になりＷ信号は
高レベルになり、端子２７」二のデータ出力は第：３Ａ
図のｄに示す１２８サイクルの期間の間発生する。的列
刊込みの操作の間、第３Ａ図のｂに示す通り８Ｅ＋及び
Ｗ信号は、アクティブロー（低レベル）でなくてはなら
す第６Ａ図のｅＫ７ｒ、ｌ−通り、前の１２８サイクル
の勘間の間データ人力ビットは、有効でなくてはならな
い。行アドレスが入力１６に発生しＲＡＳが低レベル（
（なる度ごとにリフレッシュか起こる。故に、シフトレ
ジスタの半分部分２０ａ及び２０ｂかデータ人力ビン？
７を通って読み出される時の１２８サイクルの間、新し
い行アドレス′ｆａ０：ＲムＳ信号といっしょにチップ
５内にロードすることによってリフレッシュを起こすこ
とかできる。シフトレジスタ２１１ａ及び２（１１）の
動作は、φＴＩＪ′ニー発生しない限り、妨けられるこ
とばない。転送命令φＴは、ＳＢによって制御される。

シフトレジスタの半分部分２（ｌａ及び２０１）では、
データがシフトして出てゆく一方、１１列−１−るデー
タがシフトしながら入力されてくるので読出し操作が開
始された直後も杏込み操作を始めることができる。第１
図のシステムでは必要とされないが、この特徴は仙の実
施例に関１−車要である。

第３　Ｂ　１％ｌのｊからｑのタイミング衣で示す通り
、並列アクセスは発生する。これらの図は、’ｔ”＝　
３　Ａ図のａ−１に比較【２、時間の尺度が拡大されて
いる別に注かしｔ仁＜ではならない１、人力２８に行ア
ドレスストローブ化性ＲＡＳか馬身られる時、人力１５
には、Ｘアドレスかイｆ−在ｌ〜ていなＨｏれはならな
い。凹杵にもう一方の入力２８に列アドレスストローブ
信号ＯＡＳか与え（ユ）れろ１１１１は、Ｙ又は列アド
レスか入力１５に現われなくてはｉｃらｌｒい。入力２
８にある於出し書込みｄ〒制御４：ｉ刊＼Ｖは、並列す
るアクセスを行う為の他の制御（Ｑ号である。ＲＡＳが
第３Ｂ図σ）ｊで示１）出り低レベルに１．Ｃろ時、Ｒ
ＡＳから作り出されたりｊＪラックｊ−って、バッファ
１４は、入力；促１５にその時わ１われる８ＴＴＬレベ
ルビツト乞受は入れ、ラッチて之７、Ｌうになる。

第６Ｂ図のｋで示す１．ｒ５にＣＡＳが低レベルになる
時は、ついで回路３０でクロックか発生され、これによ
ってバッファ１６は入力１５上のＴＴＬレベルＹア−レ
スケラツチする。鉋ろ）３図のｍで゛示すＪＩ）４１ｆ
ｊ１の間行及び列アドレスは有９ｈ−Ｑなくてはならな
い。読出しサイクルに関しては、人力２９十のｗ　１ｇ
　＋４は、枦・７５Ｂ図のｎに示す１（ハ曲の開局レベ
ルにあって、端子１９に存在する出力は、第３Ｂ図１　
γ の０に示′１一時間のｌｕ’１有幼となる。畳込みサイ
クルについては、第６Ｂ図のｐで示ｊ期間Ｗ信号は低レ
ベルでな（ではならず、第３Ｂ図のｑに示′１−期間の
間、端子１９」二のデータ人力ビットは、頁幼でな（て
はならない。

行アトｌ／スは、次に（る谷々のアクセスによって１づ
つインクレメントされるので、端子２２゜２７及びシフ
トレジスタ２０を介する重列アクセスは、通常ひき続き
連続している。ビテ゛オデータは、次から次へと続（２
５６ビツトの重列ブロックからなる連続するス）　ＩＪ
−ム（流れ）であるので、φＴ転送りロックか発生した
後の直列アクセスの為の次σ）アドレスは、常に最後の
行アドレスに１を加えたものになる。最も簡単な実施例
では、マイクロコンピュータ８が、直列読出しの為の行
アドレスを送っているので、各々の直列読出し命令が発
生した後でマイクロコンピュータ内のアドレスカウンタ
は、インクレメントされる。この轡能は以下で説明する
通り第２図のチップ上で行われる。これに対し、端子１
９を介しての並列アクンＵ セスは順番にではなくランダムに行われ、アドレスはマ
イクロコンピュータ８内で発生されなければならない。

第４図では、第２の装置に関するセルアレイ１０の一部
及び共働するシフトレジスタ段２０ａ及び２０ｂが概略
図で示されている。アレイの中央に位置された４つの２
５６の同一のセンス増幅器１１は、半分の４本の列線３
８ａ及び３８ｂに接続され、図示されている。各々の半
分の列線３８ａ又は３８ｂには、答童系子４０及びトラ
ンジスタ４１を持つ１２８のワントランジスタセルが接
続される。このセルはＯ−にコーに発行されテキサス番
インスツルメンツに譲渡された米国特許第４．２４０．
０９２号又は米国特許第４．（１１２，７５７号に開示
される形式のものである。行＃ｊ１４３は、行デコーダ
１２の出力線であって各々の行に含まれる全てのトラン
ジスタのデートに接続される。

アレイの中には、２５６の同一の行Ｉｗ４３かある。

各々の半分の列線３８ａ又は３８１）には、図示されて
いないが従来の形式のダミーセルが接続される。ＸＷ　
（Ｘ　％込み）アドレスが左側のアレイの半分部分１０
ａの中の回線４３のうちの１本ヲ辿択する時、これと共
働するトランジスタ４１がオンになり、この選択された
セルの為の容曾素子４０を半分の列線３８＆に接続する
。一方、同時にこの選択された絣の反対側にあるダミー
セルがアクティブになり、ダミー容量素子を半分の列線
３８ｂに接続する。

直列１．１０レジスタ２０ａ及び２０ｂはセルアレイの
反対側に位ＩＨされるシフトレジスタ段５０ａ又は５０
ｂから構成されろ。各々の段の入力５１は、通常の方法
で次に（る段の出力５２を受けとるように接続される。

レジスタは、チップ外部から与えられるクロックφから
生まれた２相のクロックφ１．φ２と遅延されたクロッ
クφ１ｄ及びφ２ｄで操作される。即ち、クロックφは
、反対の位相のもう１つのクロックを発生する為に使用
する。各々のこれらクロックは遅延クロックを発生する
為に使用される。第１段５０ａ又は５０１）の入力２４
ａ又は２４１）は、データ人カマルチデレタス回路２３
から接続され、最終段５０ａ及び５０ｂからの出力は、
データ出力マルチプレクス回路２６に与えられる。転送
デー）２１ａ、２１ｂは、半分の列線３８ａ又は３８ｂ
とシフトレジスタ段５（ｌａ又は５１１　ｂとの間をｉ
自利に接続するソースからドレインへの電気的パスＹ［
つ２５６の同一のトランジスタから構成される。トラン
ジスタ５３のゲートは回線５４によってφＴのソースに
接続される。

シフトレジスタの段５０ａ又は５０１）は、ドナルドＪ
レッドワインに発行し、テキサス・インスツルメンツに
譲渡された米国特許第４．３２２，６３５号に開示され
る雑音限界が向上され、高速性能を持つ四位相ダイナミ
ックラジオレス（比率の少い）形式である。この形式の
シフトレジスタ段は、最小のサイズのトランジスタを用
い、低重、力消費でさもに高いレートでクロックされる
ことが可能である。各々のレジスタ段５０ａ又は５０１
）は第１及び第２のインバータートランジスタ５５．５
６といっしょになった各々のインバーターの為のり　Ｏ ロックロードトランジスタ５７又は５８から構成されろ
。転送トランジスタ５９又は６０が各々のインバーター
を次のインバーターに接続している。

負荷装置５７．５８のドレインは十Ｖ　（１，（ｌにな
り、インバータートランジスタ５５及び５６のソースは
、回線６１及び６２−ヒに与えられたφ１又はφ２に接
続される。

各段の操作は、第３Ａ図のｆｌからｆ４に示すＴｌから
Ｔ４の時間を４つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間Ｔ
ｌにではφ１及びφ１ｄは高レベルであり、一方φ２及
びφ２ｄは低レベルである。この時間は、トランジスタ
５７．５９かオンになっていて、ノード６３．６４が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ５８゜６
０は、オフであり故にレジスタ内のデータに応じて、ノ
ード５１及び５２は、高レベル又は低レベルのいずれか
となることになる。φ２は低レベルで７−ド６４はプレ
チャージされるので、トラ４ レジスタ５６がオンになることによって、トランジスタ
５６のソースは、そのソースを通って放電され、低論理
の状態またはＶｓｓまで戻る。この動作によってトラン
ジスタ５６のドレイン・チャンネル及びソースを低論理
状態まで下けられることでノード６４に好ましい′目］
荷畜積粂件が設定される８ 時間Ｔ２では、φ１は低論理となりφ１ｄは、尚論理の
ままであるので、この時間の間に、ノード６３及び６４
は充電〕される。入力ノード５１に、低レベルの電荷が
存在する場合、これらノード６３及び６４は高レベルの
ままであり、ノード５１に高レベルの電荷が蓄積されて
いる場合、これらノード６３，６４は、トランジスタ５
５を通ってｖ８Ｂ（φ１か低レベル）まで放電すること
によって低レベルになる。どちらの場合でも、入力５１
上のデータと逆のデータがノード６４に転送される。φ
１ｄが低レベルになると、トランジスタ５９はオフにな
り、ノード６４上の電圧が絶縁され、時間Ｔ３へと移る
。全てのクロックは低しベルであり回路は、零条件に設
定されている。

時間Ｔ４では、”’１０期間に最初の半分の段に対し発
生した期間と同様の後の半分の段に対する条件の設定さ
れていないプレチャージ時間が開始シ最終的鮎果は、φ
２ｄの最後のデータの再び逆の状態を求めたものとなり
、出力５２上に埃われる。

故に１ビツト又は１段の遅延時間には、φ１とφ１ｄの
組とφ２とφ２ｄの組を加えた期間が必要となる。

シフトレジスタ段は、アレイ１０の相対する両側の列線
３８　ａ父は３８ｂの１本おきの線に接続される。三等
分にした配置の利点は隣りあう列線の間ではなく、１本
おいた列線同志の２本の森の間に接続する為に適するよ
うに谷段ごとに６個のトランジスタを設計するのはずつ
と容易になるという点である。ここで示す形式のダイナ
ミックＲＡＭアレイ内の列線の間の間隔は、数ミクロン
である。シフトレジスタを構成する６つのトランジスタ
を作る為の配置区域は、明らかにこの列線の間隔の２倍
となり広くなる。

三等分されたシフトレジスタの半分部分５０ａ。

５０１）の両方をアレイの同じ側に位置し、半分ケもう
半分の土部に配置することによっても同じ結果が得られ
る。偶数ビットが全てアレイの一方の側に位置され、奇
数ビットが全て反対側に位置された第１図又は第３Ａ図
及び第６Ｂ図の配置は、センス増幅器の操作に最適なバ
ランスを持つ点で有利である。１９８２年３月２４日号
のエレクトロニクスの１６４頁に記載１される折り盲な
る（フォールデッド）ビットヶ使用するダイナミックＲ
ＡＭは、アレイの同じ側にシフトレジスタの両方の半分
部分を有しているが、第４図と電気的に等価に１つおき
の列線に接続されている。

シフトレジスタ段を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ５３′が位置される。このことによってセン
ス増幅器１１に対する入力は電気的にも物理的にも均衡
か保たれさらに、ダミー容を素子６７にも接続されこの
容量素子は、レジスタ２０ａ、２０１）から送られてく
る電圧を検知１ １　　　する時に機能する。φＴ信号が線５４土に覗、
ゎれる時、両側の列線３８ａ、３８ｂには、両側にある
トランジスタ５３又は５３′の容量素子な通して、同音
の雑音が接続されるので、差動センス増幅器に入力が与
えられると雑音パルスは自効に取り消される。バランス
をとる為、ダミー各市系子（図示せず）と同一の容量素
子６７が段５０ａ又は５０ｂが検知される側と反対側の
列線に接続される。

一つおきのビットに接続する入力２４ａ、２４ｔ）を持
つマルチプレクス回路２３は、φ１ｄ及びφ２ｄによっ
て駆動されるデートを持つ１対のトランジスタ７０ａ、
　　７０ｂを有している。これらのトランジスタと直列
に接続するトランジスタ７１は、デート上に直列選択Ｓ
Ｓをラッチしているのでデータだけが、マルチチップメ
モリ板肉の選択された単数又は複数のチップのシフトレ
ジスタの中に転送される。直列データ出力マルチプレク
ス回路２６は、トランジスタ７２ａｔ　　７２１）を有
している。これらのドレインにはφ１又はφ２８ か接続され、これらのデートには、最終段出方’ｌ　５
　ａ又は２５ｂが接続される。論理ケゞ−トの付いたト
ランジスタ７’３ａ、７３ｂは、トランジスタ７２ａ、
７２１）の各々のデートをそれらのそれぞれのソースに
接続する。φ１．φ２で駆動されることによって他が有
効になるとトランジスタ７１ａ＋ｌｔｂは、短絡をｊ’
ｉ４こし１の出力はＶｓｓになってしまう。ＮＯＲゲー
ト７５は端子２７に出力を発生する。

直列データ入力又は直列データ出力の人出カレートは、
クロックレートφの２倍ある。第３　ＡＮのｄ又はｍ　
５　Ａ図のθで示す通り２５６の直列ビットを転送入力
したり転送出方する為には、１２８のφサイクルが必要
とされる。これは、シフトレジスタを三等分することに
よって得られる結果である。１ビツトのデータの位置？
１つシフトさせるのに２つのクロックサイクルが必要と
されるので、２５６段全てを直列に接続する場合には、
２５６のクロックサイクルが必要とされる。この形式の
一部は例えは約１Ｑ　ＭＨｚでクロックされるので、２
０　ＭＨｚの直列データレートか可ＮＢとなる。

第４図の回路では、センス増幅器σ）両ｉｕ１＋に位置
されろ８本のデータ刺７０と８本のデータバー線７１（
それぞれ、４本のデ゛−タ・データバー線のみ図示する
）の絹によってランダムアクセスか可能になる。列線３
８ａ、、３８１）は、Ｙａ択トランジスタ７２によって
データｆｉｇ７０及びデータバー１ｆ５ｄ　７１に選択
的に接続される。Ｙ選択レジスタＴ２のｒ−）は、Ｙデ
コーダ１８の出力を受けとっている。Ｙデコーダ１８は
、（２５６本の列線から）８本の列崎を選択し、データ
線７０のある１則の８つのトランジスタ７２のデート及
び、データ線７１のある側の対応する８つのトランジス
タ７２のケ９−トに論理１箪圧を与えているので選択さ
れた８本の列融け、（当然、適当なバッファを通して）
入力／出力端子１９に接続される。回線７０．７１及び
端子１９によるランダムアクセス又は並列アクセスには
、直列アクセスの為には、１２Ｂクロックφ期間を要し
たのに比べたったの約１サイクル時間しか必要としない
。メモリの為の１サイクル時間は、φ期間と同様である
必要はない。例えは、クロックφのレートが１Ｑ　ＭＨ
２であれはこの期間は、１００ナノ秒となり、これに対
し並列読出しアクセスは１５０ナノ秒となる。

φＴ、φＳ及びＸｗ倍信号タイミングは直列読出シ、リ
フレッシュ及び直列書込みとによって異なる。電圧は、
第５Ａ図のｇ、　　ｈ及び１に示される通りである。読
出し及びリフレッシュは、リフレッシュが、転送命令φ
ＴＹ含まないことの他は同様であり、書込みには、シー
ケンスが浄になるので逆にする必要がある。直列設、出
しサイクルの場合、メモリ容量素子４０の行から送られ
てきたデータは、７ｗ電圧によってトランジスタ４１の
行を通って列線に転送され、さらにφＳでセンス増幅器
１１によって検知され、次にφＴにおいて転送ゲート’
２１ａ、２１ｂ’％：通し、シフトレジスタ２０ａ、２
０１）に接続されろ。面列廁込みサイクルの為には、逆
のシーケンスが発生しな（てはならない。この場合、シ
フトレジスタ内のデータが列線に転送されるのでまずφ
Ｔにおいて転送デー）２１ａ、２１ｂがオンとならなく
てはならす、次にデータはφＳにおいて検知され、ＸＷ
が筒レベルになると瞬時に選択された行のトランジスタ
４１をオンにした後、さらに直列シフトレジスタのデー
タの状態ヲセルアレイ１０内の選択された行の容量素子
１０にロードする。

ちょうどアドレスが検知されサイクルの開始時にＷ命令
を検知され、さらにクロック発生器３０内のこの情報を
使用することによって適当なシーケンスか選択される。

ＲＡＳ及び８日が）６生することから発生される命令φ
Ｔは、第６Ａ図のｇかも１に示す通りＷか一レベルか低
レベルかどちらであるかに応じてＲＡＳより早い又は遅
い時点のタイミングで切り換えられる。

第５図を参照１−ると、本発明のシステムで使用される
マイクロコンピュータは、追加のチップ外プログラム又
はデータメモリ８０（必要とされる場合）、及び裡々の
周辺人□力／出力装置を持ち、これらが全てアドレスデ
ータバスＩ及び制御バス９で相互接続される従来の構造
の単一チップマイ２ クロコンピユータ装置８を有している。

単１の双方回性多市アドレス／デ・−タバス７か図示さ
れているかこの代わりに別個のアドレスバス、データバ
スを使用することもできる、ゾログラムアドレス及びデ
ータ又は工１０アドレスも外部バス」二で別々にするこ
とかできる。マイクロコンピュータはボンニューマン父
はバーバード形式又はこれら２つの形式を組合せた形式
のものである。

マイクロコンピュータ８は、例えはテギサスインスツル
メンツによって部品ｆｌｒ号ＴＭ８　７０．００として
市販される装置の１つ又はモトローラ６８０５、ずイロ
グｚ８又はインテル８０５１等の部品番号で商業的に入
手ｏ１能な装置の１つを使うことができる。内部構成の
卸１部は、変更するがこれらの装置は、一般にプログラ
ムケ記憶する為のチップ十ＲＯ’Ｍ又はリードオンリメ
モリ８２を中に含み、場合によっては、チップ外から送
られて（るプログラムアドレスも持つことができるが、
どんな場合でもメモリ５の為のチップ外データアクセス
手段は有している。

図に示す典型的マイクロコンピュータ８は、データ及び
アドレスを記憶する為のＲＡＭ又はランダムアクセス読
出し／１．込みメモリ８３と、演算又は論理操作な行５
　ＡＬＵ　Ｑ　４と（通常何本かの別個のバスから構成
される）データ及びプログラムアドレスをある位１−か
ら（１，１−１の位置へ転送する内部データ及びプログ
ラムバス装置８５とを有している。

ＲＯＭ　８２内に記憶された命令は、１度に１つづつ命
令レジスタ８７の甲へとロードされ、このレジスタから
与えられた命令は、制御回路８８内で解にされマイクロ
コンピュータの操作を規定する制御信号８９を発生する
。自動式インフレメンテインであるか又はＡＬＵ　８４
　ｙカウンタの内容が通過することによってインクレメ
ントされる形式のプログラムカウンタ９０にＲＯＭ　８
２はアドレスされる。スタック９１は、割込みやサブル
ーチンの発生に応じて、プログラムカウンタの内容Ｙ　
Ｂａ憶す。

る為に内蔵されている。ＡＬＵは２つの入力９２及び９
’３’ｒ３し、これらのうち１方は、データバス８５か
らロードされる１つ又は２つ以上の一時的記憶レジスタ
９４に接続される。累胸器９５はＡＬＵの出力を受けと
り、累算器の出力はバス８５によってＲ，ＡＭ　８３又
は、データ人力／出力レジスタ及びバッファ９６のよう
な最適な転送先へと接続される。割込みは、卵」込み制
御９７によって処理される。割込み制御は、制御バス９
を介しチップ外の回路と接続されていて、マイクロコン
ピュータ装置８及びシステムの複雑性に応じ割込み戦求
、割込み認識、割込み優先コード及びこれと同様のもの
を処理している。リセット入力も割込みとして取り扱わ
れろ。ＡＬＵ　８４及び割込み制御９７と共働する状態
レジスタ９８は、ＡＬＵ操作から与えられるゼロ、桁上
げ、桁あふれ等のような状態ビットＹ一時的に記憶する
為に設けられている。割込みがあると状態ビットはＲＡ
Ｍ　８３内に、又は割込み時の為のスタックに保持され
る。メモリアドレスは、外部バスＩに接続されるバッフ
ァ９６を通ってチップ外に接続される。特定のシステム
及びそのシステムの複雑性に応じてチップ外データ又は
プログラムメモリ８０及び工１０８１、０ さらにチップ外ビデオメモリ５をアドレスする為にこの
データ通信路は使用される。これらのバス７に接続され
るアドレスは、ＲＡＭ８３、Ｍ算器９５又は、命令レジ
スタ８７さらにプログラムカウンタ９０内でも発生する
。（制御ビット８９に応答して）メモリ制御回路９９は
、制御バス９に与える命令を発生したり又は制御バス９
からの命令に応答し、適宜にアドレスストローブ、メモ
リイネイブル、書込みイネイブル、ホールド、チップ選
択等を行う。

６ 操作では、マイクロコンピュータ装置８は、１又は一連
のマシンサイクル又Ｇ；１状態時間の間にプログラム命
令を実行する。例えば水晶発振器によって与えられる５
　ＭＨｚのクロック入力に関しては、１０００人力をマ
イクロコンピュータチップに与える為にはマシンサイク
ルは２００ナノ秒となる。

その為連続するマシンサイクル又は状態において、プロ
グラムカウンタ９０は、インクレメントされ新しいアド
レスを発生し、このアドレスは、ＲＯＭ８２に与えられ
命令レジスタ８７への出力を発生する。この出力は制御
回路８８で解読され、一連のマイクロコード制御ビット
８９の組を発生し、バス８５及び種々のレジスタ９４，
９５，９６゜９８等をロードする為に必要な種々の工程
を行なわせる。例えば、典型的なＡＬＵ演ｉ又は−理操
作は、（命令語のフィールドの）アドレスを命令レジス
タ８７からバス８５を介しＲＡＭ　８３　（これにソー
スアドレスのみ又はソースアドレスと転送先アドレスの
両方を含む）の為のアドレス回路にロードする工程と、
ＲＡＭ８３から一時的レジスタ９４及び／又はＡＬＵの
入力９２にアドレスされたデータを転送する工程とを含
む。マイクロコードビット８９は加算、減算、比較、１
Ｊ）ｉｈｌｌｉ栢、論理和、排他的ｆｊｉｔ＋理和等と
いった命令の組の中からとりだした１つの形式にＡＬＵ
の操作を規定する。状態レジスタ９８はデータ及びＡＬ
Ｕの操作に応じてセットされ、ＡＬＵの結果は、累算器
９５の中ヘロードされる。他の例では、データ出力命令
は、ＲＡＭアドレスを命令のフィールドからバス８５を
介しＲＡＭ　８３に転送■、このアドレスで指定された
データをＲＡ、Ｍ　８３からバス８５を介し出力バッフ
ァ９６に転送し、故に外部アドレス／データバスγ上に
出力させる工程を含んでいる。書込みイネプル等の様な
所定の制御出力がメモリ制御回路９９によって制御パス
９０回線に発生される。このデータ出力の為のアドレス
は、前のサイクルでパック７９６を介しパス７上にＭｌ
ｎされたアドレスである。前のサイクルではこのアドレ
スは、メモリ制御９９から制御パス９に送られるアドレ
スストローブ出力によってメモリ８０又はメモリ５の中
９ でラッチされる。外部メモリ制御装置は、ｉ及びＯＡＳ
ストローブを発生する為に使用される。バス７が８ビツ
トである場合には、メモリ５の為の２バイトのアドレス
は、２マシンザイクルを使ってバス７に接続されバス７
が１６ビツトである場合は１マシンサイクルで接続され
る。

マイクロコンピュータ８の命令の組は、内部的ソース又
は、送信先がＲＡＭ　８３　、プログラムカウンタ９０
、一時的レジスタ９４命令レジスタ８７等であるビデオ
メモリ５、追加メモリ８ｏ又は１１０ポート８１からの
読出し及び書込みを行う命令を含む。マイクロコード化
されたプロセッサでは、上記のような各々の操作は、内
部パス８５及び外部パス７上をアドレス及びデータが転
送される一連のマシン状態を含む。選択的に、本発明は
、マイクロコード化されていない形式のマイクロコンピ
ュータ８を使用してもよい。このマイクロコンピュータ
では、１つの命令は１マシン状態時間で実行される。マ
イクロコンピュータ８を選択する上で必要な条件は、デ
ータ及びアドレスと０ 種々のメモリ制御信号がチップ外から入手できることと
、時間的拘束条件の中でビデオデータを発生しく新する
為のデータ処理し・−トが適当であることの二点である
。

マイクロコンピュータシステム及びメモリ技術は、８ビ
ツトあるいは１６ビツトのシステム又は、２４ビツト、
３２ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス７に閃し
ては８ビツトのデータ送信路について説明されている。

本発明は、８ビツトのデータ送信路、及び１２ビツトか
ら１６ビツトのアドレス指定機能を有する形式で外部′
メモリ８０は必要とぜず、周辺回路８１は単にキーボー
ド又はそれと同様のインターフ゛エイス装置にた、　　
　ぶんディスクドライブを加えたものだけで構成される
小型のシステムで実益を発揮する。■ＥＴＩＥ４８８形
式の装置のようなパスインターフェイスチップを例えば
周辺回路８１の中に含ませることもできる。

第６図で示す通り、ビデオメモリ５は、１つの×８８メ
モリ装置を使うかわりに８つの×１メモリ装置を使って
１７＆成される。この実施°例では、８つの半導体チッ
プ５が使用されていて、８つ全てのチップは６４ＫＸ１
又はたぶん１６ＫＸ１の形式であり、各々は第２園で前
に説明した直列出力レジスタを有しているが、８ビット
の工１０＠線１９の代わりに１ビツトの規模のＩｌｏを
有している。

フルカラーテレビ形式のディスプレイ１に対しては、３
色ドツト当たり８．ビットを使うと、６４に×１メモリ
装置から成る４つのパンク（１つのバンクに８つのチッ
プを用いる）で構成されるメモリシステムが必要になる
。画面上の各々の走査線は、（図で示す１本だけのビデ
オデータ入力線２０代わりに）８本のビデオ信号入力線
２の各々の線の為に１方の後で他方が交互にクロックさ
れる２つの２５６ビツトレジスタを使用することができ
る。マイクロプロセッサ８及びバス７は、第６図で示す
通り各チップに対し１本づつの８本のデータ線６によっ
て（第２図に示す×８フォーマットの代わりに）各々の
チップ上の「×１」フォーマット内の８ビツトのビデオ
データに並列にアクセスする。８つ全てのチップに対す
るアドレス人力１５は、パス７から同一のアドレスを受
けとり、８つ全てのチップはパス９から同一の制御人力
を受けとっている。各チップに対し１本である８本の直
列出力は、８ビツトシフトレジスタ１２７のそれぞれの
ビットに接続される。直列クロックφは、８つのチップ
１５に接続される前に８つに分割される。直列レジスタ
１２７に印加されるクロックφ４′ｉ８ビットシフトさ
れビデオ信号人力線上に出力され、さらに、他の８ビツ
トが個々のチップ上にあるレジスタ２０からレジスタ１
２７へとロードされる。他の選択例としては、補助シフ
トレジスタ１２７を使う代わりに、８本の出力線２７を
カラーテレビの８本の並列するビデオ信号入力にＭ　ｋ
Ａすることができる。

いくつかのシステムに関して本発明の重要な特徴は、第
２図の直列データ２２を持つことである。

直列入力とは、第２図に示すチップの入力２２に接続す
る回路１０６に入力される一連の直列ビデ６ オヂータを供給する第７図に示す受信装置ａ又はビデオ
テープ再生機構１０５から与えられるビデオデータを指
す。この入力されてくるビデオデータは、直列レジスタ
２０ａ、２０ｂからセルアレイ１０の中へと書込まれる
。これと同時にＲＡＭアレイ内では、ビデオデータは、
並列アクセスポート１９を使ってマイクロコンピュータ
８によって処理され、その後レジスタ２０ａ、２０ｂと
端子２７を介し、ビデオ信号ｌ１ｉ１１１２へ印加され
る。この装置の１つの使用例では、受信器又は、テープ
１０５から与えられるビデオ信号の先頭にマイクロコン
ピュータを介し文章又は図表をつけ加える為に使われる
。他の使用例では、ビデオデータを直列にアレイ１０内
に書きこみ、データを並列に睨み出しマイクロコンピュ
ータのＲＡＭ８３内に一時的にバイトを記憶させておき
、ＡＬＵ８４によって演算操作を行った後で修正された
データを再びアレイ１０内に椙ぎ込み、そこから直列に
データをビデオ信号人力２に読みだすことによって、受
信器又はテープ１０５から受けとったビデオ信号４ を向上又は修正する為に使用している。これに関し本発
明のシステムの利点は、レジスタ２０ａ。

２０ｂが直列して読出されると同時に直列してロードさ
れることもできることである。即ち、第６Ａｌｌのｄ及
びθで示す通りデータ入力とデータ出力がオーバーラツ
プして行われる。直列入力及び直列出力に使用される１
２８クロックサイクルの、間、アレイ１０は書き直重更
新又は修正操作を行う為マイクロコンピュータ８によっ
ても並列にアクセスされることができる。

第８図を参照すると、アレイ１０を含む半導体チップは
リフレッシュアドレスカウンタ１０８も有している。リ
フレッシュアドレスカウンタ１０８は、８ビツトの２５
６のうちの１つの行アドレスを発生しマルチプレクス回
路１０９によって行デコーダ１２の入力１３に接続され
るので、行デコーダは、バッファ１４を介しアドレス入
力端子１５から又はカウンタ１０８からのいずれかから
アドレスを受けとることができる。このカウンタは自動
インクレメントの彫式であるので、入力ｉｎｅを受けと
る時は常に現在の計数に計数１が加えられる。カウンタ
１０８は、ライオネル　Ｓ。

ホワイト及びＧ、Ｒ，モノ・ンラオに発行した米国特許
第４．２０７，６１８号及び第４．３４４，１５７号と
、デビット　Ｊ　マツケロイに発行した米国特許第４．
３３３．１６７号に開示されるチップ上リフレッシュア
ドレス発生回路として機能する。上記特許は全てテキサ
ス・インスツルメンツに譲渡されている。リフレッシュ
には列アドレスは必要とされない。φ８クロックの接続
される前の行アドレスｘＷは、第６Ａ図のａ、ｈ及び１
に関連して説明した通り、アドレス指定された行の２５
６個全てのセルをリフレッシュさせる為に働く。直列読
出し又は直列書込みの為に行かアドレスされる時、為に
必要とされる通常のサンプルレートで直列続出しによっ
てビデオデータがサンプリングされれば各々の行は、４
ｍｓのリフレッシュ期間（６０フレ一ム／秒は約サンプ
リングの間の１７ミリ秒である）内はアドレスされるこ
とがない。ＴＥｉ、列読出しと直列読出しのｈＳＪの時
間は、マイクロコンピュータ８は必ずではｆ：Ｃいがだ
いたい全ての行にアクセスし、リフレッシュを行なうよ
うな頻度で並列読出し及び梧込みを行っている。故に、
１１０Ｍ８２内のマイクロコンピュータプログラムは、
インクレメントされた行アドレス及びＲＡＳをある一宇
の伝送レートで送り出す為のカウンタループを有し、こ
れによってリフレッシュアドレスの詳細が確実に合致す
るようにしている。しかしながら、リフレッシュオーバ
ーヘッドでマイクロコンピュータのプログラムの実行時
間が占められるのを避ける為に第８図で示す実施例は、
チップ上のアドレスを提供する為にカウンタ１０８を設
け、マイクロコンピュータはＲＡＳ制御信号を与える為
だけである。ｆｆ１Ｊも、ＲＡＳを受けとり而１は受け
とらない時であって、ＷとＳＳが高論理であると、マル
チプレクス回路１０９はカウンタ１０８の内容が行デコ
ーＰ回路１２に接続されるように切り換えられ、φＳが
アクティブにされるｌＩ＋は行をリフ７ レツシユする。直列のデータ入力出力も並列のデータ入
力出力も開始されることはない。次のリフレッシュを行
う為カウンタ１０８をインクレメントする工ｍｃ命令が
発生される。更に、他の実施例では、チップ上リフレッ
シュ信号は例えは米国特許第４，３４４．１５７号に示
すタイマー１１０がらチップ上で発生される。タイマー
１１０はリフレッシュ命令を少くとも（４ミリ秒）　ｘ
　（１／２５６　）＝１６マイクロ秒ごとに１度り６生
ずる。このリフレッシュ命令は前にチップ外のリフレッ
シュ要求で説明したのと同様にマルチプレクス回路１０
９ψＳ及び工ｎａ命令をアクティブにする。

ビデオのような最も使用されるシステム内のレジスタ２
０を介した直列工１０では、常に順番に並ぶ一連の行に
アクセスする必要がある。故に、第８図に示すようなチ
ップ上の２５６のうちの１つのカウンタ１１１が使用さ
れると直列アクセスを行う為にマイクロコンピュータ８
からの行アドレスを与える必要性をなくすことができる
。サンプルレートが充分に島いものであれば、これは、
す８ フレッシュカウンター０８と同じ機能を行う。即ち、リ
フレッシュの為の別個のカウンタを設ける必要がないの
で１つだけカウンタが必要となる。

第８図に示す通り、しかしカウンター１１は、誦命令が
発生する時はいつでもマルチプレクス回路１０９に対し
行アドレスを発生しくＷ信号に応じて）直列読出し又は
書込みを開始し、故に並列アクセスの為だけにＲｈｓ及
びＯＡ＋３に使用されるようにしてもよい。カウンター
０８は自動的にインクレメントされるので、アクティブ
される度ごとにマルチゾレクス１０９に□アドレスを発
生し、カウンタはまたインクレメントされるので次の要
求によって次の一連の行アドレスが発生される。

本発明の他の特徴はシフトクロックφが、マイクロコン
ピュータ８とは別に発生されることである。第８図に示
す通り、クロック発生回路１１３は、シフトクロックφ
を発生する為に使用される。

このクロックは分割回路１１４で１２８に分割され、行
アドレスカウンタ−１１への入力を発生しさらにクロッ
ク回路３０への入力も発生し１２８φサイクルの終わる
度ごとに直列読出しを開始する。φ発生回路１１３及び
１２８で分割する回路１１４は、第８図で示す通りチッ
プ外にあるが或は選択的にアレイ１ｏといっしょにチッ
プ上に作ることもできる。レジスタ２ｏ及び回線１９を
介するアレイ１０への直列アクセス及び並列アクセスは
非同期であることに注、はしてほしい。即ち、φ発生回
路１１３はマイクロコンピュータ８のりｐツクと同期さ
せる必要はないがその代わり第１図のビデオディスプレ
イ１又は第７図の受信器１０５からのビデ亨信号１０６
とは同期されている。

第７図の実施例の示すこれらの特徴と直列入力とを有利
に利用するシステムは、例えばゲーム、教育機器、又は
カタログオーダー等に適した機械と人が相互に連絡可能
なホームテレビに用いることができる。即ち背景を示す
ビデオデータは、ケーブル又はＶＯＲから直列人力２２
を介し接続され、使用者は（工１０８１によって接続さ
れるキーボード、操作管、その他面様の装置を使って）
自分の入力をマイクロコンピュータ８を介し背景である
ビデオデータの上に重ねて自分の入力を入力し、その結
果使用者の入力を含むビデオデータが回線２を介し画面
１上に与えられる。この同じビデオデータ又は選択例で
はいろいろ加えられたデータのみがケーブル又は無線通
信によってデータ入力者のもとへ送り返されてきてカタ
ログオーダーやケーブルでの銀行取引又は教育用テスト
の採点等のような応用に使用される。

本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声（電話による）又はデジタルデ
ータがマイクロ波又はファイバーオプティックス伝速チ
ャンネルを介し非常に高いビットレートで直列で転送さ
れる。このデータは、第７図の回線２又は回＃１ｉ１０
６内の直列データと、フォーマットが同様である。従っ
て、上記で説明したメモリ装置５はこの形式のデータを
処理する上で非常に有効である。データは直列のシーケ
ンシャルにアドレスされる（自動インクレメントする）
ポートを介し通信リンクからメモリ５内へと１ 書込まれ、及び１又はこのボートによってメモリ５から
通信リンクへと読み出される。即ちメモリ５及びマイク
ロコンピュータ８は受信器、送信器、アレイ回路又はラ
ジオ送受信器の一部として構成することができる。１度
メモリ５内のアレイ１０に入ると、データはマイクロコ
ンピュータ８によって並列にランダム形式でアクセスさ
れ、エラー検出及び訂正アルゴリズム、又は種々のチャ
ンネルのデマルチプレクス又はマルチプレクスの実行又
は選局や暗号化又は解読、地方局のネットワークへのフ
ォーマットの変換及びこれと同様の処理の実行によって
電話システムの為のＤ／　Ａ又はＡ　／　Ｄ変換装置で
利用される。

本発明の主旨は、他に、バルク記憶の為に磁気ディスク
を使うマイクロコンピュータシステム内で使用される。

例えばウィンチェスタ−ディスクと呼ばれるものは、第
７図のビデオデータレートと同様の何十メガビット毎秒
というビットレートで直列にアクセスされる数メガビッ
トの容量を提供できる。プログラムは６４にバイト又は
１２８２ にバイトという大規模ブロックでディスクからメモリ５
ヘダウンロードされ、次に与えられたタスクが完了する
か又は、割込みが発生するまでマイクロコンピュータが
メモリ５からの命令を実行する。次のブロックが人力２
２を介しメモリ５に書こまれる一方、メモリ５の内容が
読み出されたり線２によってディスク記憶容量へと送信
することもできる。

故に、直列アクセスを加えることによって並列アクセス
の能力がまったく低下しない向上された解像度を持つデ
ィスプレイに適したデュアルポート半導体装置を提供す
ることができる。汎用ＭＯＳダイナミックＲＡＭを利用
するのでコストも安く大量生産も可能である。

本発明は特定の実施例に閃し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれの変形又は実施例もカバーするものと考え
る。

イスプレイシステムの電気ブロック図アある。

第２図は、第１図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。

第６Ａ図および第３ＢＩＮは、第２図の装置の様様な部
分における時間に対する電圧又は時間に対するその他の
条件を表わすグラフである。

第４図は、第２図の装置内のセルアレイの電気的概略図
である。

第５図は、第１図のシステムで使用されるマイクロコン
ピュータ装置を示す電気的ブロック図である。

第６図は、本発明の他の実施例を示す第１図に対応する
ビデオディスプレイシステムの電気的ブロック図である
。

第７図は、本発明の他の実施例に従い第１図に対応する
ビデオディスプレイシステムを示ス電気的ブロック図で
ある。

第８図は、本発明の他の実施例に従い第２図に対応する
ビデオディスプレイメモリを示す電気的ブロック図であ
る。

代理人　浅　村　　　皓 ５ 図面の浄書（内容に変更なし） Ｆｔ’ｇ、　／ 手続補正書（方式） 昭和ＪＺ年ノ月／を日 特許庁長官殿　　　　　　　　Ａ′、。

１、事件の表示 昭和、５ｉ年特許願第　７２７７２５号３、補正をする
者 事件との関（系　特許出願人 ４、代理人 ５、補正命令の日付 昭和、げ年　７月　３７日 ６、補正により増加する発明の数 ７、補正の対象 °　　ヤ、（眠゛

Claims (1)

1. 【特許請求の範囲】 （１）画面上の表示の輝度及び／又は色ヲ瞬時に決定す
   るラスター走査手段及びビデオ信号入力を持つビデオデ
   ィスプレイ装置と、 メモリアレイから構成されるビットマツプされたビデオ
   メモリであって半導体基板内の複数の行列読出し／書込
   みメモリセルと、アレイをアドレス指定するアドレス手
   段と、２つの別個のデータポートによってアレイをアク
   セスする手段であって１方のポートは、上記ビデオ信号
   入力に接続される直列出力を持つ直列レジスタを有し、
   上記レジスタはアレイからのビデオデータビットを持つ
   レジスタをロードする為、上記アレイに接続される並列
   入力を有し、上記２つのポートのもう１方のポートが胱
   出し及び書込みの為にアレイにアクセスする為のビット
   並列ボートである上記アレイのアクセス手段とを有する
   上記メモリアレイと上記アドレス手段にアドレスを与え
   、上記ビット並列ポートを介しアレイ内のデータにアク
   セスし、上記ビットマツプされたメモリ内のビデオ情報
   を更新する並列データ／アドレスバス手段とを有するデ
   ィスプレイシステム。 （２１ｆ　記システムが上記レジスタから上記ビデオ信
   号入力にビデオデータビットをシフトさせる為のマイク
   ロコンピュータの為のサイクルタイム及びクロックレー
   トな規定するクロック手段を有する特許請求の範囲第１
   項のシステム。 （３）上記システムにおいて、上記クロック手段がレジ
   スタからビデオ信号入力にビデオデータビットをシフト
   させている間、マイクロプロセッサ装置が上記アドレス
   手段及び上記ビット並列ポートを介し上記メモリアレイ
   にアクセスする特許請求の範囲第２項のシステム。 （４）上記システムにおいて、全ての上記ビデオデータ
   ビットをレジスタからシフトさせる為に必要な時間期間
   よりはるかに短いアクセス時間で上記マイクロコンピュ
   ータ装置１が並列にメモリアレイ内の多重ビツトデータ
   にアクセスする％Ｗ＋Ｍ求の範囲第６項のシステム。 （５）　　上記システムにおいて、上記直列レジスタは
   、はぼ上記サイクルタイムで上記メモリアレイから並列
   にロードされ、次に上記サイクルタイムの（０１倍も長
   い時間期間中上記クロックレートで直列にクロック出力
   される特許請求の範囲第４項のシステム。 （６）高いビットレートでの直列データ入力を必要とす
   る利用手段と、 メモリをアドレスするアドレス手段と、２つの別個のデ
   ータボートによってメモリにアクセスする為直列及び並
   列アクセス手段であって１方のボートは上記利用手段の
   上記直列データ入力を与える直列レジスタを有し、他方
   のボートは、メモリに対するビット並列アクセスを行う
   上記２つのボートを■する上記直列及び並列データアク
   セス手段とを有する分割デュアルポートメモリと上記メ
   モリのアドレス手段にアドレスを与え、上記他方のボー
   トを介し」；記メモリからの耽出し又は上記メモリへの
   書込みを行う並列データ／アドレスバス手段と を有１−る電子システム。