HINTERGRUND DER ERFINDUNG
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Diese Erfindung bezieht sich auf ein elektronisches System
gemäß dem Oberbegriff des Patentanspruchs 1. Dieses System
wird verwendet, um ein Bildwiedergabesystem zu schaffen,
das ein bitweise organisiertes Speichersystem für die
Videodaten verwendet.
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Ein elektronisches System dieser Art ist in US-A-4,326,202
offenbart. Dieses System beinhaltet eine bildverarbeitende
Speichereinheit, die in ein universelles
Bildverarbeitungsgerät integriert ist, und eine damit verbundene, die
Adressen schaltende Steuerschaltung, wobei ein Adreßwert für die
Bildwiedergabe und ein von einem externen Ein-Ausgabegerät
eingespeister Adreßwert periodisch von einer die Adressen
schaltenden Steuereinheit ausgewählt werden, um der
bildverarbeitenden Speichereinheit zur Verfügung gestellt zu
werden, so daß die Speichereinheit von einem externen Ein-
Ausgabegerät angesprochen werden kann, ohne daß die
Bildwiedergabe bei verringerter Übertragungszeit der Daten
unterbrochen wird.
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Bildwiedergabesysteme werden zusammen mit einer großen
Anzahl von Systemen, die auf einem Mikrocomputer basieren,
verwendet, wie z.B. Textverarbeitungssystemen,
Heimcomputern, Firmenrechnern und Benutzerstationen und ähnlichem.
Bei einer typischen Ausführung eines solchen Systems werden
die Daten, die auf dem Bildschirm abgebildet werden, von
einem Bildspeicher gelesen, der bitweise organisiert ist,
d.h. der einer Eins-Eins-Entsprechung zwischen den
Datenbits, die in der Speichermatrix gespeichert sind, und den
sichtbaren Punkten (Pixeln) auf dem Bildschirm beinhaltet.
Dieser Speicher muß recht groß sein, was insbesondere für
Farbvideoanwendungen gilt, und die Zugriffsrate für die
Videodaten muß recht hoch sein (20 MHz oder höher). Weiterhin
muß der Mikrocomputer in der Lage sein, während eines
großen Teils der verfügbaren Zeit den Speicher zur
Aktualisierung anzusprechen, wodurch die Arbeitsgeschwindigkeit des
Speichers kritischer wird. Die Anforderungen an die
Geschwindigkeit könnten möglicherweise durch bipolare oder
statische MOS-RAMs erfüllt werden, doch diese Bauteile sind
teuer und die Speicherdichte ist gering, wodurch sich das
Volumen, die Kompliziertheit und die Kosten des Systems
erhöhen.
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Die geringsten Zellengrößen, die höchsten Bitdichten und
die geringsten Kosten werden durch Speichergeräte des
N-Kanal-Silizium-Gate-MOS-Typs erreicht, die dynamische Zellen
mit einem Transistor verwenden. Speichergeräte dieser Art
sind daher die am häufigsten in Computern und anderen
digitalen Geräten verwendeten. Die äußerst hohen
Fertigungszahlen solcher Geräte haben zu einer fortlaufenden
Verringerung der Kosten nach der Theorie der "Lernkurve" geführt
und dieser Trend wird sich mit wachsenden Fertigungszahlen
weiter fortsetzen. Weiterhin haben Verbesserungen der
Linienauflösung und anderer Fertigungsfaktoren in den letzten
zehn Jahren Erhöhungen der Bitdichten von 1 Kilobit auf 10
Kilobits und auf 16 bis 64 Kilobit für Geräte, die sich
jetzt in der Serienfertigung befinden, möglich gemacht,
wobei gegenwärtig Geräte mit 256 Kilobit und 1 Megabit
entworfen werden. MOS-DRAMs haben jedoch eine relativ
langsame Zugriffszeit verglichen mit bipolaren oder statischen
MOS-RAMs, und in einem gegebenen Fertigungsablauf sind die
schnelleren DRAMs von geringerer Ertragsrate und daher am
teuersten.
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DRAM-Bauteile mit seriellen Ports sind in den US-Patenten
4,347,587, erteilt für G.R. Mohan Rao, 4,281,401 und
4,330,852, erteilt für Donald J. Redwine, Lil S. White und
G.R. Mohan Rao und 4,322,635 und 4,321,695 erteilt für
Donald J. Redwine, offenbart, die alle auf Texas
Instruments übertragen wurden. Diese Bauteile sind in der
Struktur den weitverbreiteten 64 Kilobit "by 1" DRAMS
ähnlich, wie im US-Patent 4,239,993 beschrieben, jedoch ist
ein serielles Schieberegister mit 256 Bit für die serielle
Ein-/Ausgabe hinzugefügt.
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Es ist das hauptsächliche Ziel dieser Erfindung, ein
Dualport-Halbleiter-Speichergerät zur Verwendung in einem
System nach der Art einer Bildschirmanzeige zu schaffen,
indem im wesentlichen dasselbe Design wie bei den häufig
benutzten NOS-DRAMs verwendet wird, mit der zusätzlichen
Möglichkeit des sequentiellen seriellen Zugriffs, um der hohen
Übertragungsgeschwindigkeit Rechnung zu tragen, die bei
hochauflösenden Farb-Bildschirmanzeigen erforderlich ist,
während gleichzeitig die traditionelle Fähigkeit des
parallelen Direktzugriffs ohne Leistungsverlust aufrechterhalten
wird und darüberhinaus die Möglichkeit zur kostengünstigen
Großserienproduktion besteht, und schließlich Vorteile aus
den Verbesserungen des Aufbaus von MOS-DRAMs gezogen
werden. Ein weiteres Ziel ist es, die Verwirklichung dieser
Art des seriellen/parallelen Zugriffs bei Speicherbauteilen
zu schaffen, die von geringeren Kosten sind und zur
Großserienproduktion geeignet sind, insbesondere für Anwendungen
wie z B. Bildschirmanzeigesystemen.
ZUSAMMENFASSUNG DER ERFINDUNG
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In Übereinstimmung mit der Erfindung enthält das oben
erwähnte elektronische System die Merkmale des
kennzeichnenden Teils von Anspruch 1.
KURZE BESCHEIBUNG DIR ZEICHNUNGEN
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Die als charakteristisch für diese Erfindung angesehenen
neuartigen Merkmale sind in den beigelegten Ansprüchen
ausgeführt. Die Erfindung selbst kann jedoch, ebenso wie ihre
weiteren Merkmale und Vorteile, am besten unter Bezug auf
die folgende eingehende Beschreibung verstanden werden, die
zusammen mit den begleitenden Zeichnungen zu lesen ist, in
denen
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Figur 1 ein elektrisches Blockdiagramm einer
Bildwiedergabevorrichtung ist,
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Figur 2 ein elektrisches Blockdiagramm eines Halbleiter-
Speichergerätes ist, das die parallelen und seriellen
Zugriffsmerkmale zur Verwendung in dem in Figur 1 gezeigten
System benutzt,
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die Figuren 3a-3g grafische Darstellungen der Spannung in
Abhängigkeit von der Zeit oder anderer Größen in
Abhängigkeit von der Zeit sind, die für verschiedene Teile des in
Figur 2 dargestellten Gerätes existieren,
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Figur 4 eine elektrische Schemazeichnung der Zellenmatrix
im Gerät von Figur 2 ist,
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Figur 5 ein elektrisches Blockdiagramm eines
Mikrocomputergerätes ist, das im System, das in Figur 1 dargestellt ist,
verwendet werden kann,
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Figur 6 ein elektrisches Blockdiagramm einer
Wiedergabevorrichtung entsprechend Fig. 1 ist,
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Figur 7 ein elektrisches Blockdiagramm einer
Wiedergabevorrichtung entsprechend Fig. 1 gemäß der Erfindung ist und
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Figur 8 ein elektrisches Blockdiagramm eines
Bildwiedergabespeichers entsprechend Fig. 2 gemäß einer weiteren
Ausführungsform der Erfindung ist.
DETAILLIERTE BESCHREIBUNG EINER SPEZIELLEN AUSFÜKRUNGSFORM
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In der folgenden Beschreibung enthalten die Teile, die sich
auf die Figuren 1 bis 6 beziehen, allgemeine Erklärungen,
die dazu bestimmt sind, das Verständnis des Problems, des
Zieles der Erfindung und der Lösung des Problem, worauf die
Erfindung zielt und wie in den Ansprüchen dargelegt ist, zu
erleichtern.
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In Figur 1a ist ein Bildwiedergabesystem dargestellt, das
die bitweise organisierte Dualport-Speicheranordnung
einsetzt. Eine Wiedergabevorrichtung 1 nach Art der
konventionellen rasterabgetasteten Kathodenstrahlröhre wird
verwendet, und ein Videoeingabesignal 2 zu dieser
Wiedergabevorrichtung besteht aus bit-seriellen Daten bei einer
Übertragungsrate von 20 MHz oder mehr. Das Standard-Fernsehsignal
liefert 60 Bilder pro Sekunde, bei 512 Zeilen pro Bild
ineinander verschachtelt, und jede Zeile enthält mehrere
hundert Bildpunkte oder Pixel. Das Produkt dieser Zahlen liegt
in der Größenordnung von 20 MHz. Bei einem Schwarz-Weiß-
Bild kann jeder Bildpunkt durch ein Bit für eine einfache
Schwarz-Weiß-Bildschirmanzeige festgelegt werden und
beispielsweise bis zu vier Bits bei 16 Graustufen. Eine
Farbdarstellung könnte drei oder vier Datenströme oder
Datenebenen erfordern und verlangt wenigstens ein Byte (8
Bits) pro Pixel selbst im Falle einer relativ einfachen
Wiedergabe. Die Schaltung 3 zur horizontalen und vertikalen
Abtastung und Synchronisierung und die Schaltung 4 zur
Formung des Videosignals sind nicht Teil dieser Erfindung und
werden nicht diskutiert, aber es wird angenommen, daß ein
vollständiger Fernseh-Monitor oder -Empfänger, wie er
benötigt wird, mit der Wiedergabevorrichtung 1 verbunden ist.
Die Videodaten am Eingang 2 werden von einem bitweise
organisierten
Videospeicher 5 empfangen, wie später beschrieben
wird, und von diesem Speicher wird angenommen, daß er, für
den einfachen Fall eines binären
Schwarz-Weiß-Fernsehbildschirms mit zwei Ebenen, ein Bit für jedes entsprechende
Bit auf der Wiedergabevorrichtung 1 enthält. Der Speicher 5
besitzt zusätzlich zu dem seriellen Port 2 einen
"parallelen" Port 6, und dieser Port 6 ist mit einem
multiplexierten Adreß-/Daten-Eingabe-/Ausgabe-Bus 7 eines
Mikrocomputers (oder eines Mikroprozessors) 8 verbunden. Der Speicher
5 empfängt auf dem Bus 7 Adressen, um die Adresse für den
seriellen Port 2 festzulegen und weiterhin um die Adressen
für das Schreiben in den Speicher (oder das Lesen aus dem
Speicher) über den parallelen Port 6 festzulegen. Ein
Steuerbus 9, der den Mikrocomputer 8 mit dem Speicher 5
verbindet, liefert die grundlegende Taktfrequenz φ, die die
seriellen Videodaten auf die Leitung 2 taktet, ebenso wie
Speichersteuerorgane wie Adressenzwischenspeicher, RAS-,
CAS-, serielle Auswahl-, Schreibfreigabe-Signale usw., wie
sie in Abhängigkeit von den Merkmalen des Speichergerätes
und des Mikrocomputers erforderlich sein mögen.
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Der Speicher 5 enthält eine Speichermatrix 10, die aus
Zeilen und Spalten von Speicherzellen zusammengesetzt ist, die
entsprechend der Größe und der Art der
Wiedergabevorrichtung 1 und des gewählten Speichertyps aufgeteilt sind. Das
bedeutet, daß ein normales Schwarz-Weiß-Raster eines
Fernsehbildschirms ungefähr 512x512 oder 256 Kilobit an
Speicher für ein vollständiges Bild benötigt, so daß, wenn 64
K-Speichergeräte benutzt werden, vier erforderlich sind, um
den Speicher 5 herzustellen. Diese vier können wechselweise
256-Bit-Blöcke seriell in die Leitung 2 einspeisen oder
auch andere Formate, falls es angebracht sein sollte. Für
eine Schwarz-Weiß-Wiedergabe mit geringerer Auflösung wird
möglicherweise nur eine 64 K-Speichermatrix eingesetzt
werden, die 256x256 Pixel liefert.
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Ein Beispiel eines Speichergerätes 5, das in dem in Figur 1
dargestellten System verwendet werden kann, ist in Fig. 2
dargestellt. Dies ist ein dynamischer 64-Kilobit-MOS-
Schreib-/Lesespeicher, bei dem Zellen mit einem Transistor
verwendet werden, wie in dem für McAlexander, White und Rao
erteilten und auf Texas Instruments übertragenen US-Patent
4,239,993 gezeigt ist, jedoch mit einem hinzugefügten
seriellen Register. Außerdem ist der Direktzugriffsteil in
diesem Beispiel zur Anpassung an einen typischen 8-Bit
Mikrocomputer 8 ein Byte breit.
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Wie später ausgeführt wird, können, falls der Speicher so
partitioniert ist, daß er beispielsweise acht Chips
enthält, die einzelnen Bauteile X1 sein und acht dieser
Bauteile parallel für den Zugriff durch den Mikrocomputer
angeordnet sein. Andere Partitionierungen, wie z.B. X4
könnten auch verwendet werden.
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Das in Fig. 2 dargestellte Speichergerät wird
typischerweise durch einen selbstjustierenden N-Kanal-Doppel-Poly-
Silizium-Gate-MOS-Prozeß hergestellt, wobei das gesamte
Bauteil in einen Silizium-Chip mit einer Größe von etwa
1/30 Quadratinch enthalten ist, der üblicherweise in ein
Standard-DIL-Gehäuse mit 24 Steckverbindungen oder
Anschlüssen eingebaut würde. Das Bauteil enthält in diesem
Beispiel eine in zwei Hälften 10a und 10b aufgeteilte
Matrix mit je 32768 Zellen pro Hälfte, wobei die Zellen in
ein regelmäßiges Muster von 256 Zeilen und 256 Spalten
angeordnet sind. Von den 256 Zeilen oder X-Leitungen, sind
128 in der Hälfte 10a der Matrix enthalten und 128 in der
Hälfte 10b. Die 256 Spalten oder Y-Leitungen sind jeweils
in der Hälfte geteilt, wobei sich jeweils eine Hälfte in
jeder der beiden Hälften 10a und 10b befindet. Es befinden
sich 256 Leseverstärker 11 im Zentrum der Matrix. Hierbei
handelt es sich um bistabile Differenzschaltungen, die
entsprechend der Erfindung hergestellt sind, die im bereits
erwähnten Patent 4,239,993 oder im US-Patent 4,081,701,
erteilt für White, McAdams und Redwine und übertragen auf
Texas Instruments, offenbart und beansprucht ist. Jeder
Leseverstärker ist im Zentrum einer Spaltenleitung
angeschlossen, so daß 128 Speicherzellen mit jeder Seite eines
jeden Leseverstärkers über eine Spaltenleitungshälfte
verbunden sind. Der Chip benötigt nur eine einzige 5 V
Versorgungsspannung Vdd, zusammen mit einem Masseanschluß Vss.
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Ein Zeilen- oder X-Adressen-Decodierer 12, der in zwei
Hälften aufgeteilt ist, ist über sechszehn Leitungen 13 mit
acht Adressenpuffern oder Speichern 14 verbunden. Die
Puffer 14 sind entsprechend der Erfindung hergestellt, die im
US-Patent 4,288,706, erteilt für Reese, White und
McAlexander und übertragen auf Texas Instruments, offenbart
ist. Eine Acht-Bit-X-Adresse wird über acht
Adressen-Eingangsanschlüsse 15 den Eingängen des Adressenpuffers 14
zugeführt. Der X-Decodierer 12 wählt eine der 256
Zeilenleitungen aus, wie durch eine Acht-Bit-Adresse an den
Eingangsanschlüssen 15, die über den Bus 7 vom Mikrocomputer 8
empfangen wurde, festgelegt wird.
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Außerdem wird an den Eingangsanschlüssen 15 eine
Spaltenadresse empfangen und in den Zwischenspeicher 16 für die
Spaltenadressen eingegeben. Für eine ein Byte breite
Direktzugriffsdateneingabe/-ausgabe werden nur fünf Bits für
die Spaltenadresse benötigt, obwohl der Mikrocomputer
möglicherweise zusätzliche Adreß-Bits für die Spaltenadresse
ausgibt, um zwischen mehreren Chips auszuwählen. Diese
werden von Chip-Wähldecodiereren gewöhnlicher Konstruktion
verarbeitet. Die Ausgänge der Speicher 16 für die
Spaltenadressen sind über die Leitungen 17 mit einem Decodierer 18
im Zentrum der Matrix verbunden, der jeweils acht aus den
256 Spalten auswählt, um eine Byte-breite Ein-/Ausgabe auf
acht Leitungen 19 zu erzeugen. Zeilen von Leerzellen (nicht
dargestellt) sind auf jeder Seite des Leseverstärkers
hinzugefügt, wie es der üblichen Praxis entspricht.
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Die Speichervorrichtung, wie sie bisher beschrieben wurde,
ist ähnlich einem gewöhnlichen DRAM, jedoch mit
Byte-breitem oder ähnlichem parallelen Zugriff. Durch die Erfindung
wird jedoch zusätzlich zum ein Bit oder ein Byte breiten
Direktzugriff eine serielle Ein-/Ausgabe geschaffen. Es
wird ein serielles Schieberegister 20 mit 256 Bit
verwendet, das in die beiden identischen Hälften 20a und 20b
aufgeteilt ist, wobei die Hälften auf entgegengesetzten Seiten
der Matrix 10 angeordnet sind. Das Schieberegister 20 kann
für einen Lesezyklus von den Spaltenleitungen der Matrix 10
geladen werden, oder für einen Schreibzyklus in die
Spaltenleitungen entladen werden (dies ist bei den einfachsten
Videoanwendungen wie in Fig. 1 nicht erforderlich). Diese
Operationen erfolgen über 128 Transfergatter 21a auf der
einen Seite oder über die gleiche Zahl von Transfergattern
21b auf der anderen Seite. Die Dateneingabe in das Gerät
erfolgt für das serielle Schreiben über einen
Dateneingabeanschluß 22, der über eine Multiplexschaltung 23 mit den
Eingängen 24a und 24b der Hälften des Schieberegisters
verbunden ist. Die Daten werden aus den Hälften 20a und 20b
des Registers seriell über die Leitungen 25a und 25b, eine
Multiplexschaltung 26 zur Datenausgabe, einen Puffer und
einen Anschluß 27 zur Ausgabe der Daten ausgelesen. Das
Schieberegister 20a und 20b wird mit einem Takt φ
betrieben, der benutzt wird, um die Bits durch die Stufen des
Registers zu schieben, nämlich um zwei Stufen pro Taktzyklus.
Für Leseoperationen sind lediglich 128 Zyklen des Takts φ
erforderlich, um 256 Bits aus den 256 Bits aus den Hälften
20a und 20b des Registers auszugeben. Ein Steuersignal φT,
das an die Gatter 21a und 21b angelegt wird, verbindet die
256 Bits des Schieberegiesters mit den 256 Spaltenleitungen
in den Hälften 10a und 10b der Matrix. Bei einer seriellen
Schreiboperation werden die Leseverstärker 11 durch φS
betrieben, was nach φT geschieht, um die Spaltenleitungen
auf einen vollen logischen Pegel zu setzen, woraufhin eine
Zeilenleitung durch Xw betätigt wird und die Daten in die
Speicherzellen dieser Zeile eingeprägt werden. Ein
serieller
Lesezyklus beginnt mit einer Adresse am Eingang 15,
welche decodiert wird, um eine der 256 X- oder
Zeilenadreßleitungen zu aktivieren (und eine Leerzelle auf der
entgegengesetzten Seite). Die Leseverstärker 11 werden daraufhin
durch ein φS-Taktsignal betätigt, um die Spaltenleitungen
auf einen vollen logischen Pegel zu bringen. Hierauf werden
die Transfergatter 21a und 21b durch φT betätigt, um die
256 Bits aus der gewählten Zeile in die entsprechenden
Hälften 20a und 20b des Schieberegister zu verschieben.
Der Schiebetakt φ wird daraufhin verwendet, um die 256
Bits über die Multiplexschaltung 26 in seriellem Format auf
den Ausgangsanschluß 27 zu übertragen, wobei zwei Stufen
einem Taktzyklus entsprechen, so daß 128 φ-Zyklen
erforderlich sind. Der Ausgangsanschluß 27 ist mit dem
Videoeingang 2 in Figur 1 verbunden.
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Die X-Adresse muß an den Eingängen 15 auftreten, wenn ein
Zeilenadressen-Übernahmesignal RAS, wie in Figur 3a
gezeigt, an einen Steuereingang 28 angelegt wird. Ein
Spaltenadressenübernahmesignal CAS und eine
Schreib-/Lesesteuersignal W, wie in Figur 3b gezeigt, sind weitere
Steuersignale 28 für einen parallelen Direktzugriff auf die
Vorrichtung. Diese Eingangssignale werden der Takterzeugungs
- und Steuerschaltung 30 zugeführt, die eine Reihe von Takt
- und Steuersignalen erzeugt, um die Funktion verschiedener
Teile der Vorrichtung festzulegen. Wenn beispielsweise, wie
in Figur 3a zu sehen ist, RAS auf L-Pegel geht,
veranlassen diese Taktsignale, abgeleitet von RAS, die Puffer
14, die acht Bits, die daraufhin auf der Eingangsleitung 15
erscheinen, anzunehmen und zu speichern. Die Zeilenadresse
muß während des in Fig. 3c gezeigten Zeitraums gültig sein.
Der serielle Zugriff wird durch einen seriellen
Auswahlbefehl SS am Eingang 29 gesteuert. Bei einer
serielle Leseoperation geht SS auf L-aktiv und das
W-Signal liegt während der in Figur 3b gezeigten Zeitspanne auf
H-Pegel. Die Datenausgabe auf den Anschluß 27 geschieht
dann während der Zeitdauer von 128 Zyklen, wie in Figur 3d
zu sehen ist. Bei einer seriellen Schreiboperation müssen
das SS- und das W-Signal L-aktiv sein, wie in Figur 3b zu
sehen ist, und die Dateneingabebits müssen während der
vorhergehenden Zeitdauer von 128 Zyklen, die in Figur 3e
dargestellt sind, gültig sein. Eine Auffrischung ereignet
sich jedesmal, wenn eine Zeilenadresse an den Eingängen 16
auftritt und RAS auf L-Pegel geht. Auf diese Weise kann
während der 128 Zyklen, in denen die Hälften 20a und 20b
des Schieberegisters über den Datenausgangsanschluß 27
ausgelesen werden, eine Auffrischung auftreten, indem eine
neue Zeilenadresse zusammen mit einem RAS-Signal in den
Chip 5 geladen wird. Das Schieberegister mit den beiden
Hälften 20a und 20b ist nicht gestört, solange fT nicht
auftritt. Der Transferbefehl fT wird durch SS
kontrolliert. Serielle Daten können in die Registerhälften 20a und
20b geschoben werden, während Daten herausgeschoben werden,
und auf diese Weise kann ein Schreibvorgang unmittelbar
beginnen, nachdem ein Lesevorgang ausgelöst worden ist.
Obwohl dieses Merkmal nicht in dem in Fig. 1 beschriebenen
Gerät benötigt wird, ist es wichtig für andere
Ausführungsformen.
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Paralleler Zugriff geschieht, wie in dem in den Figuren 3j-
3q gezeigten Impulsdiagramm erläutert ist. Es sei bemerkt,
daß die Zeitskala bei diesen Figuren im Vergleich zu der
der Figuren 3a-3i gestreckt ist. Die X-Adresse muß an den
Eingängen 15 erscheinen, wenn ein
Zeilenadressen-Übernahmesignal RAS an einen Eingang 28 angelegt wird.
Gleichermaßen muß die Y- oder Spaltenadresse während eines
Spaltenadressen-Übernahmesignals CAS an einem anderen Eingang 28
erscheinen. Ein Lese-/Schreibsteuersignal W an einem
Eingang 28 ist das andere Steuersignal für den parallelen
Zugriff. Wenn RAS auf L-Pegel geht, wie in Figur 3j zu sehen
ist, veranlassen Taktsignale, abgeleitet von RAS, die
Puffer 14, die acht Bits auf TTL-Pegel, die daraufhin an den
Eingangsleitungen 15 erscheinen, anzunehmen und
abzuspeichern. Wenn CAS auf L-Pegel geht, wie in Figur 3k
gezeigt,
veranlassen Taktsignale, die in der Schaltung 30
erzeugt wurden, die Puffer 16, die TTL-Signale für die Y-
Adresse auf die Eingänge 15 zu speichern. Die Zeilen- und
Spaltenadressen müssen während der in Figur 3m gezeigten
Zeiträume gültig sein. Bei einem Lesezyklus muß das
W-signal am Eingang 29 während des in Figure 3n gezeigten
Zeitraums auf H-Pegel liegen, und das Ausgangssignal an den
Anschlüssen 19 ist während der in Figur 30 gezeigten
Zeitdauer gültig. Bei einem reinen Schreibzyklus muß das
W-Signal auf L-Pegel liegen, wie in Figur 3p zu sehen ist, und
die Dateneingangsbits müssen während der in Figur 3q
gezeigten Zeit am Anschluß 19 anliegen.
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Der serielle Zugriff über die Anschlüsse 22 und 27 sowie
das Schieberegister 20 erfolgt in allgemeinen sequentiell,
d.h. die Zeilenadresse wird nach jedem Zugriff um den Wert
Eins inkrementiert. Die Videodaten sind ein
kontinuierlicher Strom von aufeinanderfolgenden 256 Bit-Blöcken, so daß
die folgende Adresse für den seriellen Zugriff immer die um
Eins erhöhte letzte Zeilenadresse ist, nachdem der φT-
Transfer geschehen ist. Bei der einfachsten Ausführungsform
sendet der Mikrocomputer 8 die Zeilenadressen für die
serielle Leseoperation aus, und ein Adressenzähler im
Mikrocomputer wird nach jeder ausgelösten seriellen
Leseoperation inkrementiert. Diese Operation kann auf dem in Figur 2
dargestellten Chip ausgeführt werden, wie im folgenden
erklärt wird. Im Gegensatz dazu ist der parallele Zugang über
die Anschlüsse 19 direkt und nicht sequentiell, und die
Adressen müssen im Mikrocomputer 8 erzeugt werden.
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In Figur 4 sind ein Teil der Zellenmatrix 10 und die
angegliederten Teile 20a und 20b des Schieberegisters für das
in Figur 2 gezeigte Gerät schematisch dargestellt. Vier der
256 identischen Leseverstärker 11, die, im Zentrum der
Matrix angeordnet sind, sind mit den vier Hälften der
Spaltenleitungen 38a oder 38b verbunden dargestellt. 128 Zellen
mit jeweils einem Transistor sind mit jeder der Hälften der
Spaltenleitung 38a oder 38b verbunden, wobei jede dieser
Zellen einen Speicherkondensator 40 und einen Transistor 41
besitzt. Die Zellen sind von der Art, wie sie im US-Patent
4,240,092, erteilt für C-K Kuo und übertragen auf Texas
Instruments, oder im US-Patent 4,012,757 offenbart sind.
Die Zeilenleitungen 43 sind die Ausgänge der
Zeilendecodierer 12 und sind mit den Gate-Anschlüssen aller Transistoren
41 in jeder Zeile verbunden. Es gibt 256 identische
Zeilenleitungen 43 in der Matrix. Weiterhin sind an jede der
Spaltenlleitungshälften 38a oder 38b Leerzellen
gewöhnlicher Art angeschlossen, die nicht dargestellt sind. Wenn
die Xw-Adresse eine der Leitungen 43 in der Hälfte 10a der
Matrix auf der linken Seite auswählt, wird der zugeordnete
Transistor 41 eingeschaltet und verbindet den Kondensator
40 dieser gewählten Zelle mit der Spaltenleitungshälfte
38a, während gleichzeitig eine Auswahlleitung für
Leerzellen auf der entgegengesetzten Seite aktiviert wird und
einen Blindkondensator mit der Spaltenleitungshälfte 38b
verbindet.
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Das serielle E/A-Register 20a und 20b setzt sich aus den
Stufen 50a und 50b des Schieberegisters zusammen, die auf
entgegengesetzten Seiten der Zellenmatrix angeordnet sind.
Der Eingang 51 jeder Stufe ist in der üblichen Weise
verbunden, um den Ausgang 52 der nächsten vorhergehenden Stufe
zu empfangen. Das Register wird durch einen Takt mit zwei
Phasen φ1 und φ2 sowie verzögerten Taktsignalen φ1d und
φ2d betrieben, die von einem Taktsignal φ abgeleitet sind,
das dem Chip extern zugeleitet wird. Das heißt, das
Taktsignal φ wird verwendet, um ein anderes Taktsignal mit
entgegengesetzter Phase zu erzeugen, und daraufhin wird jedes
dieser Taktsignale verwendet, um die verzögerten
Taktsignale zu erzeugen. Der Eingang 24a oder 24b der ersten der
beiden Stufen 50a oder 50b ist mit der Multiplexschaltung
zur Dateneingabe 23 verbunden, und der Ausgang der letzten
der beiden Stufen 50a und 50b geht auf die
Multiplexschaltung 26 zur Datenausgabe. Die Transfergatter 21a oder 21b
bestehen aus 256 identischen Transistoren 53 zwischen den
Hälften 38a oder 38b der Spaltenleitungen und den Stufen
50a oder 50b des Schieberegisters, die in Reihe geschaltete
Source-Drain-Strecken haben. Die Gate-Anschlüsse der
Transistoren 53 sind über eine Leitung 54 mit der φT-Quelle
verbunden.
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Die Stufen 50a oder 50b des Schieberegisters sind von der
Art des dynamischen Vierphasenregisters ohne festes
Verhältnis der Kanalgeometrien mit verbessertem
Störspannungsabstand und verbesserten Geschwindigkeitsmerkmalen, wie im
US-Patent 4,322,635, erteilt für Donald J. Redwine und
übertragen auf Texas Instruments, offenbart ist. Diese Art
von Schieberegisterstufen benutzt äußerst kleine
Transistoren und verbraucht wenig Energie, kann aber dennoch mit
hoher Rate getaktet werden. Jede Registerstufe 50a oder 50b
besteht aus einem ersten und einem zweiten Umkehrtransitor
55 und 56, wobei jedem der Umkehrtransistoren jeweils ein
getakteter Lasttransistor 57 oder 58 zugeordnet ist. Ein
Transfertransistor 59 oder 60 verbindet jeden der
Umkehrtransistoren mit dem nächsten. Die Drain-Anschlüsse der
Lasttransistoren 57 und 58 sind mit +Vdd verbunden, und die
Source-Anschlüsse der Umkehrtransistoren 55 und 56 sind
über die Leitungen 61 und 62 mit φ1 oder φ2 verbunden.
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Die Arbeitsweise einer Stufe kann verstanden werden, indem
die Verhältnisse in der Schaltung zu jedem der vier
bestimmten Zeitpunkte T1 bis T4 betrachtet werden, die in den
Figuren 3f1 bis 3f4 zu sehen sind. Zur Zeit T1 liegen φ1
und φ1d auf H-Pegel, während φ2 und φ2d auf L-Pegel
liegen. Dies ist ein unbedingter Vorladezeitraum, in dem die
Transistoren 57 und 59 eingeschaltet sind und die
Schaltungspunkte 63 und 64 auf H-Pegel aufgeladen werden.
Während dieser Zeit sind die Transistoren 58 und 60
ausgeschaltet, woraus sich ergibt, daß die Spannung an den
Schaltungspunkten 51 und 52 abhängig von den Daten im
Register entweder auf H-Pegel oder auf L-Pegel liegen kann. Da
φ2 auf L-Pegel liegt und der Schaltungspunkt 64 vorgeladen
wird, wird der Transistor 56 eingeschaltet und entlädt den
Schaltungspunkt 66 über den Source-Anschluß des Transistors
56 auf einen L-Pegel oder auf Vss. Dieser Vorgang erzeugt
vorteilhafte Voraussetzungen für die Speicherung von Ladung
am Schaltungspunkt 64, indem der Drain-Anschluß, der Kanal
und der Source-Anschluß des Transistors 56 auf L-Pegel
gezwungen werden.
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Zur Zeit T2 geht φ1 auf L-Pegel, φ1d bleibt auf H-Pegel
und es können sich während dieser Zeit die Schaltungspunkte
63 und 64 ändern. Sie können auf H-Pegel bleiben, falls am
Eingangs-Schaltungspunkt 51 ein L-Pegel gespeichert ist
oder sie können auf L-Pegel gehen, indem sie sich über den
Transistor 55 auf Vss entladen (während φ1 auf L-Pegel
liegt), falls am Schaltungspunkt 51 ein H-Pegel gespeichert
ist. In jedem Fall wird das Komplement zu den Daten am
Eingangs-Schaltungspunkt 51 auf den Schaltungspunkt 64
geleitet. Wenn φ1d auf L-Pegel geht, treten wir in den Zeitraum
T3 ein, in dem der Transistor 59 gesperrt ist und die
Spannung am Schaltungspunkt 64 isoliert ist. Alle Taktsignale
sind auf L-Pegel, und die Schaltung befindet sich im
Ruhezustand.
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Die Zeit T4 leitet eine unbedingte Vorladezeit für die
zweite Hälfte der Stufe ein, ähnlich der, die während T1
für die erste Hälfte abläuft, mit dem Endergebnis, daß am
Ende von φ2d die Daten rekomplementiert sind und am
Ausgangs-Schaltungspunkt 52 erscheinen. Eine Verzögerungszeit
um eine Stufe erfordert daher ein φ1-, φ1d-Taktsignalpaar
und ein φ2-, φ2d-Taktsignalpaar.
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Die Stufen des Schieberegisters sind mit wechselseitigen
Spaltenleitungen 38a oder 38b auf entgegengesetzten Seiten
der Matrix 10 verbunden. Der Vorteil dieser geteilten
Anordnung liegt darin, daß die sechs Transistoren pro Stufe
leichter so angeordnet werden können, daß sie zwischen die
zwei wechselseitigen Spaltenleitungen anstatt zwischen
zwei angrenzende Spaltenleitungen passen. Die Teilung der
Spaltenleitungen in einer DRAM-Matrix der hier besprochenen
Art beträgt nur einige Mikrometer. Offensichtlich ist bei
der doppelten Teilung eine größere Layout-Fläche für die
sechs Transistoren einer Schieberegisterstufe verfügbar.
-
Dasselbe Ergebnis könnte erzielt werden, wenn beide Hälften
50a und 50a des geteilten Schieberegisters auf derselben
Seite der Matrix angeordnet wären, sich jedoch das eine
über dem anderen befände. Die Anordnung in den Figuren 1
oder 3, bei der alle geraden Bits auf der einen Seite der
Matrix liegen und alle ungeraden Bits auf der anderen Seite
der Matrix ist jedoch wegen der Symmetrie dieser Anordnung
vorteilhaft für die optimale Funktionsweise der
Leseverstärker. Ein DRAM mit gefalteten Bitleitungen, wie in
Electronics, März 1982, S. 134, gezeigt, hätte die Hälften
des Schieberegisters auf derselben Seite der Matrix, jedoch
mit abwechselnden Spalten, was das elektrische Äquivalent
zu Fig. 4 darstellt.
-
Ein Transfer-Blindtransistor 53' ist am Ende jeder
Spaltenleitung angeordnet, um sie mit einer Stufe des
Schieberegisters zu verbinden, wenn sie auf dieser Seite nicht benutzt
wird. Dies gleicht die Eingänge zu den Leseverstärkern 11
elektrisch und physikalisch aus und stellt auch eine
Verbindung zu einem Blindkondensator 67 her, der arbeitet,
wenn die aus den Registern 20a und 20b übertragene Spannung
abgetastet wird. Wenn das φT-Signal auf den Leitungen 54
erscheint, wird das gleiche Maß an Rauschen in die beiden
Seiten der Spaltenleitungen 38a und 38b eingekoppelt. Dies
geschieht durch die Kapazität der Transistoren 53 oder 53'
auf jeder Seite, so daß der Rauschimpuls effektiv als
Eingangssignal zu den Differenz-Leseverstärkern herausfällt.
Aus Symmetriegründen wird ein Kondensator 67 gleich der
Blindkapazität (nicht dargestellt) an die Spaltenleitung
angeschlossen, die sich auf der entgegengesetzten Seite der
abgetasteten Stufe 50a oder 50b befindet.
-
Eine serielle Multiplexschaltung 23 für die Dateneingabe
zum Senden abwechselnder Bits zu den Eingängen 24a oder 24b
schließt ein Paar von Transistoren 70a und 70b ein, deren
Gate-Anschlüsse durch φ1d und φ2d gesteuert werden. Ein
Transistor 71, der mit diesen in Reihe geschaltet ist, hat
das gespeicherte serielle Auswahlsignal SS an seinem Gate-
Anschluß anliegen, so daß die Daten nur in das
Schieberegister des ausgewählten Chips gehen oder der ausgewählten
Chips, im Falle einer Speicherkarte mit mehreren Chips.
Eine Multiplexschaltung 26 für die serielle Datenausgabe
schließt die Transistoren 72a und 72b ein, die φ1 oder φ2
an ihren Drain-Anschlüssen anliegen haben und die Ausgänge
25a oder 25b der letzten Stufe an ihren Gate-Anschlüssen.
Die mit den Gate-Anschlüssen verbundenen Kondensatoren 73a
oder 73b koppeln jeden Gate-Anschluß mit seinem jeweiligen
Source-Anschluß. Die Transistoren 74a und 74b, die durch
φ1 und φ2 angesteuert werden, verbinden den Ausgang des
anderen mit Vss, wenn der andere durchgeschaltet ist. Ein
NOR-Glied 75 erzeugt das Ausgangssignal für den Anschluß
27.
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Die serielle Dateneingabe- oder Datenausgaberate ist
zweimal so hoch wie die Taktrate φ. Nur 128 φ-Zyklen sind
erforderlich, um 256 serielle Bits hinein oder heraus zu
übertragen, wie in den Figuren 3d oder 3e zu sehen ist.
Dieses Ergebnis wird durch das geteilte Schieberegister
erreicht. Zwei Taktsignale sind erforderlich, um ein Daten-
Bit um eine Position zu verschieben; wenn also alle 256
Stufen in Reihe geschaltet wären, wären 256 Taktzyklen
erforderlich. Ein solches Bauteil kann mit einer Rate von
beispielsweise etwa 10 MHz getaktet werden, so daß eine
serielle Datenübertragungsrate von 20 MHz möglich ist.
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In der in Figur 4 dargestellten Schaltung wird der
Direktzugriff durch Sätze von acht Datenleitungen 70 und acht
Datenstreifenleitungen 71, die auf entgegengesetzten Seiten
der Leseverstärkers angeordnet sind, erreicht (nur vier
Leitungen aus jedem der beiden Sätze sind dargestellt). Die
Spaltenleitungen 38a, 38b werden wahlweise mit den Daten
- und Datenstreifenleitungen 70, 71 über
Y-Auswahltransistoren 72 verbunden, die die Ausgangssignale des
Y-Decodierers 18 an ihren Gate-Anschlüssen anliegen haben. Der
Y-Decodierer 18 wählt acht Spalten aus (aus 256) und legt eine
der logischen Eins entsprechenden Spannung an die
Gate-Anschlüsse von acht Transistoren 72 auf der Seite der
Datenleitungen 70 und die entsprechenden acht Transistoren 72
auf der Seite der Datenleitungen 71 an und koppelt auf
diese Weise die ausgewählten acht Spaltenleitungen 38a, 38b
an die Ein-/Ausgabeanschlüsse 19 (natürlich über geeignete
Puffer). Ein direkter Zugriff oder paralleler Zugriff über
die Leitungen 70, 71 und die Anschlüsse 19 erfordert nur
etwa einen Taktzyklus, verglichen zu 128 φ-Taktperioden
für den seriellen Zugriff. Ein Taktzyklus für den Speicher
ist nicht notwendigerweise gleich der φ-Periode. Wenn
beispielsweise der Takt φ 10 MHz beträgt, liegt seine Periode
bei 100 ns, während die Zugriffszeit für den parallelen
Zugriff 150 ns betragen kann.
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Die zeitliche Abstimmung der φT-, φS- und Xw-Signale ist
für das serielle Lesen, das Auffrischen und das serielle
Schreiben unterschiedlich. Die Spannungen sind in den
Figuren 3g, 3h und 3i zu sehen. Die Lese- und die
Auffrischoperation laufen gleich ab, abgesehen davon, daß die
Auffrischoperation keinen Transferbefehl φT besitzt. Beim
Schreiben ist wegen der umgekehrten Reihenfolge eine
Umkehrung der Sequenz erforderlich. Im Falle eines seriellen
Lesezyklus werden die Daten von einer Zeile der
Speicherkondensatoren 40 durch die Xw-Spannung über eine Zeile von
Transistoren 41 zu den Spaltenleitungen übertragen, dann
von den Leseverstärkern 11 bei φS detektiert und daraufhin
über die Transfergatter 21a, 21b bei φT auf das
Schieberegister 20a, 20b übertragen. Die umgekehrte Sequenz muß für
den seriellen Schreibzyklus auftreten, wo die
Transfergatter 21a, 21b beim Signal φT eingeschaltet sein müssen,
wenn die Daten im Schieberegister auf die Spaltenleitungen
38b übertragen werden. Daraufhin werden die Daten beim
Signal φS gelesen, worauf Xw augenblicklich auf H-Pegel
geht, um eine ausgewählte Zeile von Transistoren 41
einzuschalten und auf diese Weise die Daten des seriellen
Schieberegisters in die ausgewählte Zeile von Kondensatoren 40
in der Zellenmatrix 10 zu übertragen.
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Die richtige Sequenz wird durch Lesen des W-Befehls am
Beginn eines Zyklus, genauso, wie eine Adresse gelesen wird,
und durch Verwendung dieser Information in den Taktgebern
30, ausgewählt. Der Befehl φT, der durch das Auftreten von
RAS und SS erzeugt wird, wird zeitlich in Bezug auf RAS
früh oder spät geschaltet, was davon abhängt, ob W auf L-
Pegel oder auf H-Pegel liegt, wie in den Figuren 3g-3i zu
sehen ist.
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Unter Bezug auf Fig. 5 kann ein Mikrocomputer, der mit dem
Gerät der Erfindung verwendet werden kann, ein
Mikrocomputerbauteil 8 gewöhnlichen Aufbaus mit einem Chip zusammen
mit einem zusätzlichen chipexternen Programm- oder
Datenspeicher 80 enthalten (falls benötigt). Weiterhin kann er
verschiedene Ein-/Ausgabegeräte 81 enthalten, die alle über
einen Adreß-/Datenbus 7 und einen Steuerbus 9 miteinander
verbunden sind.
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Es ist nur ein einzelner bidirektionaler multiplexierter
Adreß-/Datenbus 7 dargestellt, es können jedoch stattdessen
getrennte Adreß- und Datenbusse verwendet werden, und auch
die Programmadressen und Daten- oder E/A-Adressen können
auf den externen Bussen getrennt sein. Der Mikrocomputer
kann den Von-Neumann- oder den Harvard-Aufbau haben oder
eine Kombination der beiden.
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Das Mikroprozessorsystem könnte beispielsweise eines der
von Texas Instruments unter der Bauteilnummer TMS 7000
vertriebenen Geräte sein oder eines der Geräte, die unter den
Bauteilnummern Motorola 6805, Zilog Z8 oder Intel 8051 oder
dergleichen kommerziell erhältlich sind. Diese Bauteile
haben, obwohl sie sich in den Einzelheiten des inneren
Aufbaus unterscheiden, im allgemeinen einen auf dem Chip
befindlichen ROM oder Festwertspeicher 82 für die Speicherung
von Programmen, können aber auch verfügbare
Speicheradressen außerhalb des Chips haben. In jedem Fall besitzen sie
jedoch Zugriff auf den außerhalb des Chips gelegenen
Speicher 5.
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Ein typischer Mikrocomputer 8 kann, wie dargestellt, einen
RAM oder einen Speicher 83 für direkten
Lese/Schreibzugriff für die Speicherung von Daten und Adressen,
ein ALU 84 für die Ausführung von arithmetischen oder
logischen Operationen, sowie eine interne Daten- und
Progammbusanordnung 85 für die Übertragung von Daten- und
Programmadressen von einem Ort zum anderen (diese Anordnung
besteht gewöhnlich aus mehreren unterschiedlichen Bussen)
enthalten. Befehle, die im ROM 82 gespeichert sind, werden
in ein Befehlsregister 87 geladen, wobei jeweils nur ein
Befehl zur gleichen Zeit geladen wird. Hierauf wird der
Befehl in der Steuerschaltung 88 decodiert, und es werden
Steuersignale 89 zur Festlegung der Arbeitsweise des
Mikrocomputers erzeugt. Das ROM 82 wird von einem Befehlszähler
90 adressiert, der selbstinkrementierend sein kann oder der
inkrementiert werden kann, indem sein Inhalt durch das ALU
84 geleitet wird. Ein Stapelspeicher 91 ist enthalten, um
den Inhalt des Befehlszählers beim Auftreten von
Programmunterbrechungen oder Unterprogrammen abzuspeichern.
Das ALU besitzt zwei Eingänge 92 und 93, von denen einer
einen oder mehrere vom Datenbus 85 geladene
Zwischenspeicherregister 94 hat. Ein Akkumulator 95 empf ängt das
Ausgangssignal des ALU, und der Ausgang des Akkumulators ist
über den Bus 85 mit seinen entgültigen Bestimmungsorten,
wie dem RAM 83 oder einem Dateneingabe-/Ausgabe-Register
und -Puffer 96 verbunden. Programmunterbrechnungen werden
von einer Programmunterbrechungssteuereinheit 97
durchgeführt, die über den Steuerbus 9 eine oder mehrere vom Chip
wegführende Verbindungen für Unterbrechungsanforderungs-,
Unterbrechungsquittierungs- oder
Unterbrechungsprioritätscode und ähnliches besitzt, abhängig von der
Komplexität des Mikrocomputers 8 und des Systems. Eine
Rücksetzungseingabe kann auch wie eine Programmunterbrechung
behandelt werden. Ein Statusregister 98, verbunden mit dem
ALU 84 und der Unterbrechungssteuerung 97 ist für die
Zwischenspeichung von Zustandsbits wie Null, Übertrag und
Überlauf usw. aus ALU-Operationen enthalten. Bei einer
Programmunterbrechung werden die Zustandsbits im RAM 83 oder
in einem für diesen Zweck vorgesehenen Stapelspeicher
gesichert. Die Speicheradressen werden über die Puffer 96, die
mit dem externen Bus 7 verbunden sind, mit chipexternen
Bauteilen verbunden. Abhängig von dem jeweiligen System und
seiner Komplexität kann dieser Pfad für die Adressierung
von chipexternen Daten oder des Programmspeichers 80 und
der E/A-Einheit 81 sowie des chipexternen Videospeicher 5
verwendet werden. Diese Adressen zum Bus 7 können vom RAM
83, dem Akkumulator 95 oder dem Befehlsregister 87 ebenso
wie dem Befehlszähler 90 ausgehen. Eine
Speichersteuerschaltung 99 erzeugt (von Steuerbits 89 veranlaßt) die
Befehle an oder von dem Steuerbus 9 zur Adressenübernahme,
zur Speicherfreigabe, zur Schreibfreigabe, zum Halten, zur
Chipauswahl usw., je nach Anforderung oder antwortet auf
diese Befehle.
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Beim Betrieb führt der Mikrocomputer 8 einen Programmbefehl
in einem oder in einer Reihe von Maschinenzyklen oder
-zustandszeiten aus. Ein Maschinenzyklus kann z.B. 200 ns für
ein von einem Quarz erzeugtes Takt-Eingangssignal von 5 MHz
betragen, das an den Eingang 100 des Mikroprozessorchips
angelegt wird. Auf diese Weise wird in aufeinanderfolgenden
Maschinenzyklen oder -zuständen der Befehlszähler 90
inkrementiert, um eine neue Adresse zu erzeugen, und diese
Adresse wird auf den ROM 82 angewendet, um ein
Ausgangssignal für das Befehlsregister 87 zu erzeugen, welches dann
in der Steuerschaltung 88 decodiert wird, um eine Sequenz
von Sätzen von Mikrocode-Steuerbits 89 zur Ausführung der
verschiedenen Schritte zu erzeugen, die für das Laden des
Busses 85 und der verschiedenen Register 94, 95, 96, 98
usw. benötigt werden. Beispielsweise würde eine typische
arithmetische oder logische Operation des ALU die
Übertragung der Adressen (Felder des Befehlswortes) vom
Befehlsregister 87 über den Bus 85 zur Adressierungsschaltung für
den RAM 83 (dies kann die Quelladressen allein oder die
Quell- und Zieladressen einschließen) einschließen, sowie
die Übertragung der adressierten Datenworte vom RAM 83 auf
ein Zwischenregister 94 und/oder auf den Eingang 92 des
ALU. Die Mikrocodebits 89 würden die Operation des ALU als
eine der im Befehlssatz vorhandenen Typen festlegen, wie
Addieren, Subtrahieren, Vergleichen, Und, Oder, Exklusives
Oder usw. Das Zustandsregister 98 wird abhängig von den
Daten und der Operation des ALU gesetzt, und das Ergebnis des
ALU wird in den Akkumulator 95 geladen. Als ein weiteres
Beispiel kann ein Datenausgabebefehl die Übertragung einer
RAM-Adresse von einem Feld in dem Befehl über den Bus 85
zum RAM 83 beinhalten, sowie die Übertragung dieser
adressierten Daten vom RAM 83 über den Bus 85 auf die
Ausgabepuffer 96 und damit auf den externen Adreß-/Datenbus 7.
Gewisse Steuerausgangssignale wie Schreibfreigabe usw. werden
von der Speichersteuerung 99 auf Leitungen des Steuerbusses
9 erzeugt. Die Adresse für diese Datenausgabe könnte eine
über den Puffer 96 übertragene Adresse auf dem Bus 7 aus
einem vorangegangenen Zyklus sein, bei dem sie, ausgelöst
von einem von der Speicherkontrolle 99 auf den Steuerbus 9
ausgegebenen Adreßübernahmesignal, im Speicher 80 oder im
Speicher 5 abgelegt worden ist. Ein externer
Speichersteuerbaustein kann verwendet werden, um die Übernahme-Signale
RAS und CAS zu erzeugen. Eine 2-Byte-Adresse für den
Speicher
5 würde in zwei Maschinenzyklen auf den Bus 7
übertragen werden, wenn der Bus 7 8-Bit breit ist oder in einem
Zyklus, wenn der Bus 16-Bit breit ist.
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Der Befehlssatz des Mikrocomputers 10 beinhaltet Befehle
für das Lesen aus dem Videospeicher 5, dem zusätzlichen
Speicher 80 oder den E/A-Ports 81, oder für das Schreiben
auf diese Bauteile, wobei die interne Quelle oder das
interne Ziel der RAM 83, der Befehlszähler 90, das
Zwischenregister 94, das Befehlsregister 87 usw. sind. Bei einem
mikrokodierten Prozessor beinhaltet jede dieser Operationen
eine Folge von Zuständen, in deren Verlauf Adressen und
Daten auf dem internen Bus 85 und dem externen Bus 7
übertragen werden. Alternativ kann die Erfindung einen
Mikrocomputer der nicht mikrocodierten Art verwenden, in dem ein
Befehl in der Zeit eines Maschinenzustands ausgeführt wird.
Was bei der Wahl des Mikrocomputers 8 zu beachten ist, ist
daß die Daten und Adressen und die verschiedenen
Speichersteuersignale chipextern zur Verfügung stehen und daß die
Datenverarbeitungsgeschwindigkeit angemessen ist, um die
Videodaten innerhalb der vorgegebenen zeitlichen
Rahmenbedingungen zu erzeugen und zu aktualisieren.
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Die Videospeichereinrichtung, wie sie hier beschrieben ist,
ist im Zusammenhang mit 8-Bit-Datenwegen für den Bus 7
beschrieben, obwohl zu verstehen ist, daß der Mikrocomputer
und die Speichertechnik sowohl in 8-Bit- als auch in 16-
Bit-Systemen nützlich sind oder auch in anderen
Architekturen, wie 24-Bit- oder 32-Bit-Architekturen. Eine
nützliche Anwendung liegt in einem kleinen Gerät, daß
8-Bit-Datenwege und eine Adressierung mit 12 bis 16 Bit aufweist,
bei dem kein externer Speicher 80 benötigt wird und die
chipexternen Schaltungen 81 lediglich aus einer Tastatur
oder ähnlicher Schnittstelle evtl. zuzüglich eines
Speicherlaufwerkes bestehen. Beispielsweise könnte ein
Busschnittstellenchip nach Art eines IEEE-488-Bauteils in die
Schaltungen an der Chipperipherie 81 aufgenommen werden.
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Wie in Fig. 6 gezeigt ist, kann der Videospeicher 5
anstelle der Konfigurierung als ein x8-Speicherbauteil als
acht x1-Speicherbauteile konfiguriert sein. Bei dieser
Ausführungsform werden acht Halbleiterchips 5 verwendet, wobei
alle acht die Form 64 Kx1 sind oder eventuell 16 Kx1, wobei
jeder wie vorher in Figur 2 mit seriellen Ausgaberegistern
ausgestattet ist, jedoch mit 1-Bit- breiter Ein-/Ausgabe
anstelle von acht Ein-/Ausgabeleitungen 19. Bei einem
Farbfernsehbildschirm 1 bei dem 8 Bits pro Dreifarbpunkt
verwendet werden, wäre ein Speichersystem erforderlich, das
aus vier Bänken (acht Chips pro Bank) von 64
Kx1-Speicherbauteilen besteht. Für jede Bildschirmzeile würde ein 256-
Bit-Register verwendet werden, wobei eines nach dem anderen
für jede der acht Eingabeleitungen 2 für das Videosignal
(anstelle von nur einer Videodateneingabe 2, wie
dargestellt), ausgetaktet werden würde. Der Mikroprozessor 8 und
der Bus 7 würden auf die 8-Bit-Videodaten auf jedem Chip
parallel in einem "x1"-Format (anstelle von X8, wie in Fig.
2 zu sehen) über die acht Datenleitungen 6 zugreifen, wobei
jeweils eine jedem Chip zugeordnet ist, wie in Fig. 6 zu
sehen ist. Die Adresseneingänge 15 empfangen bei allen acht
Chips dieselben Adressen vom Bus 7, und alle acht Chips
empfangen dieselben Steuereingangssignale vom Bus 9. Die
acht seriellen Ausgänge 27, einer von jedem Chip, sind mit
den entsprechenden Bits eines 8-Bit-Schieberegisters 127
verbunden. Der serielle Takt φ wird vor der Anwendung auf
die acht Chips 5 um den Faktor acht heruntergeteilt. Der an
das serielle Register 127 angelegte Takt φ schiebt
demgemäß acht Bits auf die Eingangsleitung 2 für das Videosignal
und daraufhin werden weitere acht Bits von den Registern 20
auf den einzelnen Chips in das Register 127 übertragen.
Wahlweise können die acht Ausgänge 27 mit acht parallelen
Videosignaleingängen des Farbfernsehgerätes verbunden
werden, anstatt die Hilfsschieberegister 127 zu benutzen.
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Ein für manche Geräte wichtiges Merkmal der Erfindung ist
der in Fig. 2 gezeigte serielle Dateneingang 22. Die
seriellen Eingabedaten können Videodaten von einem Empfänger
oder einer Videobandmaschine 105 sein, wie in Fig. 7
dargestellt, die eine kontinuierliche, serielle
Videodateneinspeisung auf der Leitung 106 zum Eingang 22 eines Chips
liefern, wie in Fig. 2 dargestellt. Diese eingehenden
Videodaten werden von dem seriellen Register 20a, 20b in die
Zellenmatrix 10 geschrieben. Während sie sich in der RAM-
Matrix befinden, werden sie unter Verwendung des Ports 19
für den parallelen Zugriff vom Mikrocomputer 8 verarbeitet
und dann über das Register 20a, 20b und den Anschluß 27 in
die Videosignalleitung 2 eingespeist. Ein Beispiel einer
Anwendungsmöglichkeit dieser Anordnung ist es, Text oder
Grafiken über den Mikrocomputer zu Videodaten hinzuzufügen,
die vom Empfänger oder von einer Videobandmaschine 105
geliefert werden. Ein weiteres Beispiel wäre die Verbesserung
oder die Korrektur des Videosignals vom Empfänger oder der
Videobandmaschine 105, durch serielles Schreiben in die
Matrix 10, paralleles Auslesen der Daten, um die Bytes im RAM
83 des Mikrocomputers zwischenzuspeichern, Durchführung von
Operationen über das ALU 84 und sich daran anschließendes
Zurückschreiben der korrigierten Daten in die Matrix 10
über den Bus 7, von wo sie seriell auf den
Videosignaleingang 2 zurückgelesen werden. Der Vorteil des Systems dieser
Erfindung ist in dieser Hinsicht, daß das Register 20a, 20b
zur gleichen Zeit seriell geladen werden kann, wie es
seriell ausgelesen wird. Dies bedeutet eine Überlappung der
Dateneingabe und der Datenausgabe, wie in den Figuren 3d
und 3e zu sehen ist. Während der 128 Taktzyklen, die für
die serielle Eingabe und die serielle Ausgabe verwendet
werden, kann die Matrix 10 weiterhin vom Mikrocomputer 8
parallel für Überschreibungs-, Aktualisierungs- und
Korrekturoperationen angesteuert werden.
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Unter Bezugnahme auf Fig. 8 kann der Halbleiterchip, der
die Matrix 10 enthält, weiterhin einen Zähler 108 für die
Zeilenadressen enthalten, der eine
8-Bit-1-aus-256-Zeilenadresse für die Kopplung zum Eingang 13 der
Zeilendecodierer 12 über die Multiplexschaltung 109 erzeugt, so daß der
Zeilendecodierer eine Adresse entweder von den
Adresseneingangsanschlüssen 15 über die Puffer 14 oder vom Zähler 108
empfangen kann. Dieser Zähler kann selbstinkrementierend
sein, so daß der existierende Wert des Zählers um Eins
erhöht wird, wenn ein Eingangssignal Inc empfangen wird. Der
Zähler 108 kann als ein auf dem Chip befindlicher
Auffrischungsadressengenerator arbeiten, wie in den US-Patenten
4,207,618 und 4,344,157, erteilt für Lionel S. White & G.R.
Mohan Rao, oder im US-Patent 4,333,167, erteilt für David
J. McElroy, alle auf Texas Instruments übertragen, of
fenbart wurde. Eine Spaltenadresse wird für das Auffrischen
nicht benötigt. Eine Zeilenadresse Xw, gefolgt von
einem φS-Takt frischt alle 256 Zellen in der adressierten
Zeile auf, wie in Bezug auf die Figuren 3a, 3h und 3i
besprochen wurde. Wenn eine Zeile für eine serielle
Leseoperation oder eine serielle Schreiboperation adressiert wird,
frischt dies auch die Daten in dieser Zeile auf.
Gleichermaßen frischt ein paralleler Zugriff eine Zeile beim Lesen
oder Schreiben auf. Wenn die Videodaten daher durch
serielles Lesen mit den üblichen Geschwindigkeiten, wie sie für
die Rasterung eines Fernsehgerätes gebraucht werden,
abgetastet werden, wird jede Zeile während der 4 ms dauernden
Auffrischungsperiode nicht adressiert (60 Bilder/Sekunde
entsprechen ungefähr 17 Millisekunden zwischen zwei
Abtastperioden). Während der Zeit zwischen seriellen
Leseoperationen wird der Mikrocomputer 8 wahrscheinlich aber
nicht notwendigerweise alle Zeilen für das parallele Lesen
oder Schreiben oft genug ansprechen, daß sie aufgefrischt
werden. Demgemäß könnte das im ROM 82 befindliche
Mikroprozessorprogramm eine Zählschleife beinhalten, die mit einer
festen Rate eine inkrementierte Zeilenadresse und ein RAS-
Signal ausgibt, um sicherzustellen, daß die Spezifikationen
für die Auffrischungsadresse erfüllt sind. Um jedoch zu
vermeiden, daß die Programmausführung des Mikrocomputers
mit zusätzlichem Aufwand für die Ausführung der
Auffrischoperationen belastet wird, wird bei der in Fig. 8 gezeigten
Ausführungsform ein Zähler 108 zur chipinternen Erzeugung
der Adresse verwendet, und der Mikrocomputer braucht nur
das RAS-Steuersignal anzuwenden. Das bedeutet, daß bei
Empfang des RAS-Sigals und keinem CAS-Signal, wobei W und
SS auf H-Pegel liegen, der Multiplexierer 109 geschaltet
wird, um den Inhalt des Zählers 108 auf den
Zeilendecodierer 12 zu übertragen, und φs wird aktiviert, um eine Zeile
aufzufrischen. Es wird keine serielle oder parallele
Dateneingabe oder -ausgabe eingeleitet. Ein Inc-Befehl wird
erzeugt, um den Zähler 108 für die nachfolgende
Auffrischungsoperation zu inkrementieren. Als eine weitere
alternative Ausführungsform kann ein auf dem Chip verfügbares
Auffrischungssignal chipintern von einen Zeitgeber 110
erzeugt werden, wie beispielsweise im US-Patent 4,344,157.
Der Zeitgeber 110 erzeugt wenigstens einmal alle (4 ms) x
(1/256) = 16us einen Auffrischungsbefehl. Dieser
Auffrischungsbefehl aktiviert den Multiplexierer 109, φs und Inc
ebenso wie bei der früher diskutierten chipexternen
Auffrischungsanforderung.
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Die serielle Ein-/Ausgabe über das Register 20, wird in den
meisten Fällen, wie der Videoübertragung, immer den Zugriff
auf aufeinanderfolgende Zeilen erfordern. Demgemäß kann ein
chipinterner 8-Bit-1-aus-256-Zähler 111, wie in Fig. 8
dargestellt, verwendet werden, um zu vermeiden, daß eine
Zeilenadresse vom Mikrocomputer 8 für den seriellen Zugriff
verwendet werden muß. Wenn die Abtastrate hoch genug ist,
kann dies derselbe sein, wie der Auffrischungszähler 108.
Dies bedeutet, daß nur ein Zähler erforderlich ist, weil
keine getrennte Vorrichtung für das Auffrischen benötigt
wird. Wie in Fig. 8 dargestellt, erzeugt der Zähler 111
jedoch eine Zeilenadresse und überträgt sie an den
Multiplexierer 109, immer wenn ein SS-Befehl auftritt und leitet
eine serielle Lese- oder Schreiboperation ein (abhängig von
W). Auf diese Weise werden RAS und CAS nur für den
parallelen
Zugriff verwendet. Der Zähler 111 ist
selbstinkrementierend, so daß er, jedesmal wenn er aktiviert wird, um
einen Adresse für den Multiplexierer 109 zu erzeugen, auch
inkrementiert wird, so daß die nächste Anforderung die
nächstfolgende Zeile erzeugt.
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Ein weiteres Merkmal der Erfindung ist, daß der Schiebetakt
φ getrennt vom Mikrocomputer 8 erzeugt werden kann. Wie in
Fig. 8 zu sehen ist, kann ein Taktgenerator 113 zur
Erzeugung des Schiebetakts φ verwendet werden, und dieser Takt,
der im Dividierer 114 durch 128 geteilt wird, kann zur
Erzeugung eines Eingangssignals 115 für den
Zeilenadressenzähler 111 ebenso wie eines Eingangssignal für die
Taktgeberschaltung 30 verwendet werden, um alle 128 φ-Zyklen
eine serielle Leseoperation einzuleiten. Der φ-Generator
113 und die durch 128 teilenden Schaltung 114 können
chipextern angeordnet sein, wie in Fig. 8 zu sehen ist,
oder wahlweise auf dem Chip mit der Matrix 10. Es sei
bemerkt, daß der serielle und der parallele Zugriff auf die
Matrix 10 über das Register 20 und die Leitungen 19
asynchron sein können. Dies bedeutet, daß der φ-Generator 113
nicht mit dem Takt des Mikrocomputers 8 synchronisiert zu
sein braucht, sondern daß er stattdessen mit der
Wiedergabevorrichtung 1 in Figur 1 oder dem Videosignal 106 aus dem
Empfänger 105 in Fig. 7 synchronisiert sein kann.
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Ein System mit serieller Dateneingabe, das diese Merkmale
der in Fig. 7 dargestellten Ausführungsform vorteilhaft
verwendet, ist ein interaktives Heimfernsehgerät, das
beispielsweise für das Spielen, den Bildungsgebrauch oder das
Bestellen nach Katalog angepaßt ist. D.h., ein
Videohintergrund wird von einem Kabel oder einem Videorecorder in den
seriellen Eingang 22 eingespeist und der Benutzer
überlagert seine Eingabesignale über den Mikrocomputer 8 (unter
Verwendung einer Tastatur, eines Joysticks oder ähnlichem,
eingekoppelt über den E/A-Anschluß 81), und das entstehende
zusammengesetzte Videosignal wird über die Leitung 2 auf
den Bildschirm 1 gebracht. Dieselben Videodaten oder
wahlweise nur die wechselnden hinzugefügten Daten können über
Kabel oder Hochfreguenz für Anwendungen wie das Bestellen
nach Katalog, den Fernzugriff auf Bankdienstleistungen, die
Auswertung von Prüfungsergebnissen bei Fortbildungskursen
usw. zum Erzeuger zurückgesendet werden.
-
Die Grundideen dieser Erfindung, sind auch in anderen
Kommunikationssystemen als Video nützlich. Beispielsweise
werden multiplexierte Stimmendaten (Telefon) oder digitale
Daten seriell bei sehr hohen Übertragungsraten über
Mikrowellen- oder faseroptische Transmissionskanäle übertragen.
Diese Daten sind der Form nach ähnlich den seriellen
Videodaten auf der Leitung 2 oder der Leitung 106 in Fig. 7.
Demzufolge ist das Speichergerät 5, so wie es vorausgehend
beschrieben wurde, sehr nützlich für die Verarbeitung
dieser Art von Daten. Die Daten werden aus dem
Datenübertragungssystem über den seriellen, sequentiell adressierten
(selbst inkrementierenden) Port in den Speicher 5
geschrieben und/oder über diesen Port aus dem Speicher 5 gelesen
und auf das Datenübertragungssystem übertragen. Das heißt,
der Speicher 5 und der Mikrocomputer 8 können Teile eines
Empfängers, eines Senders, einer Relaisstelle oder eines
Transceivers sein. Nachdem sich die Daten einmal in der
Matrix 10 des Speichers 5 befinden, wird auf die Daten in
parallelen Direktzugriff von einem Mikrocomputer 8 für die
Verwendung durch DA- oder AD-Wandler für Telefonsysteme,
für die Verwendung im Zusammenhang mit Fehlererkennungs
- und Fehlerkorrekturalgorithmen, zur Multiplexierung und
Demultiplexierung verschiedener Kanäle, zur Auswahl von
Arbeitsstationen, zur Verschlüsselung und Dekodierung, zur
Umwandlung in Formate, die von lokalen Netzwerken verwendet
werden usw., zugegriffen.
-
Eine weitere Anwendungsmöglichkeit der Grundideen dieser
Erfindung liegt in einem Mikrocomputer, in dem eine
Magnetplatte für die Speicherung großer Datenmengen eingesetzt
wird. Beispielsweise bietet die sogenannte Winchester-
Platte mehrere Megabyte an Speicherplatz, auf den seriell
mit Datenübertragungsgeschwindigkeiten von vielen Megabits
pro Sekunde zugegriffen wird, ähnlich den
Übertragungsgeschwindigkeiten für die Videodaten in Fig. 7. Programme
können in großen Blöcken von 64 Kilobyte bis 128 Kilobyte
von der Platte in den Speicher 5 übertragen werden.
Daraufhin bearbeitet der Mikrocomputer die Daten im Speicher 5
bis ein gegebener Rechenvorgang ausgeführt ist oder
unterbrochen wird. Der Inhalt des Speichers 5 kann über die
Leitung 2 ausgelesen und auf den Plattenspeicher gesendet
werden, während ein anderer Block über den Eingang 22 in den
Speicher 5 geschrieben wird.