JP5208277B2 - 走査信号線駆動回路およびそれを備えた表示装置 - Google Patents

走査信号線駆動回路およびそれを備えた表示装置 Download PDF

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Description

本発明は、アクティブマトリクス型表示装置の走査信号線駆動回路に関し、詳しくは、走査信号線駆動回路に含まれるシフトレジスタに関する。
従来から、複数のゲートバスライン（走査信号線）と複数のソースバスライン（映像信号線）を格子状に配置し、これら信号線の交差点に対応して複数の画素形成部をマトリクス状に配置したアクティブマトリクス型の表示装置が知られている。各画素形成部は、スイッチング素子である薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。薄膜トランジスタのゲート端子は対応する交差点を通過するゲートバスラインに接続され、ソース端子は当該交差点を通過するソースバスラインに接続される。アクティブマトリクス型の表示装置には、さらに、ゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と、ソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられる。
画素値を示す映像信号はソースバスラインによって伝達されるが、１本のソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、画素形成部に含まれる画素容量に対する映像信号の書き込みは、１行ずつ順次に行われる。そこで、複数のゲートバスラインを所定期間ずつ順次に選択するために、複数段のシフトレジスタを含むゲートドライバが使用される。
シフトレジスタは、クロック信号に基づき動作する。このクロック信号は、パネルの外縁部に配設されたクロック信号用幹配線からシフトレジスタの各段に与えられる。また、クロック信号は、通常、シフトレジスタに含まれる複数の薄膜トランジスタに与えられる。このため、クロック信号用幹配線の配設領域から画素形成部の配置領域までの間に、シフトレジスタ用のレイアウト領域が必要となる。このことは、シフトレジスタのレイアウト面積が増大する要因の１つとなっている。特に多数のクロック信号に基づき動作するシフトレジスタを備えた表示装置では、パネルの額縁面積の増大が問題となる。また、マザーガラスから複数のパネルを切り出すときに、そのパネルが額縁領域として使用できる範囲が比較的狭いパネル（例えば、中小型のパネル）である場合には、額縁領域にシフトレジスタを形成することが困難になる。このため、パネルに無駄が生じ、歩留まりが顕著に低下する。
なお、本件発明に関連して、以下の先行技術文献が知られている。特許文献１〜７には、シフトレジスタを含むゲートドライバの構成が開示されている。これらの文献では、シフトレジスタの動作に必要なクロック信号は、図２６に示すように、クロック信号用幹配線からシフトレジスタの各段に与えられる。例えば特許文献１には、幹配線とゲート駆動部の各段を接続するときに、図２７に示すように、コンタクト（対角線付きの矩形）とジグザグ状の引き出し線を設けることにより、ゲート駆動部の信号線の間隔を狭くすることが開示されている。また、特許文献７には、クロック信号用幹配線からのクロック引き出し配線を１個のシフトレジスタ内の隣接する２つの段に接続し、これら２つの段でクロック信号を共有することが開示されている（特許文献７の図４および図６を参照）。これと同じ内容は、特許文献６にも記載されている（特許文献６の図３および図５を参照）。特許文献６および７では、シフトレジスタの動作に必要なクロック信号は２種類（ＣＫ１、ＣＫ２）であり、クロック引き出し配線の本数はシフトレジスタ１段あたり１本である。
日本国特開２００８−２６８６５号公報 日本国特開２００４−１５７５０８号公報 国際公開第２００３／８７９２１号パンフレット 日本国特開２００８−１４６０７９号公報 日本国特開２００７−２００４５２号公報 日本国特開２００６−３９５２４号公報 日本国特開２００７−３１６６４２号公報
ところで、近年、パネルの小型化に対する要求が高まっており、額縁面積の削減が求められている。ところが、上述したように、従来の構成ではシフトレジスタのレイアウト面積が増大するため、パネルの額縁面積の削減には限界がある。これに関して、特許文献１には、ゲート駆動部の信号線の間隔を狭くする構成が開示されている。ゲート駆動部（ゲートドライバ）を充分に保護するためには、ゲート駆動部を液晶パネル密封材でカバーする（覆う）ことが好ましい。しかし、特許文献１に開示された構成では、ゲート駆動部の配線数が増加すると、密封材を塗布する範囲が小さくなり、ゲート駆動部の保護が不充分となる。
特許文献６および７には、クロック引き出し配線の本数をシフトレジスタの動作に必要なクロック数よりも少なくする構成が開示されている。これらの文献には、１個のシフトレジスタを含むゲート駆動部が開示されている。しかし、大型液晶パネルでは、負荷が大きいため１個のシフトレジスタで駆動することは困難であり、２個以上のシフトレジスタが必要となる。
それ故に、本発明は、複数のシフトレジスタを含む走査信号線駆動回路を備えた表示装置（例えば、大型パネルを有する表示装置）において、パネルの額縁面積を小さくすることを目的とする。
本発明の第１の局面は、表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
それぞれが複数段で構成され、初段に与えられたパルスを各段に与えられた複数のクロック信号に基づき順次にシフトし、前記走査信号線を駆動する複数のシフトレジスタと、
前記クロック信号を伝達する複数の信号線からなり、前記シフトレジスタを基準として前記表示部の反対側に配設されたクロック信号用幹配線とを備え、
前記複数のシフトレジスタは、前記表示部の一の側に配置され、
前記複数のシフトレジスタは、奇数段目のみで構成された奇数段目シフトレジスタと、偶数段目のみで構成された偶数段目シフトレジスタとを含み、
前記シフトレジスタの各段は、一部のクロック信号を前記クロック信号用幹配線から受け取り、残余のクロック信号を他のシフトレジスタから受け取ることを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記シフトレジスタの各段は、４つのクロック信号に基づき動作することを特徴とする。
本発明の第３の局面は、本発明の第１の局面において、
前記シフトレジスタの各段は、他のシフトレジスタの隣接配置された段から前記残余のクロック信号を受け取ることを特徴とする。
本発明の第４の局面は、本発明の第１の局面において、
前記シフトレジスタの各段は、対応する走査信号線を前記クロック信号用幹配線から受け取ったクロック信号に基づき充電する充電制御スイッチング素子を含み、
前記残余のクロック信号の位相は、前記充電制御スイッチング素子に与えられるクロック信号の位相から９０度ずれていることを特徴とする。
本発明の第５の局面は、本発明の第１の局面において、
前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段および後方段の両方に与えるためのコンタクトを含むことを特徴とする。
本発明の第６の局面は、本発明の第１の局面において、
前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段に与えるためのコンタクトと、前記一部のクロック信号を他のシフトレジスタの後方段に与えるためのコンタクトとを含み、前記２つのコンタクトは互いに接する位置に配置されていることを特徴とする。
本発明の第７の局面は、本発明の第１の局面において、
前記シフトレジスタの中に、前記クロック信号用幹配線から受け取ったクロック信号をそのまま初段に与えるダミー段を有するものと、前記クロック信号用幹配線から受け取ったクロック信号をそのまま最終段に与えるダミー段を有するものとが含まれていることを特徴とする。
本発明の第８の局面は、本発明の第７の局面において、
前記ダミー段は、前記シフトレジスタの各段の構成要素のうち、前記クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含むことを特徴とする。
本発明の第９の局面は、本発明の第４の局面において、
前記シフトレジスタの各段は、前記充電制御スイッチング素子のゲート端子にドレイン電極またはソース電極が接続された薄膜トランジスタをさらに含み、
前記薄膜トランジスタは、マルチチャネル薄膜トランジスタであり、かつ、酸化物半導体で形成されていることを特徴とする。
本発明の第１０の局面は、複数の走査信号線を含む表示部と、第１〜第９のいずれかの局面に係る走査信号線駆動回路とを備えた、表示装置である。
本発明の第１１の局面は、表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
それぞれが複数段で構成され、初段に与えられたパルスを各段に与えられた複数のクロック信号に基づき順次にシフトし、前記走査信号線を駆動する複数のシフトレジスタと、
前記クロック信号を伝達する複数の信号線からなり、前記シフトレジスタを基準として前記表示部の反対側に配設されたクロック信号用幹配線とを備え、
前記複数のシフトレジスタは、前記表示部の一の側に配置され、
前記複数のシフトレジスタは、奇数段目のみで構成された奇数段目シフトレジスタと、偶数段目のみで構成された偶数段目シフトレジスタとを含み、
前記シフトレジスタの各段は、一部のクロック信号を前記クロック信号用幹配線から受け取り、他の一部のクロック信号を他のシフトレジスタから受け取り、残余のクロック信号を同じシフトレジスタの他段から受け取ることを特徴とする。
本発明の第１２の局面は、本発明の第１１の局面において、
前記シフトレジスタの各段は、４つのクロック信号に基づき動作することを特徴とする。
本発明の第１３の局面は、本発明の第１１の局面において、
前記シフトレジスタの各段は、他のシフトレジスタの隣接配置された段から前記他の一部のクロック信号を受け取り、同じシフトレジスタの前段または次段から前記残余のクロック信号を受け取ることを特徴とする。
本発明の第１４の局面は、本発明の第１１の局面において、
前記シフトレジスタの各段は、対応する走査信号線を前記クロック信号用幹配線から受け取ったクロック信号に基づき充電する充電制御スイッチング素子を含み、
前記充電制御スイッチング素子に与えられるクロック信号の位相から、前記他の一部のクロック信号の位相は９０度ずれており、前記残余のクロック信号の位相は１８０度ずれていることを特徴とする。
本発明の第１５の局面は、本発明の第１１の局面において、
前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段、他のシフトレジスタの後方段、および、同じシフトレジスタの他段のうち、少なくとも２つに与えるためのコンタクトを含むことを特徴とする。
本発明の第１６の局面は、本発明の第１１の局面において、
前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段に与えるためのコンタクトと、前記一部のクロック信号を他のシフトレジスタの後方段に与えるためのコンタクトと、前記一部のクロック信号を同じシフトレジスタの他段に与えるためのコンタクトとを含み、前記３つのコンタクトのうち少なくとも２つは互いに接する位置に配置されていることを特徴とする。
本発明の第１７の局面は、本発明の第１１の局面において、
前記シフトレジスタの中に、前記クロック信号用幹配線から受け取ったクロック信号をそのまま初段に与えるダミー段を有するものと、前記クロック信号用幹配線から受け取ったクロック信号をそのまま最終段に与えるダミー段を有するものとが含まれていることを特徴とする。
本発明の第１８の局面は、本発明の第１７の局面において、
前記ダミー段は、前記シフトレジスタの各段の構成要素のうち、前記クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含むことを特徴とする。
本発明の第１９の局面は、本発明の第１４の局面において、
前記シフトレジスタの各段は、前記充電制御スイッチング素子のゲート端子にドレイン電極またはソース電極が接続された薄膜トランジスタをさらに含み、
前記薄膜トランジスタは、マルチチャネル薄膜トランジスタであり、かつ、酸化物半導体で形成されていることを特徴とする。
本発明の第２０の局面は、複数の走査信号線を含む表示部と、第１１〜第１９のいずれかの局面に係る走査信号線駆動回路とを備えた、表示装置である。
本発明の第１または第１１の局面によれば、クロック信号用幹配線とシフトレジスタの各段とを接続する配線の数が従来よりも少なくなる。このため、シフトレジスタの各段において、クロック信号用の配線面積が小さくなる。また、クロック信号用幹配線１本当たりの負荷容量が従来よりも小さくなるので、クロック信号による相互干渉を抑制し、クロック信号の波形鈍りを低減することができる。したがって、シフトレジスタを構成するスイッチング素子（例えば、薄膜トランジスタ）のサイズを従来よりも小さくすることができる。さらに、シフトレジスタの各段と他のシフトレジスタ（あるいは、同じシフトレジスタの他段）との間でクロック信号を伝達するための信号線以外の構成要素を、新たにシフトレジスタに設ける必要がない。以上のことから、表示装置のパネル上におけるシフトレジスタ用のレイアウト面積を小さくし、パネルの額縁面積を小さくすることができる。
本発明の第２または第１２の局面によれば、４つのクロック信号に基づき動作するシフトレジスタを備えた走査信号線駆動回路において、第１または第１１の局面と同様の効果が得られる。
本発明の第３または第１３の局面によれば、比較的短い信号線を用いて、シフトレジスタの各段にクロック信号用幹配線以外からクロック信号を与えることができる。このため、比較的簡易な構成で、第１または第１１の局面と同様の効果を奏する走査信号線駆動回路を実現することができる。
本発明の第４または第１４の局面によれば、位相が互いに９０度ずれた複数のクロック信号に基づき動作するシフトレジスタを備えた走査信号線駆動回路において、第１または第１１の局面と同様の効果が得られる。
本発明の第５または第１５の局面によれば、必要なコンタクトの全部または一部を１個のコンタクトで実現することにより、シフトレジスタの各段においてコンタクトの占有面積を小さくし、パネルの額縁面積を効果的に小さくすることができる。
本発明の第６または第１６の局面によれば、複数のコンタクトを離れた位置に配置する場合よりも、コンタクト抵抗を小さくすることができる。
本発明の第７、第８、第１７または第１８の局面によれば、シフトレジスタの各段の回路構成が同じになり、寄生容量がほぼ等しくなるので、クロック信号の波形鈍りがほぼ同じになる。これにより、シフトレジスタを安定的に動作させることができる。
本発明の第９または第１９の局面によれば、薄膜トランジスタにリーク電流が流れ、充電制御スイッチング素子のゲート端子の電位が変動することを防止することができる。
本発明の第１０または第２０の局面によれば、第１〜第９または第１１〜第１９のいずれかの局面と同様の効果を奏する走査信号線駆動回路を備えた表示装置を実現することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置に含まれるゲートドライバの概略構成を示すブロック図である。 第１の実施形態に係るゲートドライバの詳細を示すブロック図である。 図３に示すゲートドライバに含まれる双安定回路の回路図である。 図３に示すゲートドライバに入力されるゲートクロック信号のタイミングチャートである。 図３に示すゲートドライバに含まれる双安定回路の電位の変化を示すタイミングチャートである。 図３に示すゲートドライバから出力される走査信号のタイミングチャートである。 図３に示すゲートドライバのレイアウトを示す模式図である。 従来のゲートドライバのレイアウトを示す模式図である。 従来の双安定回路のレイアウトを示す模式図である。 素子を移動した後の双安定回路のレイアウトを示す模式図である。 第１の実施形態に係る双安定回路のレイアウトを示す模式図である。 第１の実施形態に係るゲートドライバの効果を説明するための図である。 第１の実施形態に係るゲートドライバにおける負荷容量を示す模式図である。 従来のゲートドライバにおける負荷容量を示す模式図である。 第１の実施形態の変形例に係る液晶表示装置の構成を示すブロック図である。 第１の実施形態の他の変形例に係るゲートドライバに含まれる双安定回路の回路図である。 マルチチャネルＴＦＴの平面図である。 マルチチャネルＴＦＴの断面図である。 マルチチャネルＴＦＴの等価回路図である。 本発明の第２の実施形態に係るゲートドライバの詳細を示すブロック図である。 図１７に示すゲートドライバのレイアウトを示す模式図である。 本発明の第３の実施形態に係るゲートドライバの詳細を示すブロック図である。 図１９に示すゲートドライバに含まれる双安定回路の回路図である。 参考例に係るゲートドライバの詳細を示すブロック図である。 図２１に示すゲートドライバに含まれる双安定回路の回路図である。 第１〜第３の実施形態の変形例に係るゲートドライバにおけるコンタクトの配置を示す図である。 本発明の第４の実施形態に係るゲートドライバの詳細を示すブロック図である。 図２４に示すゲートドライバのレイアウトを示す模式図である。 ゲートドライバにおけるクロック信号の供給形態を示す図である。 特許文献１に開示されたゲート駆動部のレイアウト図である。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置は、電源１、ＤＣ／ＤＣコンバータ２、表示制御回路３、ゲートドライバ（走査信号線駆動回路）４、ソースドライバ（映像信号線駆動回路）５、共通電極駆動回路６、および、表示部７を備えたアクティブマトリクス型の表示装置である。典型的には、ゲートドライバ４と表示部７は、同一基板上にモノリシックに形成される。本実施形態に係る液晶表示装置は、ゲートドライバ４に含まれるシフトレジスタの構成に特徴がある。以下、ｍは偶数、ｎは２以上の整数、ｍ＝２ａとする。
表示部７は、ｍ本のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍ、ｎ本のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎ、および、これら信号線の交差点に対応して設けられた（ｍ×ｎ）個の画素形成部を含んでいる。（ｍ×ｎ）個の画素形成部は、マトリクス状に配置されて画素アレイを構成する。各画素形成部は、スイッチング素子である薄膜トランジスタ８、画素電極、共通電極Ｅｃ、および、液晶層を含んでいる。薄膜トランジスタ８のゲート端子は対応する交差点を通過するゲートバスラインに接続され、ソース端子は当該交差点を通過するソースバスラインに接続され、ドレイン端子は画素電極に接続される。共通電極Ｅｃは、（ｍ×ｎ）個の画素形成部に共通的に設けられた対向電極である。液晶層は、画素電極と共通電極Ｅｃの間に挟持される。画素電極と共通電極Ｅｃで形成される液晶容量により、画素容量Ｃｐが構成される。なお、多くの液晶表示装置では、画素容量Ｃｐに電圧を確実に保持するために、液晶容量と並列に補助容量が設けられる。補助容量は本発明と直接に関係しないので、その説明および図示を省略する。
電源１は、ＤＣ／ＤＣコンバータ２、表示制御回路３および共通電極駆動回路６に対して、所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ２は、電源１から供給された電源電圧に基づき所定の直流電圧を生成し、ゲートドライバ４とソースドライバ５に供給する。共通電極駆動回路６は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
表示制御回路３は、外部から与えられた画像信号ＤＡＴおよびタイミング信号群ＴＧ（水平同期信号や垂直同期信号などを含む）を受け取り、デジタル映像信号ＤＶ、および、表示部７における画像表示を制御するための制御信号を出力する。表示制御回路３から出力される制御信号には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、第１のゲートスタートパルス信号ＧＳＰ＿Ｏ、第２のゲートスタートパルス信号ＧＳＰ＿Ｅ、第１のゲートエンドパルス信号ＧＥＰ＿Ｏ、第２のゲートエンドパルス信号ＧＥＰ＿Ｅ、および、ゲートクロック信号ＧＣＫが含まれる。ゲートクロック信号ＧＣＫには、４相のクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂ（以下、第１〜第４ゲートクロック信号という）が含まれる。
ゲートドライバ４は、表示制御回路３から出力された第１のゲートスタートパルス信号ＧＳＰ＿Ｏ、第２のゲートスタートパルス信号ＧＳＰ＿Ｅ、第１のゲートエンドパルス信号ＧＥＰ＿Ｏ、第２のゲートエンドパルス信号ＧＥＰ＿Ｅ、および、ゲートクロック信号ＧＣＫを受け取る。ゲートドライバ４は、これらの信号に基づき、ゲートバスラインＧＬ１〜ＧＬｍにアクティブな走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）を順次に印加する動作を１垂直走査期間を周期として繰り返し行う。
ソースドライバ５は、表示制御回路３から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、および、ラッチストローブ信号ＬＳを受け取る。ソースドライバ５は、これらの信号に基づき、ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号Ｓ（１）〜Ｓ（ｎ）を印加する。
ゲートバスラインＧＬ１〜ＧＬｍに順次にアクティブな走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）を印加し、ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号Ｓ（１）〜Ｓ（ｎ）を印加することにより、外部から与えられた画像信号ＤＡＴに基づく画像が表示部７に表示される。
図２は、ゲートドライバ４の概略構成を示すブロック図である。図２に示すように、ゲートドライバ４は、複数段のシフトレジスタ１０を備えている。表示部７にはｍ行×ｎ列の画素マトリクスが形成され、シフトレジスタ１０の各段は画素マトリクスの各行と１対１に対応するように設けられる。シフトレジスタ１０の各段は、双安定回路１１である。双安定回路１１は、２つの状態を有し、任意の時点でいずれか一方の状態になっており、当該状態を示す信号（以下、状態信号という）を出力する。このようにシフトレジスタ１０は、ｍ（＝２ａ）個の双安定回路１１で構成されている。
図３は、ゲートドライバ４の詳細を示すブロック図である。図３に示すように、ゲートドライバ４は、ｍ個の双安定回路１１を含むシフトレジスタ１０、および、クロック信号用幹配線を含む幹配線を備えている。図３では、シフトレジスタ１０は、ｍ個の双安定回路１１を縦方向に並べて配置することにより構成される。また、シフトレジスタ１０は表示部７に左側に配置され、シフトレジスタ１０の左側には第１〜第４ゲートクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂ用の幹配線、低電位の直流電圧ＶＳＳ用の幹配線、および、クリア信号ＣＬＲ用の幹配線が配置される。
双安定回路１１には４相のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ（以下、第１〜第４クロックという）、セット信号Ｓ、リセット信号Ｒ、クリア信号ＣＬＲ、および、低電位の直流電圧ＶＳＳが入力され、双安定回路１１からは状態信号Ｑが出力される。これに加えて、双安定回路１１からは、入力された第２クロックＣＫＢが、シフトレジスタの近傍段（隣接段を含む）のクロック信号として近傍段（隣接段を含む）に出力される。
シフトレジスタ１０の各段（双安定回路１１）には、以下の信号が与えられる。低電位の直流電圧ＶＳＳとクリア信号ＣＬＲは、すべての段に共通的に与えられる。ｋを１以上所定以下の整数としたとき、（４ｋ−３）段目の双安定回路には、第１クロックＣＫＡとして第１ゲートクロック信号ＣＫ１が与えられ、第２クロックＣＫＢとして第２ゲートクロック信号ＣＫ１Ｂが与えられる。（４ｋ−２）段目の双安定回路には、第１クロックＣＫＡとして第３ゲートクロック信号ＣＫ２が与えられ、第２クロックＣＫＢとして第４ゲートクロック信号ＣＫ２Ｂが与えられる。（４ｋ−１）段目の双安定回路には、第１クロックＣＫＡとして第２ゲートクロック信号ＣＫ１Ｂが与えられ、第２クロックＣＫＢとして第１ゲートクロック信号ＣＫ１が与えられる。４ｋ段目の双安定回路には、第１クロックＣＫＡとして第４ゲートクロック信号ＣＫ２Ｂが与えられ、第２クロックＣＫＢとして第３ゲートクロック信号ＣＫ２が与えられる。シフトレジスタ１０の各段は、低電位の直流電圧ＶＳＳ、クリア信号ＣＬＲ、第１クロックＣＫＡ、および、第２クロックＣＫＢを幹配線から受け取る。
ｍ段目（最終段）の双安定回路には、第３クロックＣＫＣとして、第１ゲートクロック信号ＣＫ１（ａが奇数の場合）または第２ゲートクロック信号ＣＫ１Ｂ（ａが偶数の場合）が幹配線から与えられる。なお、図３はａが奇数の場合を示す。ｍ段目以外の双安定回路には、第３クロックＣＫＣとして、次段から出力された第２クロックＣＫＢが与えられる。１段目（初段）の双安定回路には、第４クロックＣＫＤとして、第３ゲートクロック信号ＣＫ２が幹配線から与えられる。１段目以外の双安定回路には、第４クロックＣＫＤとして、前段から出力された第２クロックＣＫＢが与えられる。
１段目の双安定回路には、セット信号Ｓとして、第１のゲートスタートパルス信号ＧＳＰ＿Ｏが与えられる。２段目の双安定回路には、セット信号Ｓとして、第２のゲートスタートパルス信号ＧＳＰ＿Ｅが与えられる。１段目および２段目以外の双安定回路には、セット信号Ｓとして、２つ前の段から出力された状態信号Ｑが与えられる。ｍ段目の双安定回路には、リセット信号Ｒとして、第２のゲートエンドパルス信号ＧＥＰ＿Ｅが与えられる。（ｍ−１）段目の双安定回路には、リセット信号Ｒとして、第１のゲートエンドパルス信号ＧＥＰ＿Ｏが与えられる。（ｍ−１）段目およびｍ段目以外の双安定回路には、リセット信号Ｒとして、２つ後の段から出力された状態信号Ｑが与えられる。
図４は、双安定回路１１の回路図である。双安定回路１１は、図４に示すように、１０個の薄膜トランジスタＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、ＭＤ、および、キャパシタＣＡＰ１を含んでいる。薄膜トランジスタＭＢのソース端子、薄膜トランジスタＭＡ、ＭＥ、ＭＬのドレイン端子、薄膜トランジスタＭＪ、ＭＩのゲート端子、および、キャパシタＣＡＰ１の一端は、同じノード（以下、第１ノードＮ１という）に接続される。薄膜トランジスタＭＪ、ＭＫのドレイン端子、薄膜トランジスタＭＦのソース端子、および、薄膜トランジスタＭＥのゲート端子は、同じノード（以下、第２ノードＮ２という）に接続される。
双安定回路１１に含まれる各構成要素は、以下の機能を有する。薄膜トランジスタＭＡは、クリア信号ＣＬＲがハイレベルである間、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＢは、セット信号Ｓがハイレベルである間、第１ノードＮ１の電位をハイレベルにする。薄膜トランジスタＭＩは、第１ノードＮ１の電位がハイレベルである間、第１クロックＣＫＡの電位を出力端子Ｑに与える。双安定回路１１の出力端子Ｑは対応するゲートバスラインに接続され、第１クロックＣＫＡは幹配線から与えられる。薄膜トランジスタＭＩは、対応するゲートバスラインをクロック信号用幹配線から受け取ったクロック信号に基づき充電する充電制御スイッチング素子として機能する。
薄膜トランジスタＭＦは、第３クロックＣＫＣがハイレベルである間、第２ノードＮ２の電位をハイレベルにする。薄膜トランジスタＭＪは、第１ノードＮ１の電位がハイレベルである間、第２ノードＮ２の電位をローレベルにする。対応するゲートバスラインの選択期間において第２ノードＮ２の電位がハイレベルになると、薄膜トランジスタＭＥがオン状態になり、第１ノードＮ１の電位が低下し、薄膜トランジスタＭＩがオフ状態になる。薄膜トランジスタＭＪは、この現象を防止するために設けられている。
薄膜トランジスタＭＫは、第４クロックＣＫＤがハイレベルである間、第２ノードＮ２の電位をローレベルにする。薄膜トランジスタＭＫを設けなければ、対応するゲートバスラインの選択期間以外では第２ノードＮ２の電位が常にハイレベルになり、薄膜トランジスタＭＥにバイアス電圧がかかり続ける。この状態が続くと、薄膜トランジスタＭＥの閾値電圧が上昇し、薄膜トランジスタＭＥはスイッチとして充分に機能しなくなる。薄膜トランジスタＭＫは、この現象を防止するために設けられている。
薄膜トランジスタＭＥは、第２ノードＮ２の電位がハイレベルである間、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＬは、リセット信号Ｒがハイレベルである間、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＮは、リセット信号Ｒがハイレベルである間、出力端子Ｑの電位をローレベルにする。薄膜トランジスタＭＤは、第２クロックＣＫＢがハイレベルである間、出力端子Ｑの電位をローレベルにする。キャパシタＣＡＰ１は、対応するゲートバスラインの選択期間において第１ノードＮ１の電位をハイレベルに維持する補償容量として機能する。
図５は、ゲートドライバ４に入力されるゲートクロック信号のタイミングチャートである。図６は、双安定回路１１の電位の変化を示すタイミングチャートである。図７は、ゲートドライバ４から出力される走査信号のタイミングチャートである。以下、図５〜図７を参照して、双安定回路１１、および、これを含むシフトレジスタ１０の動作を説明する。
図５に示すように、第１〜第４ゲートクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂの電位は、いずれも、１水平走査期間おきにハイレベルになる。第１ゲートクロック信号ＣＫ１の位相と第２ゲートクロック信号ＣＫ１Ｂの位相は互いに１８０度（１水平走査期間に相当する期間）ずれており、第３ゲートクロック信号ＣＫ２の位相と第４ゲートクロック信号ＣＫ２Ｂの位相も互いに１８０度ずれている。第３ゲートクロック信号ＣＫ２の位相は、第１ゲートクロック信号ＣＫ１の位相よりも９０度遅れている。
液晶表示装置の動作中、双安定回路１１に与えられる第１〜第４クロックＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤは、図６に示すように変化する。時刻ｔ０において、セット信号Ｓがハイレベルに変化する。薄膜トランジスタＭＢはダイオード接続されているので、セット信号Ｓがハイレベルになると、第１ノードＮ１はハイレベルにプリチャージされる。このとき、薄膜トランジスタＭＪはオン状態になるので、第２ノードＮ２の電位はローレベルになる。また、この時点でリセット信号Ｒはローレベルである。したがって、薄膜トランジスタＭＥ、ＭＬはオフ状態である。よって、プリチャージされた第１ノードＮ１の電位は、後述する時刻ｔ２までハイレベルを保つ。
時刻ｔ１において、第１クロックＣＫＡがローレベルからハイレベルに変化する。薄膜トランジスタＭＩのソース端子には第１クロックＣＫＡが与えられ、薄膜トランジスタＭＩのゲート−ソース間には寄生容量（図示せず）が存在する。このため、薄膜トランジスタＭＩのソース電位が上昇すると、薄膜トランジスタＭＩのゲート電位も上昇する（すなわち、第１ノードＮ１がブートストラップされる）。この結果、薄膜トランジスタＭＩは、ゲート端子に充分に高い電圧が印加された状態（オン状態）になる。時刻ｔ１から時刻ｔ２までの間、第１クロックＣＫＡはハイレベルになるので、状態信号Ｑも同じ期間でハイレベルになる。これにより、出力端子Ｑに接続されたゲートバスラインが選択状態になり、当該ゲートバスラインに接続された複数の画素形成部において画素容量Ｃｐに対する映像信号の書き込みが行われる。
時刻ｔ２において、第１クロックＣＫＡはハイレベルからローレベルに変化し、第２クロックＣＫＢとリセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭＤ、ＭＬ、ＭＮはオン状態になる。薄膜トランジスタＭＤ、ＭＮがオン状態になると、状態信号Ｑはローレベルになる。薄膜トランジスタＭＬがオン状態になると、第１ノードＮ１の電位はローレベルになる。この結果、状態信号Ｑは、セット信号Ｓがハイレベルになってからリセット信号Ｒがハイレベルになるまでの間で、第１クロックＣＫＡがハイレベルであるときにハイレベルになる。
図３に示すようにｍ個の双安定回路１１を接続し、図５に示すように第１〜第４ゲートクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂを変化させ、さらに、第１のゲートスタートパルス信号ＧＳＰ＿Ｏ、第２のゲートスタートパルス信号ＧＳＰ＿Ｅ、第１のゲートエンドパルス信号ＧＥＰ＿Ｏ、および、第２のゲートエンドパルス信号ＧＥＰ＿Ｅを所定のタイミングで１水平走査期間だけハイレベルに制御する。これにより、奇数段目の双安定回路は、第１のゲートスタートパルス信号ＧＳＰ＿Ｏに含まれるパルスを１段目から（ｍ−１）段目まで順次に転送する。同様に、偶数段目の双安定回路は、第２のゲートスタートパルス信号ＧＳＰ＿Ｅに含まれるパルスを２段目からｍ段目まで順次に転送する。したがって、シフトレジスタ１０の各段から出力される状態信号Ｑは、順次にハイレベルになる。状態信号Ｑは、走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）として、ゲートバスラインＧＬ１〜ＧＬｍにそれぞれ与えられる。これにより、図７に示すように、１水平走査期間ずつ順次にハイレベルになる走査信号Ｇｏｕｔ（１）〜Ｇｏｕｔ（ｍ）が、表示部７に配設されたゲートバスラインＧＬ１〜ＧＬｍに与えられる。
図８は、ゲートドライバ４のレイアウトを示す模式図である。以下、レイアウトを示す模式図において、幅のある直線および折れ線は配線を表し、配線が交差する箇所に設けられた小さな長方形はコンタクトを表す。図８に示す３つの双安定回路には、薄膜トランジスタＭＩに与えられる第１クロックＣＫＡ、薄膜トランジスタＭＤ（図示せず）を制御するための第２クロックＣＫＢ、薄膜トランジスタＭＦを制御するための第３クロックＣＫＣ、および、薄膜トランジスタＭＫを制御するための第４クロックＣＫＤを与える必要がある。
図８に示す３つの双安定回路には、それぞれ、コンタクト１１５、１２５、１３５が設けられる。（４ｋ−２）段目の双安定回路には、第１クロックＣＫＡ用の配線１２１、第２クロックＣＫＢ用の配線１２２、第３クロックＣＫＣ用の配線１２３、および、第４クロックＣＫＤ用の配線１２４が設けられる。第１クロックＣＫＡ用の配線１２１は、コンタクト１２６を介して第３ゲートクロック信号ＣＫ２用の幹配線に接続される。第２クロックＣＫＢ用の配線１２２は、コンタクト１２７を介して第４ゲートクロック信号ＣＫ２Ｂ用の幹配線に接続される。第３クロックＣＫＣ用の配線１２３は、（４ｋ−１）段目の双安定回路内のコンタクト１３５を介して、（４ｋ−１）段目の双安定回路の第２クロックＣＫＢ用の配線１３２に接続される。配線１３２は、コンタクト１３７を介して第１ゲートクロック信号ＣＫ１用の幹配線に接続される。第４クロックＣＫＤ用の配線１２４は、（４ｋ−３）段目の双安定回路内のコンタクト１１５を介して、（４ｋ−３）段目の双安定回路の第２クロックＣＫＢ用の配線１１２に接続される。配線１１２は、コンタクト１１７を介して第２ゲートクロック信号ＣＫ１Ｂ用の幹配線に接続される。
さらに第２クロックＣＫＢ用の配線１２２は、（４ｋ−２）段目の双安定回路内のコンタクト１２５を介して、（４ｋ−３）段目の双安定回路の第３クロックＣＫＣ用の配線１１３、および、（４ｋ−１）段目の双安定回路の第４クロックＣＫＤ用の配線１３４に接続される。シフトレジスタ１０に含まれる他の双安定回路も、図８と同様の形態にレイアウトされる。このようにシフトレジスタ１０の各段は、４つのクロック信号のうち一部のクロック信号をクロック信号用幹配線から受け取り、残余のクロック信号（クロック信号用幹配線から受け取らないクロック信号）を前段または次段から受け取る。
ここで図３を参照すると、シフトレジスタ１０では、セット信号Ｓ、リセット信号Ｒおよび状態信号Ｑは、奇数段目同士または偶数段目同士で交換されている。したがって、シフトレジスタ１０は、奇数段目のみで構成された奇数段目シフトレジスタと、偶数段目のみで構成された偶数段目シフトレジスタとを含んでいると言える。また、奇数段目の前段および次段は偶数段目になり、偶数段目の前段および次段は奇数段目になる。したがって、奇数段目シフトレジスタの各段は残余のクロック信号を偶数段目シフトレジスタの隣接配置された段から受け取り、偶数段目シフトレジスタの各段は残余のクロック信号を奇数段目シフトレジスタの隣接配置された段から受け取ると言える。このようにシフトレジスタ１０の各段は、残余のクロック信号を他のシフトレジスタから（より詳細には、他のシフトレジスタの隣接配置された段から）受け取る。
また、第１クロックＣＫＡ用の配線１２１は、（４ｋ−３）段目の双安定回路の第３クロックＣＫＣ用の配線１１３、および、第４クロックＣＫＤ用の配線１２４と交差する。第２クロックＣＫＢ用の配線１２２は、第３クロックＣＫＣ用の配線１２３と交差する。このようにクロック信号用幹配線からの引き出し配線は、残余のクロック信号を他のシフトレジスタの隣接配置された段から受け取るためのクロック配線と交差する。
以上に示すように、本実施形態に係るゲートドライバ４は、複数のシフトレジスタ（奇数段目シフトレジスタと偶数段目シフトレジスタ）と、クロック信号用幹配線とを備えている。クロック信号用幹配線は、４つのクロック信号を伝達する４本の信号線からなり、シフトレジスタ１０を基準として表示部７の反対側に配設されている。奇数段目シフトレジスタは、複数段で構成され、初段に与えられたパルスを各段に与えられた４つのクロック信号に基づき順次にシフトし、奇数番目のゲートバスラインＧＬ１、ＧＬ３、…、ＧＬｍ−１を駆動する。偶数段目シフトレジスタは、奇数段目シフトレジスタと同様の構成を有し、偶数番目のゲートバスラインＧＬ２、ＧＬ４、…、ＧＬｍを駆動する。
シフトレジスタ１０の各段は、一部のクロック信号をクロック信号用幹配線から受け取り、残余のクロック信号を他のシフトレジスタの隣接配置された段から受け取る。残余のクロック信号（第３クロックＣＫＣと第４クロックＣＫＤ）の位相は、クロック信号用幹配線から充電制御スイッチング素子（薄膜トランジスタＭＩ）に与えられるクロック信号（第１クロックＣＫＡ）の位相から９０度ずれている。シフトレジスタ１０の各段は、クロック信号用幹配線から受け取ったクロック信号を他のシフトレジスタの前方段および後方段の両方に与えるためのコンタクト（例えば、コンタクト１２５）を含んでいる。
以下、本実施形態に係るゲートドライバ４、および、これを備えた液晶表示装置の効果を説明する。図９は、従来のゲートドライバのレイアウトを示す模式図である。従来のゲートドライバでは、シフトレジスタの各段は、動作に必要な４つのクロック信号をすべて幹配線から受け取る（図９を参照）。これに対して、本実施形態に係るゲートドライバ４では、シフトレジスタ１０の各段は、動作に必要な４つのクロック信号のうち一部のクロック信号をクロック信号用幹配線から受け取り、残余のクロック信号をゲートドライバ４に含まれる他のシフトレジスタから受け取る（図３および図８を参照）。このため、本実施形態では従来よりも、幹配線と双安定回路を接続する配線の本数が少なくなり、双安定回路内のクロック信号用の配線面積が小さくなる。したがって、本実施形態に係るゲートドライバ４、および、これを備えた液晶表示装置によれば、複数のシフトレジスタを含むゲートドライバを備えた表示装置において、双安定回路の面積を小さくし、パネルの額縁面積を小さくすることができる。
例えば、図１０Ａに示す双安定回路１４０では、幹配線からクロック信号を与えるための引き出し配線１４１が設けられ、素子１４３は位置Ｐ１に配置されている。双安定回路１４０において、他のシフトレジスタの隣接配置された段との間に配線１４２を設け、配線１４２を用いてクロック信号を受け取る構成を採用する（図１０Ｂを参照）。これにより、引き出し配線１４１は不要になり、素子１４３を位置Ｐ２に配置できるようになる。この結果、図１０Ｃに示すように、双安定回路１４０のレイアウト面積を小さくすることができる。したがって、図１１に示すように、額縁領域をゲートバスラインの伸延方向に長さＬだけ狭くすることができる。よって、額縁領域として使用できる領域が比較的狭いパネル（例えば、中小型のパネル）でも、ゲートドライバを容易に形成できるようになる。また、従来と同等の機能を有するゲートドライバを、従来よりも額縁領域が狭いパネルに形成することが可能になる。
また、図８では、（４ｋ−２）段目の双安定回路の第２クロックＣＫＢ用の配線１２２と（４ｋ−３）段目の双安定回路の第３クロックＣＫＣ用の配線１１３とを接続するためのコンタクト、および、配線１２２と（４ｋ−１）段目の双安定回路の第４クロックＣＫＤ用の配線１３４とを接続するためのコンタクトは、１つのコンタクト１２５で実現されている。このようにシフトレジスタ１０の各段に、クロック信号用幹配線から受け取ったクロック信号を他のシフトレジスタの前方段および後方段の両方に与えるためのコンタクトを設けることにより、パネルの額縁面積をさらに小さくすることができる。
また、本実施形態では、クロック信号用幹配線に付随する負荷容量が、例えば従来の約２分の１になる。図１２および図１３を参照して、この点を説明する。図１２は、本実施形態に係るゲートドライバ４について、２個の双安定回路あたり１本の幹配線に付随する負荷容量を示す模式図である。図１３は、従来のゲートドライバについて、図１２と同じ内容を示す模式図である。幹配線と引き出し配線の交差部分の面積に基づき容量値Ｃ１を求めると、容量値Ｃ１は例えば９０ｆＦとなる。また、シフトレジスタ領域内のクロック配線同士の交差部分の面積に基づき容量値Ｃ２を求めると、容量値Ｃ２は例えば５ｆＦとなる。なお、一般に、幹配線の幅は、シフトレジスタ領域のクロック配線の幅の１０倍以上である。この例では、本実施形態に係る負荷容量は、従来の約２分の１になる。したがって、クロック信号による相互干渉を抑制し、クロック信号の波形鈍りを低減することができる。よって、シフトレジスタを構成する薄膜トランジスタのサイズを従来よりも小さくし、パネルの額縁面積を従来よりも小さくすることができる。
（第１の実施形態の変形例）
本実施形態については、以下の変形例を構成することができる。以上の説明では、シフトレジスタ１０の各段は、クロック信号用幹配線から受け取らないクロック信号を前段または次段から受け取ることとしたが、本発明はこれに限定されない。シフトレジスタの各段は、クロック信号用幹配線から受け取らないクロック信号を、シフトレジスタの前段および次段以外の段から受け取ってもよい。また、シフトレジスタの各段は、前段に与えられた第１クロックＣＫＡを第４クロックＣＫＤとして受け取ってもよく、次段に与えられた第１クロックＣＫＡを第３クロックＣＫＣとして受け取ってもよい。また、図４に示す双安定回路１１は、薄膜トランジスタＭＦに代えて、第３クロックＣＫＣ用の入力端子と第２ノードＮ２との間にキャパシタを含んでいてもよい。
また、以上の説明では、ゲートドライバ４を表示部７の片側に配置することとしたが、図１４に示すように、表示部７の両側にゲートドライバを配置してもよい。この構成によれば、１本のゲートバスラインを表示部７の両側から充電し、大型パネルにおける充電不足を解消することができる。
また、図４に示す双安定回路１１では、第１ノードＮ１がブートストラップされている間、薄膜トランジスタＭＬ、ＭＥ（または、薄膜トランジスタＭＬ、ＭＥ、ＭＢ）のソース−ドレイン間に高電圧が印加され、これらの薄膜トランジスタにリーク電流が流れ、第１ノードＮ１の電位が変動することが問題になることがある。そこで、この問題を解決するために、第１ノードＮ１にドレイン電極またはソース電極が接続された薄膜トランジスタをマルチチャネルＴＦＴで構成してもよい。例えば、薄膜トランジスタＭＬ、ＭＥをマルチチャネルＴＦＴ（ＭＬ２、ＭＥ２）で構成すると、図１５に示す双安定回路１２が得られる。双安定回路１２によれば、薄膜トランジスタＭＬ、ＭＥにリーク電流が流れ、第１ノードＮ１の電位が低下することを防止することができる。マルチチャネルＴＦＴの使用は、オフ電流が比較的大きい微結晶シリコンを用いた回路などで効果的である。
以下、図１６Ａ〜図１６Ｃを参照して、マルチチャネルＴＦＴについて説明する。図１６ＡはマルチチャネルＴＦＴの平面図であり、図１６Ｂは図１６ＡのＡ−Ａ’線断面図であり、図１６ＣはマルチチャネルＴＦＴの等価回路図である。図１６Ａおよび図１６Ｂに示すマルチチャネルＴＦＴ１５０は、デュアルゲート構造（ダブルゲート構造）を有し、直列に接続された２個のＴＦＴ（図１６Ｃ）と電気的に等価である。
マルチチャネルＴＦＴ１５０は、基板（例えばガラス基板）１５１に支持された活性層１５４を有する。活性層１５４は、半導体層であり、微結晶シリコン（μｃ−Ｓｉ）膜を含む。活性層１５４は、チャネル領域１５４ｃ１、１５４ｃ２（以下、２つのチャネル領域という）、ソース領域１５４ｓ、ドレイン領域１５４ｄ、および、２つのチャネル領域間に形成された中間領域１５４ｍを有する。マルチチャネルＴＦＴ１５０は、コンタクト層１５６、電極層１５８、ゲート電極１５２、および、これらを覆う保護膜１５９をさらに有する。コンタクト層１５６は、ソース領域１５４ｓに接するソースコンタクト領域１５６ｓ、ドレイン領域１５４ｄに接するドレインコンタクト領域１５６ｄ、および、中間領域１５４ｍに接する中間コンタクト領域１５６ｍを有する。電極層１５８は、ソースコンタクト領域１５６ｓに接するソース電極１５８ｓ、ドレインコンタクト領域１５６ｄに接するドレイン電極１５８ｄ、および、中間コンタクト領域１５６ｍに接する中間電極１５８ｍを有する。ゲート電極１５２は、２つのチャネル領域および中間領域１５４ｍにゲート絶縁膜１５３を介して対向する。なお、中間電極１５８ｍはフローティング状態になる。
チャネル領域１５４ｃ１はソース領域１５４ｓと中間領域１５４ｍの間に形成され、チャネル領域１５４ｃ２はドレイン領域１５４ｄと中間領域１５４ｍとの間に形成される。２つのチャネル領域、ソース領域１５４ｓ、ドレイン領域１５４ｄ、および、中間領域１５４ｍは、１個の連続した活性層１５４に形成される。また、中間電極１５８ｍの、２つのチャネル領域間に存在する部分の全体が、中間領域１５４ｍおよびゲート絶縁膜１５３を介してゲート電極１５２と重なる。
マルチチャネルＴＦＴ１５０の活性層１５４は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜から形成されており、従来のアモルファスシリコンＴＦＴの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ（Chemical Vapor Deposition ）法を用いて形成できる。なお、微結晶シリコンを用いた回路に限定されず、アモルファスシリコンや酸化物半導体を用いた回路にも、マルチチャネルＴＦＴを適用することができる。
本発明の第２〜第４の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置とゲートドライバに含まれるシフトレジスタの構成が相違する。以下、第２〜第４の実施形態では、第１の実施形態との相違点を説明する。
（第２の実施形態）
図１７は、本発明の第２の実施形態に係るゲートドライバの詳細を示すブロック図である。本実施形態に係るゲートドライバは、奇数段目シフトレジスタおよび偶数段目シフトレジスタを含むシフトレジスタ２０と、クロック信号用幹配線を含む幹配線とを備えている。シフトレジスタ２０は、ｍ（＝２ａ）個の双安定回路１１、および、ダミー段として機能するダミー双安定回路２１、２２を含んでいる。ダミー双安定回路２１、２２は、スイッチング素子である薄膜トランジスタを含んでいない。ダミー双安定回路２１、２２は、シフトレジスタ２０の各段の構成要素のうち、クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含んでいる。
ダミー双安定回路２１は、シフトレジスタ２０の初段側に設けられる。ダミー双安定回路２１には、第２クロックＣＫＢとして、第３ゲートクロック信号ＣＫ２が幹配線から与えられる。ダミー双安定回路２１は、与えられた第２クロックＣＫＢをそのまま出力する。１段目の双安定回路には、第４クロックＣＫＤとして、ダミー双安定回路２１から出力された第２クロックＣＫＢが与えられる。
ダミー双安定回路２２は、シフトレジスタ２０の最終段側に設けられる。ダミー双安定回路２２には、第２クロックＣＫＢとして、第１ゲートクロック信号ＣＫ１（ａが奇数の場合）または第２ゲートクロック信号ＣＫ１Ｂ（ａが偶数の場合）が幹配線から与えられる。なお、図１７はａが奇数の場合を示す。ダミー双安定回路２２は、与えられた第２クロックＣＫＢをそのまま出力する。ｍ段目の双安定回路には、第３クロックＣＫＣとして、ダミー双安定回路２２から出力された第２クロックＣＫＢが与えられる。
なお、ここでは、シフトレジスタ２０の初段側と最終段側にダミー双安定回路を１つずつ設けることとしたが、シフトレジスタの動作に必要なクロック信号の数によっては、初段側と最終段側にそれぞれ複数のダミー双安定回路を設けてもよい。
図１８は、本実施形態に係るゲートドライバのレイアウトを示す模式図である。ダミー双安定回路２１、２２は、シフトレジスタ２０の各段（双安定回路１１）の構成要素のうち、クロック信号用幹配線から受け取った第２クロックＣＫＢの伝達に必要な構成要素だけを含む。ダミー双安定回路２１には、第２クロックＣＫＢ用の配線２１２とコンタクト２１５が設けられる。配線２１２は、コンタクト２１７を介して第３ゲートクロック信号ＣＫ２用の幹配線に接続されると共に、ダミー双安定回路２１内のコンタクト２１５を介して、１段目の双安定回路の第４クロックＣＫＤ用の配線２３４と接続される。ダミー双安定回路２２には、第２クロックＣＫＢ用の配線２２２とコンタクト２２５が設けられる。配線２２２は、コンタクト２２７を介して第１ゲートクロック信号ＣＫ１用の幹配線に接続されると共に、ダミー双安定回路２２内のコンタクト２２５を介して、ｍ段目の双安定回路の第３クロックＣＫＣ用の配線２４３と接続される。以上の点を除き、本実施形態に係るゲートドライバのレイアウトは、第１の実施形態と同じである。本実施形態でも、クロック信号用幹配線からの引き出し配線は、残余のクロック信号を他のシフトレジスタの隣接配置された段から受け取るためのクロック配線と交差する。
以上に示すように、本実施形態に係るゲートドライバは、複数のシフトレジスタ（奇数段目シフトレジスタと偶数段目シフトレジスタ）、および、クロック信号用幹配線を備えている。複数のシフトレジスタの中には、クロック信号用幹配線から受け取った第２クロックＣＫＢをそのまま初段に与えるダミー双安定回路２１を有するもの（奇数段目シフトレジスタ）と、クロック信号用幹配線から受け取った第２クロックＣＫＢをそのまま最終段に与えるダミー双安定回路２２を有するもの（偶数段目シフトレジスタ）とが含まれている。
したがって、本実施形態によれば、初段から最終段までのすべての双安定回路について回路構成が同じになり、寄生容量がほぼ等しくなるので、クロック信号の波形鈍りがほぼ同じになる。これにより、シフトレジスタを安定的に動作させることができる。
（第３の実施形態）
図１９は、本発明の第３の実施形態に係るゲートドライバの詳細を示すブロック図である。本実施形態に係るゲートドライバは、奇数段目シフトレジスタおよび偶数段目シフトレジスタを含むシフトレジスタ３０と、クロック信号用幹配線を含む幹配線とを備えている。シフトレジスタ３０は、ｍ（＝２ａ）個の双安定回路３１、および、ダミー双安定回路２１、２２を含んでいる。双安定回路３１は、第１の実施形態に係る双安定回路１１に、状態信号Ｑと同様に変化する信号Ｚを出力する機能を追加したものである。
図２０は、双安定回路３１の回路図である。双安定回路３１は、双安定回路１１に薄膜トランジスタＭＧを追加したものである。薄膜トランジスタＭＧは、第１ノードＮ１の電位がハイレベルである間、第１クロックＣＫＡを信号Ｚとして出力する。第１および第２の実施形態では、双安定回路１１から出力された状態信号Ｑが、セット信号Ｓおよびリセット信号Ｒとして使用される。これに対して本実施形態では、薄膜トランジスタＭＧで生成された信号Ｚが、セット信号Ｓおよびリセット信号Ｒとして使用される。
大型パネルでは、画素形成部の負荷が大きいため、状態信号Ｑに波形鈍りが生じやすい。波形鈍りが生じた状態信号Ｑをセット信号Ｓおよびリセット信号Ｒとして使用すると、シフトレジスタが誤動作することがある。本実施形態によれば、状態信号Ｑとは別個に生成した信号Ｚをセット信号Ｓおよびリセット信号Ｒとして使用することにより、状態信号Ｑの波形鈍りに起因するシフトレジスタの誤動作を防止することができる。
図２１は、参考例に係るゲートドライバの詳細を示すブロック図である。図２１に示すゲートドライバは、奇数段目シフトレジスタおよび偶数段目シフトレジスタを含むシフトレジスタ４０と、クロック信号用幹配線を含む幹配線とを備えている。シフトレジスタ４０は、ｍ（＝２ａ）個の双安定回路４１、および、２個のダミー双安定回路（図示せず）を含んでいる。図２２は、双安定回路４１の回路図である。双安定回路４１は、２つのクロック信号（第１クロックＣＫＡと第２クロックＣＫＢ）に基づき動作する。大型パネルでは、シフトレジスタの初段から最終段まで信号が伝達する間に、信号の遅延が生じやすい。そこで、図２１に示すように、奇数段目と偶数段目がそれぞれ異なるシフトレジスタを構成すればよい。これにより、１個のシフトレジスタに着目すると、シフトレジスタの段数が従来の２分の１になる。
図２１に示すゲートドライバでも、第１から第３の実施形態と同様に、１個の双安定回路の動作に必要なクロック信号の数（ここでは「２」）よりも、幹配線から双安定回路に与えるクロック信号の数（ここでは「１」）のほうが少ない。このように、幹配線からの引き出し配線の数を従来よりも減少させ、引き出し配線と幹配線の交差部分を従来よりも減らすことができる。これにより、信号の遅延を効果的に防止することができる。なお、図２１に示すゲートドライバについても第３の実施形態と同様に、セット信号Ｓおよびリセット信号Ｒとして使用される信号Ｚを生成する薄膜トランジスタを双安定回路に設けることにより、状態信号Ｑの波形鈍りに起因するシフトレジスタの誤動作を防止することができる。
なお、上記第１〜第３の実施形態では、ある段の双安定回路の第２クロックＣＫＢ用の配線（幹配線に接続されている）と前段の双安定回路の第３クロックＣＫＣ用の配線とを接続するためのコンタクト、および、当該段の双安定回路の第２クロックＣＫＢ用の配線と後段の双安定回路の第４クロックＣＫＤ用の配線とを接続するためのコンタクトは、１個のコンタクトで実現されている（図８を参照）。しかしながら、本発明はこれに限定されない。図２３に示すように、ある段の双安定回路の第２クロックＣＫＢ用の配線１６２と前段の双安定回路の第３クロックＣＫＣ用の配線１６３とを接続するためのコンタクト１６５、および、配線１６２と後段の双安定回路の第４クロックＣＫＤ用の配線１６４とを接続するためのコンタクト１６６を別個に設け、２つのコンタクト１６５、１６６を互い接する位置に配置して電気的に接続してもよい。これにより、２個のコンタクトを離れた位置に配置するよりも、コンタクト抵抗を小さくすることができる。
（第４の実施形態）
図２４は、本発明の第４の実施形態に係るゲートドライバの詳細を示すブロック図である。本実施形態に係るゲートドライバは、奇数段目シフトレジスタおよび偶数段目シフトレジスタを含むシフトレジスタ５０と、クロック信号用幹配線を含む幹配線とを備えている。シフトレジスタ５０は、ｍ（＝２ａ）個の双安定回路５１、および、ダミー段として機能するダミー双安定回路５２〜５４を含んでいる。
双安定回路５１は、第１の実施形態に係る双安定回路１１と同じ回路構成を有する（図４を参照）。ただし、双安定回路５１は、入力された第１クロックＣＫＡをシフトレジスタの近傍段（隣接段を含む）のクロック信号として近傍段（隣接段を含む）に出力する点で、入力された第２クロックＣＫＢをシフトレジスタの近傍段（隣接段を含む）のクロック信号として近傍段（隣接段を含む）に出力する双安定回路１１と相違する。ダミー双安定回路５２〜５４は、第２の実施形態に係るダミー双安定回路２１、２２と同様に、スイッチング素子である薄膜トランジスタを含まず、シフトレジスタ５０の各段（双安定回路５１）の構成要素のうち、クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含んでいる。
ダミー双安定回路５２は、シフトレジスタ２０の初段側に設けられる。ダミー双安定回路５２には、第１クロックＣＫＡとして、第４ゲートクロック信号ＣＫ２Ｂが幹配線から与えられる。ダミー双安定回路５３、５４は、シフトレジスタ５０の最終段側に設けられる。ダミー双安定回路５３には、第１クロックＣＫＡとして、第２ゲートクロック信号ＣＫ１Ｂ（ａが奇数の場合）または第１ゲートクロック信号ＣＫ１（ａが偶数の場合）が幹配線から与えられる。ダミー双安定回路５４には、第１クロックＣＫＡとして、第４ゲートクロック信号ＣＫ２Ｂ（ａが奇数の場合）または第３ゲートクロック信号ＣＫ２（ａが偶数の場合）が幹配線から与えられる。なお、図２４はａが奇数の場合を示す。ダミー双安定回路５２〜５４は、与えられた第１クロックＣＫＡをそのまま出力する。
シフトレジスタ５０の段（双安定回路５１）には、以下の信号が与えられる。低電位の直流電圧ＶＳＳとクリア信号ＣＬＲは、すべての段に共通的に与えられる。ｋを１以上所定以下の整数としたとき、（４ｋ−３）段目の双安定回路には、第１クロックＣＫＡとして第１ゲートクロック信号ＣＫ１が与えられる。（４ｋ−２）段目の双安定回路には、第１クロックＣＫＡとして第３ゲートクロック信号ＣＫ２が与えられる。（４ｋ−１）段目の双安定回路には、第１クロックＣＫＡとして第２ゲートクロック信号ＣＫ１Ｂが与えられる。４ｋ段目の双安定回路には、第１クロックＣＫＡとして第４ゲートクロック信号ＣＫ２Ｂが与えられる。シフトレジスタ５０の各段は、低電位の直流電圧ＶＳＳ、クリア信号ＣＬＲ、および、第１クロックＣＫＡを幹配線から受け取る。
１段目（初段）の双安定回路には、第３クロックＣＫＣとして、ダミー双安定回路５２から出力された第１クロックＣＫＡが与えられる。１段目以外の双安定回路には、第３クロックＣＫＣとして、前段から出力された第１クロックＣＫＡが与えられる。ｍ段目（最終段）の双安定回路には、第４クロックＣＫＤとして、ダミー双安定回路５３から出力された第１クロックＣＫＡが与えられる。ｍ段目以外の双安定回路には、第４クロックＣＫＤとして、次段から出力された第１クロックＣＫＡが与えられる。
ｍ段目の双安定回路には、第２クロックＣＫＢとして、ダミー双安定回路５４から出力された第１クロックＣＫＡが与えられる。（ｍ−１）段目の双安定回路には、第２クロックＣＫＢとして、ダミー双安定回路５３から出力された第１クロックＣＫＡが与えられる。（ｍ−１）段目およびｍ段目以外の双安定回路には、第２クロックＣＫＢとして、２つ後の段から出力された第１クロックＣＫＡが与えられる。
図２５は、本実施形態に係るゲートドライバのレイアウトを示す模式図である。図２５に示す４つの双安定回路には、薄膜トランジスタＭＩに与えられる第１クロックＣＫＡ、薄膜トランジスタＭＤを制御するための第２クロックＣＫＢ、薄膜トランジスタＭＦを制御するための第３クロックＣＫＣ、および、薄膜トランジスタＭＫを制御するための第４クロックＣＫＤを与える必要がある。
図２５に示す（４ｋ−２）段目の双安定回路には、第１クロックＣＫＡ用の配線５２１、第２クロックＣＫＢ用の配線５２２、第３クロックＣＫＣ用の配線５２３、および、第４クロックＣＫＤ用の配線５２４、および、コンタクト５２５、５２６が設けられる。第１クロックＣＫＡ用の配線５２１は、コンタクト５２７を介して第３ゲートクロック信号ＣＫ２用の幹配線に接続される。第２クロックＣＫＢ用の配線５２２は、４ｋ段目の双安定回路に設けられたコンタクト５４６を介して、４ｋ段目の双安定回路の第１クロックＣＫＡ用の配線５４１に接続される。配線５４１は、コンタクト５４７を介して第４ゲートクロック信号ＣＫ２Ｂ用の幹配線に接続される。第３クロックＣＫＣ用の配線５２３は、（４ｋ−３）段目の双安定回路に設けられたコンタクト５１５を介して、（４ｋ−３）段目の双安定回路の第１クロックＣＫＡ用の配線５１１に接続される。配線５１１は、コンタクト５１７を介して第１ゲートクロック信号ＣＫ１用の幹配線に接続される。第４クロックＣＫＤ用の配線５２４は、（４ｋ−１）段目の双安定回路に設けられたコンタクト５３５を介して、（４ｋ−１）段目の双安定回路の第１クロックＣＫＡ用の配線５３１に接続される。配線５３１は、コンタクト５３７を介して第２ゲートクロック信号ＣＫ１Ｂ用の幹配線に接続される。
さらに第１クロックＣＫＡ用の配線５２１は、（４ｋ−２）段目の双安定回路内のコンタクト５２５を介して、（４ｋ−１）段目の双安定回路の第３クロックＣＫＣ用の配線５３３、および、（４ｋ−３）段目の双安定回路の第４クロックＣＫＤ用の配線５１４に接続される。また、配線５２１は、（４ｋ−２）段目の双安定回路内のコンタクト５２６を介して、（４ｋ−４）段目の双安定回路の第２クロックＣＫＢ用の配線（図示せず）に接続される。シフトレジスタ５０に含まれる他の双安定回路も、図２５と同様の形態にレイアウトされる。このようにシフトレジスタ５０の各段は、４つのクロック信号のうち一部のクロック信号をクロック信号用幹配線から受け取り、他の一部のクロック信号を前段または次段から受け取り、残余のクロック信号を２つ後の段から受け取る。
第１の実施形態と同様に、シフトレジスタ５０は奇数段目シフトレジスタと偶数段目シフトレジスタを含み、奇数段目の前段および次段は偶数段目になり、偶数段目の前段および次段は奇数段目になる。また、奇数段目の２つ後の段は奇数段目になり、偶数段目の２つ後の段は偶数段目になる。したがって、シフトレジスタ５０の各段は、４つのクロック信号のうち一部のクロック信号をクロック信号用幹配線から受け取り、他の一部のクロック信号を他のシフトレジスタから（より詳細には、他のシフトレジスタの隣接配置された段から）受け取り、残余のクロック信号を同じシフトレジスタから（より詳細には、同じシフトレジスタの次段から）受け取ると言える。
また、（４ｋ−１）段目の双安定回路の第１クロックＣＫＡ用の配線５３１は、（４ｋ−１）段目の双安定回路の第３クロックＣＫＣ用の配線５３３、および、（４ｋ−２）段目の第２クロックＣＫＢ用の配線５２２と交差する。このようにクロック信号用幹配線からの引き出し配線は、他の一部のクロック信号を他のシフトレジスタの隣接配置された段から受け取るためのクロック配線、および、残余のクロック信号を同じシフトレジスタの次段から受け取るためのクロック配線と交差する。
以上に示すように、本実施形態に係るゲートドライバでは、シフトレジスタ５０の各段は、一部のクロック信号をクロック信号用幹配線から受け取り、他の一部のクロック信号を他のシフトレジスタの隣接配置された段から受け取り、残余のクロック信号を同じシフトレジスタの次段から受け取る。クロック信号用幹配線から充電制御スイッチング素子（薄膜トランジスタＭＩ）に与えられるクロック信号（第１クロックＣＫＡ）の位相から、他の一部のクロック信号（第３クロックＣＫＣと第４クロックＣＫＤ）の位相は９０度ずれており、残余のクロック信号（第２クロックＣＫＢ）の位相は１８０度ずれている。シフトレジスタ５０の各段は、クロック信号用幹配線から受け取ったクロック信号を他のシフトレジスタの前方段、他のシフトレジスタの後方段の両方に与えるためコンタクト（例えば、コンタクト５２５）を含んでいる。
本実施形態に係るゲートドライバ、および、これを備えた液晶表示装置によれば、第１の実施形態と同様の効果が得られる。本実施形態についても、第１の実施形態と同様の変形例を構成することができる。また、本実施形態では、シフトレジスタ５０の各段は、クロック信号用幹配線から受け取ったクロック信号を他のシフトレジスタの前方段、他のシフトレジスタの後方段、および、同じシフトレジスタの他段のうち、少なくとも２つに与えるためのコンタクト（例えば、コンタクト５２５）を含んでいてもよい。あるいは、シフトレジスタ５０の各段は、クロック信号用幹配線から受け取ったクロック信号を他のシフトレジスタの前方段に与えるためのコンタクトと、当該クロック信号を他のシフトレジスタの後方段に与えるためのコンタクトと、当該クロック信号を同じシフトレジスタの他段に与えるためのコンタクトとを別個に含み、これら３つのコンタクトのうち少なくとも２つが互いに接する位置に配置されて電気的に接続されることとしてもよい。また、本実施形態では、シフトレジスタ５０の各段は、残余のクロック信号を同じシフトレジスタの次段から受け取ることとしたが、残余のクロック信号を同じシフトレジスタの前段から受け取ってもよい。
なお、ここまで本発明を適用した表示装置の例として液晶表示装置について説明してきたが、本発明はこれに限定されない。本発明は、有機ＥＬ（Electro Luminescence）表示装置など、液晶表示装置以外の表示装置にも適用することができる。
本発明の走査信号線駆動回路は、シフトレジスタ用のレイアウト面積を小さくし、パネルの額縁面積を小さくすることができるという効果を奏するので、液晶表示装置や有機ＥＬ表示装置など、各種の表示装置に利用することができる。
１…電源
２…ＤＣ／ＤＣコンバータ
３…表示制御回路
４…ゲートドライバ（走査信号線駆動回路）
５…ソースドライバ（映像信号線駆動回路）
６…共通電極駆動回路
７…表示部
８…薄膜トランジスタ
１０、２０、３０、４０、５０…シフトレジスタ
１１、１２、３１、４１、５１…双安定回路
２１、２２、５２〜５４…ダミー双安定回路
ＧＬ１〜ＧＬｍ…ゲートバスライン（走査信号線）
ＳＬ１〜ＳＬｎ…ソースバスライン（映像信号線）
ＭＡ、ＭＢ、ＭＤ、ＭＥ、ＭＦ、ＭＧ、ＭＩ、ＭＪ、ＭＫ、ＭＬ、ＭＮ…薄膜トランジスタ
ＧＥＰ＿Ｏ…第１のゲートエンドパルス信号
ＧＥＰ＿Ｅ…第２のゲートエンドパルス信号
ＧＳＰ＿Ｏ…第１のゲートスタートパルス信号
ＧＳＰ＿Ｅ…第２のゲートスタートパルス信号
ＧＣＫ…ゲートクロック信号
ＣＫ１…第１ゲートクロック信号
ＣＫ１Ｂ…第２ゲートクロック信号
ＣＫ２…第３ゲートクロック信号
ＣＫ２Ｂ…第４ゲートクロック信号
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
ＣＫＣ…第３クロック
ＣＫＤ…第４クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号

Claims (20)

  1. 表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
    それぞれが複数段で構成され、初段に与えられたパルスを各段に与えられた複数のクロック信号に基づき順次にシフトし、前記走査信号線を駆動する複数のシフトレジスタと、
    前記クロック信号を伝達する複数の信号線からなり、前記シフトレジスタを基準として前記表示部の反対側に配設されたクロック信号用幹配線とを備え、
    前記複数のシフトレジスタは、前記表示部の一の側に配置され、
    前記複数のシフトレジスタは、奇数段目のみで構成された奇数段目シフトレジスタと、偶数段目のみで構成された偶数段目シフトレジスタとを含み、
    前記シフトレジスタの各段は、一部のクロック信号を前記クロック信号用幹配線から受け取り、残余のクロック信号を他のシフトレジスタから受け取ることを特徴とする、走査信号線駆動回路。
  2. 前記シフトレジスタの各段は、４つのクロック信号に基づき動作することを特徴とする、請求項１に記載の走査信号線駆動回路。
  3. 前記シフトレジスタの各段は、他のシフトレジスタの隣接配置された段から前記残余のクロック信号を受け取ることを特徴とする、請求項１に記載の走査信号線駆動回路。
  4. 前記シフトレジスタの各段は、対応する走査信号線を前記クロック信号用幹配線から受け取ったクロック信号に基づき充電する充電制御スイッチング素子を含み、
    前記残余のクロック信号の位相は、前記充電制御スイッチング素子に与えられるクロック信号の位相から９０度ずれていることを特徴とする、請求項１に記載の走査信号線駆動回路。
  5. 前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段および後方段の両方に与えるためのコンタクトを含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
  6. 前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段に与えるためのコンタクトと、前記一部のクロック信号を他のシフトレジスタの後方段に与えるためのコンタクトとを含み、前記２つのコンタクトは互いに接する位置に配置されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
  7. 前記シフトレジスタの中に、前記クロック信号用幹配線から受け取ったクロック信号をそのまま初段に与えるダミー段を有するものと、前記クロック信号用幹配線から受け取ったクロック信号をそのまま最終段に与えるダミー段を有するものとが含まれていることを特徴とする、請求項１に記載の走査信号線駆動回路。
  8. 前記ダミー段は、前記シフトレジスタの各段の構成要素のうち、前記クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含むことを特徴とする、請求項７に記載の走査信号線駆動回路。
  9. 前記シフトレジスタの各段は、前記充電制御スイッチング素子のゲート端子にドレイン電極またはソース電極が接続された薄膜トランジスタをさらに含み、
    前記薄膜トランジスタは、マルチチャネル薄膜トランジスタであり、かつ、酸化物半導体で形成されていることを特徴とする、請求項４に記載の走査信号線駆動回路。
  10. 複数の走査信号線を含む表示部と、請求項１〜９のいずれかに記載の走査信号線駆動回路とを備えた、表示装置。
  11. 表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
    それぞれが複数段で構成され、初段に与えられたパルスを各段に与えられた複数のクロック信号に基づき順次にシフトし、前記走査信号線を駆動する複数のシフトレジスタと、
    前記クロック信号を伝達する複数の信号線からなり、前記シフトレジスタを基準として前記表示部の反対側に配設されたクロック信号用幹配線とを備え、
    前記複数のシフトレジスタは、前記表示部の一の側に配置され、
    前記複数のシフトレジスタは、奇数段目のみで構成された奇数段目シフトレジスタと、偶数段目のみで構成された偶数段目シフトレジスタとを含み、
    前記シフトレジスタの各段は、一部のクロック信号を前記クロック信号用幹配線から受け取り、他の一部のクロック信号を他のシフトレジスタから受け取り、残余のクロック信号を同じシフトレジスタの他段から受け取ることを特徴とする、走査信号線駆動回路。

  12. 前記シフトレジスタの各段は、４つのクロック信号に基づき動作することを特徴とする、請求項１１に記載の走査信号線駆動回路。
  13. 前記シフトレジスタの各段は、他のシフトレジスタの隣接配置された段から前記他の一部のクロック信号を受け取り、同じシフトレジスタの前段または次段から前記残余のクロック信号を受け取ることを特徴とする、請求項１１に記載の走査信号線駆動回路。
  14. 前記シフトレジスタの各段は、対応する走査信号線を前記クロック信号用幹配線から受け取ったクロック信号に基づき充電する充電制御スイッチング素子を含み、
    前記充電制御スイッチング素子に与えられるクロック信号の位相から、前記他の一部のクロック信号の位相は９０度ずれており、前記残余のクロック信号の位相は１８０度ずれていることを特徴とする、請求項１１に記載の走査信号線駆動回路。
  15. 前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段、他のシフトレジスタの後方段、および、同じシフトレジスタの他段のうち、少なくとも２つに与えるためのコンタクトを含むことを特徴とする、請求項１１に記載の走査信号線駆動回路。
  16. 前記シフトレジスタの各段は、前記一部のクロック信号を他のシフトレジスタの前方段に与えるためのコンタクトと、前記一部のクロック信号を他のシフトレジスタの後方段に与えるためのコンタクトと、前記一部のクロック信号を同じシフトレジスタの他段に与えるためのコンタクトとを含み、前記３つのコンタクトのうち少なくとも２つは互いに接する位置に配置されていることを特徴とする、請求項１１に記載の走査信号線駆動回路。
  17. 前記シフトレジスタの中に、前記クロック信号用幹配線から受け取ったクロック信号をそのまま初段に与えるダミー段を有するものと、前記クロック信号用幹配線から受け取ったクロック信号をそのまま最終段に与えるダミー段を有するものとが含まれていることを特徴とする、請求項１１に記載の走査信号線駆動回路。
  18. 前記ダミー段は、前記シフトレジスタの各段の構成要素のうち、前記クロック信号用幹配線から受け取ったクロック信号の伝達に必要な構成要素だけを含むことを特徴とする、請求項１７に記載の走査信号線駆動回路。
  19. 前記シフトレジスタの各段は、前記充電制御スイッチング素子のゲート端子にドレイン電極またはソース電極が接続された薄膜トランジスタをさらに含み、
    前記薄膜トランジスタは、マルチチャネル薄膜トランジスタであり、かつ、酸化物半導体で形成されていることを特徴とする、請求項１４に記載の走査信号線駆動回路。
  20. 複数の走査信号線を含む表示部と、請求項１１〜１９のいずれかに記載の走査信号線駆動回路とを備えた、表示装置。
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