JP2004287448A - 駆動回路、アクティブマトリクスパネル、及び表示パネル - Google Patents

Abstract

【課題】 シフトレジスタの薄膜トランジスタの配置を最適化して、駆動回路側の単位セルを狭ピッチ化可能なアクティブマトリクスパネルを実現すること。
【解決手段】 アクティブマトリクスパネルのソース線駆動回路４０において、その単位シフトレジスタＡ１のクロックドインバータ３ａ，４ａを構成するＴＦＴは、薄膜トランジスタ形成領域３００ａ〜３００ｄに形成され、これらの薄膜トランジスタ形成領域は、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士が互いに近接している一方、それらの他方端側は互いに反対方向に位置している。このため、薄膜トランジスタは導電型毎に偏在し、かつ、単位シフトレジスタの形成ピッチＰ２が狭小化されている。
【選択図】 図５

Description

本発明は液晶表示パネルなどのアクティブマトリクスパネルに関し、特に、その駆動回路側の構造技術に関する。

液晶の配向状態などを利用して情報を表示するフラット型表示パネルのうち、アクティブマトリクス方式の液晶表示パネルにおいては、その全体構成を図１３にブロック図で示すように、画素マトリクス２２，ソース線駆動回路１２およびゲート線駆動回路２１が同一の透明基板１１の上に形成されて、表示装置の小型化，高精細化および低コスト化が図られている。ここで、ソース線駆動回路１２はシフトレジスタ１３，サンプルホールド回路１７，１８，１９およびビデオ信号線１４，１５，１６を有する一方、ゲート線駆動回路２１はシフトレジスタ２０および必要に応じてバッファ回路２３を有する。また、画素マトリクス２２は、ソース線駆動回路１２に接続された複数のソース線２６，２７，２８・・・と、ゲート線駆動回路２１に接続された複数のゲート線２４，２５・・・と、これらのゲート線およびソース線の交点に形成された複数の画素３２，３３・・・とを有し、各画素３２，３３・・・には薄膜トランジスタ（ＴＦＴ）２９と液晶セル３０とを有する。さらに、ソース線駆動回路１２の側には、そのシフトレジスタ１３にクロック信号を入力すべきクロック信号線３４が配置されている一方、ゲート線駆動回路２１の側には、そのシフトレジスタ２０にクロック信号を入力すべきクロック信号線３７が配置されている。なお、３５，３８はソース線駆動回路１２およびゲート線駆動回路２１にスタート信号を入力するスタート信号線である。

ここで、シフトレジスタ１３，２０は、１ビット当たり、図１４（ａ）に示すように、クロック信号ＣＫＡのうちのクロック信号ＣＬＡで駆動される単位シフトレジスタ１ａ、またはクロック信号ＣＬＡと逆相のクロック信号ＣＬＡ＊で駆動される単位シフトレジスタ１ｂで構成され、これらの単位シフトレジスタ１ａ，１ｂがシフト方向に交互に配置されている。これらの単位シフトレジスタ１ａ，１ｂのうち、単位シフトレジスタ１ａは１つのインバータ２と２つのクロックドインバータ３ａ，４ａで構成され、単位シフトレジスタ１ｂは１つのインバータ２と２つのクロックドインバータ３ｂ，４ｂで構成されている。そのうち、インバータ２は、図１４（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２０２とからなるＣＭＯＳ構造になっている。また、クロックドインバータ３ａ，４ａは、図１４（ｃ）に示すように、ｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成されてクロック信号ＣＬＡで駆動可能になっているのに対して、クロックドインバータ３ｂ，４ｂは、図１４（ｄ）に示すように、ｐ型ＴＦＴ３０１ｂ，３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから構成されて逆相のクロック信号ＣＬＡ＊で駆動可能になっている。

このため、従来のアクティブマトリクスパネルにおいては、たとえば、図１５に示すように、ソース線駆動回路８０のシフトレジスタ８１のうち、クロックドインバータ３ａ，４ａのｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとは、基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）に向かって配置された２列の薄膜トランジスタ形成領域８０３ａ，８０４ａにそれぞれ形成されている。

このような構成の液晶表示パネルにおいては、その表示品位を高める目的に、画素ピッチを狭小化して画素の微細化が図られつつあるが、その画素ピッチはソース線駆動回路８０の単位セルのピッチＰ１１に規定された状態にある。ここで、シフトレジスタ８１のクロックドインバータ３ａ，４ａは４つのＴＦＴで構成されているのに対して、アナログスイッチ部８５は、ソース線駆動回路８０の単位セル毎にｎ型ＴＦＴ８５ａ，８５ｂ・・・のみで構成され、また、バッファ回路８７のインバータ回路８７ａ，８７ｂは、それぞれ相補型ＴＦＴで構成されているため、ソース線駆動回路８０の単位セルのピッチＰ１１はＴＦＴの形成密度が高いシフトレジスタ８１における単位シフトレジスタの形成ピッチＰ１２に規定されている。

しかしながら、従来のアクティブマトリクスパネルにおいては、シフトレジスタ８１の構造上の制約があって、ソース線駆動回路８０の単位セルのピッチＰ１１（画素ピッチ）を狭小化できないという問題点がある。すなわち、シフトレジスタ８１の製造プロセスのうちのイオン打ち込み工程において、薄膜トランジスタ形成領域８０３ａ，８０４ａのうち、導電型の異なるｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとを形成する領域には逆導電型の不純物をそれぞれ導入する必要があるため、ｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとの間に所定の間隔、たとえば、１０数μｍ以上の間隔を設ける必要がある。従って、いずれの薄膜トランジスタ形成領域８０３ａ，８０４ａも、その基板の辺方向（矢印Ｚの方向）における長さ寸法が長くなってしまう。

また、ソース線駆動回路の動作速度を向上する目的に、図１６に示すソース線駆動回路９０のように、そのシフトシフトレジスタ９１に対して基板の外周縁側（矢印Ｘの方向）に２系列のクロック信号線９３，９４を設ける一方、そこから供給されるクロック信号ＣＫＡ，ＣＫＢによってシフトシフトレジスタ９１を２系列駆動可能なように、シフトレジスタ９１をＡ系列のシフトレジスタ９１ａおよびＢ系列のシフトレジスタ９１ｂに２系列化する場合がある。しかしながら、この場合であっても、基板の外周縁側（矢印Ｘの方向）の薄膜トランジスタ形成領域９０３ａおよび画素マトリクスの形成領域側（矢印Ｙの方向）の薄膜トランジスタ形成領域９０３ｂはイオン打ち込み工程における制約上、導電型の異なるｐ型ＴＦＴとｎ型ＴＦＴとの間に１０数μｍ以上の間隔を設ける必要があるため、いずれの薄膜トランジスタ形成領域９０３ａ，９０４ａも、基板の辺方向（矢印Ｚの方向）における長さ寸法が長くなってしまう。従って、シフトレジスタ９１における単位シフトレジスタの形成ピッチＰ１２を狭小化することができない。なお、図１６において、クロック信号線９３，９４は、それぞれ、クロック信号ＣＬＡ，ＣＬＢをシフトレジスタ９１に対して供給するクロック信号線９３１，９４１と、クロック信号ＣＬＡ，ＣＬＢに対して逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊をシフトレジスタ９１に供給するクロック信号線９３２，９４２とから構成され、かつ、クロック信号ＣＫＡ（ＣＬＡ，ＣＬＡ＊）とクロック信号ＣＫＢ（ＣＬＢ，ＣＬＢ＊）とは互いに９０°のずれをもっている。

以上の問題点に鑑みて、本発明の課題は、シフトレジスタを構成する薄膜トランジスタの配置構造を最適化して、駆動回路側の単位セルを狭ピッチ化可能なアクティブマトリクスパネルを実現することにある。

上記課題を解決するために、本発明の駆動回路は、基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、複数の単位シフトレジスタと、クロック信号線と、を含み、前記複数の単位シフトレジスタは、それぞれ同導電型の薄膜トランジスタ同士を組みとする第１導電型トランジスタ形成領域と第２導電型トランジスタ形成領域とに分離して作り込まれており、複数の単位シフトレジスタは、第１の単位シフトレジスタと、第２の単位シフトレジスタとからなり、前記第１の単位シフトレジスタにおける第１導電型トランジスタ形成領域と前記第２の単位シフトレジスタにおける第１導電型トランジスタ形成領域とは列違いで画素ピッチ幅の一方端寄りに偏在しており、前記クロック信号線と前記第１の単位シフトレジスタにおける第１導電型トランジスタ形成領域とを接続する第１のクロック信号入力線と、前記クロック信号線と前記第２の単位シフトレジスタにおける第１導電型トランジスタ形成領域とを接続する第２のクロック信号入力線と、を有し、前記第１のクロック信号入力線の長さと前記第２のクロック信号入力線の長さとは略同じであることを特徴とする。
上記課題を解決するために、本発明の駆動回路は、前記第１の単位シフトレジスタにおける第２導電型トランジスタ形成領域と前記第２の単位シフトレジスタにおける第２導電型トランジスタ形成領域とは列違いで画素ピッチ幅の他方端寄りに偏在しており、前記クロック信号線と前記第１の単位シフトレジスタにおける第２導電型トランジスタ形成領域とを接続する第３のクロック信号入力線と、前記クロック信号線と前記第２の単位シフトレジスタにおける第２導電型トランジスタ形成領域とを接続する第４のクロック信号入力線と、を有し、前記第３のクロック信号入力線の長さと前記第４のクロック信号入力線の長さとは略同じであることを特徴とする。

上記課題を解決するために、本発明の駆動回路は、前記第１のクロック信号入力線と前記第２のクロック信号入力線とは、前記画素ピッチ幅の一方端寄りに延在していることを特徴とする。
上記課題を解決するために、本発明の駆動回路は、前記クロック信号線は、第１クロック信号を有する第１のクロック信号線と、前記第１クロック信号とは逆相からなる第２クロック信号を有する第２のクロック信号線からなり、前記第１のクロック信号入力線は前記第１のクロック信号線と接続されており、前記第２のクロック信号入力線は前記第２のクロック信号線と接続されていることを特徴とする。
上記課題を解決するために、本発明の駆動回路は、前記第３のクロック信号入力線と前記第４のクロック信号入力線とは、前記画素ピッチ幅の他方端寄りに延在していることを特徴とする。
上記課題を解決するために、本発明の駆動回路は、前記クロック信号線は、第１クロック信号を有する第１のクロック信号線と、前記第１クロック信号とは逆相からなる第２クロック信号を有する第２のクロック信号線からなり、前記第３のクロック信号入力線は前記第１のクロック信号線と接続されており、前記第４のクロック信号入力線は前記第２のクロック信号線と接続されていることを特徴とする。

また、シフトレジスタ形成領域を基板の外周縁側の第１のシフトレジスタ形成領域と画素マトリクスの形成領域側の第２のシフトレジスタ形成領域とに分離し、これらのシフトレジスタ形成領域に、シフトレジスタを第１および第２のシフトレジスタとして分割して形成しておくことが好ましい。この場合には、クロック信号線からのクロック信号をシフトレジスタに供給するクロック信号入力線を、第１のシフトレジスタ側と第２のシフトレジスタ側との間で同寸法、かつ、最短寸法で構成する目的に、シフトレジスタにクロック信号を供給するクロック信号線のうち、第１のシフトレジスタ形成領域に形成された第１のシフトレジスタにクロック信号を供給する第１のクロック信号線を第１のシフトレジスタ形成領域に対して隣接する位置に並列配置し、第２のシフトレジスタ形成領域に形成された第２のシフトレジスタにクロック信号を供給する第２のクロック信号線を第２のシフトレジスタ形成領域に対して隣接する位置に並列配置することが好ましい。また、第１のクロック信号線と第２のクロック信号線とを対応する各シフトレジスタ形成領域に対して略等距離を隔てた位置に配置することが好ましい。

さらに、シフトレジスタ形成領域をクロック信号線が通らないようにして、単位シフトレジスタの形成ピッチを狭小化する目的に、第１のクロック信号線を第１のシフトレジスタ形成領域に対して基板の外周縁側に形成し、第２のクロック信号線を第２のシフトレジスタ形成領域に対して画素マトリクスの形成領域側に形成しておくことが好ましい。

また、シフトレジスタを構成する薄膜トランジスタの動作特性を現状のままで、駆動回路の動作速度を高める目的に、第１クロック信号線と第２のクロック信号線からは位相がずれた系列毎のクロック信号を供給し、これらの系列毎のクロック信号に対応して、第１および第２のシフトレジタも系列化しておくことが好ましい。同様の目的に、第１または第２のクロック信号線を、位相がずれた系列毎のクロック信号が供給される複数のクロック信号線から構成し、これらの系列毎のクロック信号に対応して、第１または第２のシフトレジタの側も系列化しておくことが好ましい。

上記手段を講じた本発明に係るアクティブマトリクスパネルにおいて、ソース線駆動回路またはゲート線駆動回路のシフトレジスタでは、そのクロックドインバータ回路を構成する第１導電型および第２導電型の薄膜トランジスタを、同じクロックドインバータ回路の同じ導電型の薄膜トランジスタ毎に、基板の外周縁側から画素マトリクスの形成領域側に向かって配置された４列の薄膜トランジスタ形成領域に形成してあり、これらの薄膜トランジスタ形成領域のうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域同士の一方端側同士を互いに近接させる一方、それらの他方端側を互いに反対方向に向けてあるため、導電型の異なる薄膜トランジスタの形成領域同士を基板の外周縁側から画素マトリクスの形成領域側の方向でも分離してある。従って、導電型の異なる薄膜トランジスタの形成領域同士は、近接し合った状態のままで、互いに異なる領域に偏在している。それ故、薄膜トランジスタを形成するにあたっての支障がなく、しかも、回路要素の形成密度が高いシフトレジスタの形成ピッチを狭小化できる。その結果、駆動回路の単位セルのピッチを狭小化して、画素マトリクスを微細化できる。

さらに、シフトレジスタ形成領域を基板の外周縁側の第１のシフトレジスタ形成領域と画素マトリクスの形成領域側の第２のシフトレジスタ形成領域とに分割した場合には、駆動回路の単位セルのピッチを実質的に狭ピッチ化できるので、画素マトリクスを微細化できる。

つぎに、添付図面を参照して、本発明の実施例について説明する。

図１は本発明の実施例１に係るアクティブマトリクスパネル（液晶表示パネル）のソース線駆動回路側における薄膜トランジスタおよび配線層の配置を示す構成図、図２はそのブロック図、図３はその回路図である。ここで、本例のアクティブマトリクスパネルの全体構成は、図１３に示すブロック図と概ね同様であるため、以下の説明では、ソース線駆動回路の構成についてのみ詳述する。

これらの図において、本例のアクティブマトリクスパネルのソース線駆動回路４０は、図１５に示した従来のソース線駆動回路と同様に、シフトレジスタ４０の駆動方式が２系列化されている。ソース線駆動回路４０は、画素マトリクスおよびゲート線駆動回路（いずれも、図示せず。）と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。ここで、ソース線駆動回路４０は基板の外周縁から画素マトリクスの形成領域までの間に形成されており、本例において、シフトレジスタ４１は、基板の外周縁側（矢印Ｘの方向）の第１のシフトレジスタ形成領域４２ａと、画素マトリクスの形成領域側（矢印Ｙの方向）の第２のシフトレジスタ形成領域４２ｂとに、それぞれ、単位シフトレジスタＡ１，Ａ２，Ａ３・・・からなるＡ系列のシフトレジスタ４１ａ（第１のシフトレジスタ）と、単位シフトレジスタＢ１，Ｂ２，Ｂ３・・・からなるＢ系列のシフトレジスタ４１ｂ（第１のシフトレジスタ）とに分割して形成されている。また、Ａ系列およびＢ系列のシフトレジスタ４１ａ，４１ｂにクロック信号ＣＫＡ，ＣＫＢを供給するクロック信号線のうち、Ａ系列のシフトレジスタ４１ａにクロック信号ＣＫＡを供給するＡ系列のクロック信号線４３（第１のクロック信号線）は、第１のシフトレジスタ形成領域４１ａに対して隣接する位置に並列配置され、Ｂ系列のシフトレジスタ４１ｂにクロック信号ＣＫＢを供給するＢ系列のクロック信号線４４（第２のクロック信号線）は、第２のシフトレジスタ形成領域４２ｂに対して隣接する位置に並列配置されている。ここで、Ａ系列のクロック信号線４３は第１のシフトレジスタ形成領域４２ａに対して基板の外周縁側（矢印Ｘの方向）に形成され、Ｂ系列のクロック信号線４４は第２のシフトレジスタ形成領域４２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）に形成されている。さらに、Ａ系列のクロック信号線４３とＢ系列のクロック信号線４４とは、対応する第１または第２のシフトレジスタ形成領域４２ａ，４２ｂに対して略等距離を隔てた位置にある。このため、Ａ系列のクロック信号線４３とＡ系列のシフトレジスタ４１ａとを接続するクロック信号入力線４９ａと、Ｂ系列のクロック信号線４４とＢ系列のシフトレジスタ４１ｂとを接続するクロック信号入力線４９ｂの配線長さが略同寸法、かつ、最短寸法に設計されて、クロック信号ＣＫＡ，ＣＫＢに同期のずれが発生しないようになっている。また、複数の単位シフトレジスタが、それぞれ同導電型の薄膜トランジスタ同士を組みとする第１導電型トランジスタ形成領域と第２導電型トランジスタ形成領域とに分離して作り込まれており、クロック信号が隣り合う単位シフトレジスタの同一導電型トランジスタ形成領域にクロック入力線により入力されているため、クロック信号入力線の長さが互いに略同じにすることができる。さらに、クロック信号をクロック信号線から隣り合う単位シフトレジスタに入力するクロック信号入力線を互いに隣り合っている側より入力されている。さらにクロック信号線は互いに逆相からなる２本のクロック信号入力線からなっている。このようにすることにより、クロック信号入力線にて発生するノイズを単位シフトレジスタあるいはビデオ線に及ぶのを防ぐことができる。よって、シフトレジスタに誤動作が生じることがなく、信頼性の高いアクティブマトリクスパネルを得ることができる。

また、第２のシフトレジスタ形成領域４２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）には、シフトレジスタ４１から出力されたビット信号を、サンプルホールド部のアナログスイッチ４５の側に向けて送出するためのビット信号出力線４６が形成され、その途中位置には、ビット信号を増幅し、また、ビット信号出力線４６が交差するＢ系列のクロック信号線４４からのノイズの影響を緩和する機能も発揮するバッファ回路４７が、２つのインバータ４７ａ，４７ｂによって構成されている。ここで、Ｂ系列のクロック信号線４４からのノイズの影響を緩和すべきバッファ回路４７としては、多結晶シリコン層で形成された高抵抗のビット信号出力線４６に寄生する抵抗Ｒと、ビット信号出力線４６とアルミニウム配線層たるクロック信号線４４との間に介在する層間絶縁膜４８によって構成される寄生容量Ｃとを利用してバッファ回路を構成することもできる。

また、クロックドゲートなども採用できる。

また、本例において、Ａ系列のクロック信号線４３は、互いに逆相のクロック信号ＣＬＡ，ＣＬＡ＊が伝達される２つのクロック信号線４３１，４３２から構成され、Ｂ系列のクロック信号線４４も、互いに逆相のクロック信号ＣＬＢ，ＣＬＢ＊が伝達される２つのクロック信号線４４１，４４２から構成されている。

これらのクロック信号線４３，４４のうち、クロック信号線４３１，４４１からは奇数番目の単位シフトレジスタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・にクロック信号ＣＬＡ，ＣＬＢが入力され、クロック信号線４３２，４４２からは偶数番目の単位シフトレジスタＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・にクロック信号ＣＬＡ＊，ＣＬＢ＊が入力される。ここで、Ａ系列およびＢ系列のシフトレジスタ４１ａ，４１ｂは、いずれも、図３に示すように、１つのインバータ２と２つのクロックドインバータ３ａ，４ａ（クロックドインバータ３ｂ，４ｂ）によって、１ビット分の単位シフトレジスタＡ１，Ａ２，Ａ３・・・，Ｂ１，Ｂ２，Ｂ３・・・が構成されており、そのうち、奇数番目の単位シフトレジスタＡ１，Ａ３・・・，Ｂ１，Ｂ３・・・は、クロック信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬＢによって駆動される一方、偶数番目の単位シフトレジスタＡ２，Ａ４・・・，Ｂ２，Ｂ４・・・は、クロック信号ＣＫＡ，ＣＫＢのうち、クロック信号ＣＬＡ，ＣＬＢと逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊によって駆動される。ここで、インバータ２は、図１および図１４（ｂ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２０２とからなるＣＭＯＳ構造になっている。また、クロックドインバータ３ａ，４ａは、図１および図１４（ｃ）に示すように、２つのｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成されてクロック信号ＣＬＡ，ＣＬＢで駆動可能になっているのに対して、クロックドインバータ３ｂ，４ｂは、図１および図１４（ｄ）に示すように、２つのｐ型ＴＦＴ３０１ｂ，３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから構成されて逆相のクロック信号ＣＬＡ＊，ＣＬＢ＊で駆動可能になっている。

また、Ａ系列のクロック信号線８３からのクロック信号ＣＫＡ（クロック信号ＣＬＡ，ＣＬＡ＊）の位相と、Ｂ系列のクロック信号線８４からのクロック信号ＣＫＢの位相（クロック信号ＣＬＢ，ＣＬＢ＊）とは、図４に示すタイミングチャートのように、９０°ずらしてある。このため、開始信号ＤＸが入力された以降において、Ａ系列のシフトレジスタ４１ａの奇数番目の単位シフトレジスタＡ１，Ａ３・・・は、クロック信号ＣＬＡのパルス立ち下がりに対応してビット信号２５２を出力する一方、Ａ系列のシフトレジスタ４１ａの偶数番目の単位シフトレジスタＡ２，Ａ４・・・は、クロック信号ＣＬＡ＊のパルス立ち下がりに対応してビット信号２５４を出力する。また、Ｂ系列のシフトレジスタ４１ｂの奇数番目の単位シフトレジスタＢ１，Ｂ３・・・は、クロック信号ＣＬＢのパルス立ち下がりに対応してビット信号２５３を出力する一方、Ｂ系列のシフトレジスタ４１ｂの偶数番目の単位シフトレジスタＢ２，Ｂ４・・・は、クロック信号ＣＬＢ＊のパルス立ち下がりに対応してビット信号２５５を出力する。そして、ビット信号２５２〜２５５に基づいて、アナログスイッチ部４５の各アナログスイッチが動作して、Ｖｉｄｅｏ信号線（ｖｉｄｅｏ１，ｖｉｄｅｏ２，ｖｉｄｅｏ３）からの各ビデオ信号Ｖを各ソース線にホールドする。このため、シフトレジスタ４１の薄膜トランジスタの動作を高周波化することなく、ビット信号の実質的な送出タイミングが高周波化されるので、ソース線駆動回路４０の動作速度を高めることができる。

このような構成のアクティブマトリクスパネルのソース線駆動回路４０における各ＴＦＴの配置構造を、図５（ａ），図５（ｂ）および図６を参照して、説明する。

ここで、図５（ａ）は本例のアクティブマトリクスパネルのソース線駆動回路４０のうちのＡ系列のシフトレジスタ４１ａの単位シフトレジスタＡ１における各ＴＦＴの配置を示す構成図、図５（ｂ）はその回路図、図６はソース線駆動回路４０のうちのＢ系列のシフトレジスタ４１ｂの単位シフトレジスタＢ１における各ＴＦＴと配線層との配置関係を示す平面図である。

図５（ａ）および図５（ｂ）において、単位シフトレジスタＡ１は１つのインバータ２と２つのクロックドインバータ３ａ，４ａとを有しているが、いずれのクロックドインバータ３ａ，４ａも、ｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとで構成されている。ここで、ｐ型ＴＦＴ３０１ａ，３０２ａおよびｎ型ＴＦＴ４０１ａ，４０２ａが形成された各薄膜トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，３００ｄは、基板の外周縁側から画素マトリクスの形成領域側に向かって４列に配列されており、薄膜トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，３００ｄのうち、薄膜トランジスタ形成クロックドインバータ３ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ａの一方端と、そのｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｂの一方端とは互いに近接し合いながら、それらの間に所定の間隔を設けてあるのに対して、他方端同士は反対方向に位置している。同様に、クロックドインバータ４ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ｃの一方端と、そのｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｄの一方端とは互いに近接し合いながら、それらの間には所定の間隔を設けてあるのに対して、他方端同士は反対方向に位置している。ここで、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させているのは、ｐ型ＴＦＴ３０１ａ，３０２ａおよびｎ型ＴＦＴ４０１ａ，４０２ａの製造プロセスでは、それらを途中まで一括して形成して、そのうち、シリコン膜にイオン注入する不純物のみを相違させてｎ型およびｐ型のＴＦＴを順次形成していくときに、ｐ型の不純物をイオン注入する領域とｎ型の不純物をイオン注入する領域とが近接しすぎていると、逆の導電型の不純物で汚染され、安定した特性を有するＴＦＴを形成できないためである。しかしながら、その間隔を広げすぎると、結果的には、単位シフトレジスタＡ１，Ａ２・・・の形成ピッチＰ２が拡張され、ソース線駆動回路４０の単位セルのピッチＰ１も拡張されてしまう。そこで、本例のアクティブマトリクスパネルのソース線駆動回路４０においては、基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）に向かって４列に配列された薄膜トランジスタ形成領域３００ａ〜３００ｄを設け、これらの薄膜トランジスタ形成領域のうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士を互いに近接させている一方、それらの他方端側を互いに反対方向に位置させることによって、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させながら、単位シフトレジスタＡ１の基板の辺方向（矢印の方向）の長さ寸法を短縮してある。また、他の単位シフトレジスタＡ２，Ａ３・・・，Ｂ２，Ｂ３・・・も同様な構造になっている。たとえば、図６に示すように、単位シフトレジスタＢ１において、ｐ型ＴＦＴ３０２ａのドレインに対する接続孔と、ｎ型ＴＦＴ４０１ａに対する接続孔とは、基板の外周縁側から画素マトリクスの形成領域側に向かって同一線上に位置するまで、薄膜トランジスタ形成領域３００ａと薄膜トランジスタ形成領域３００ｂとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域３００ｄと薄膜トランジスタ形成領域３００ｃとの基板の辺方向に対する間隔を狭めて、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・形成ピッチＰ２を狭めてある。また、インバータ２を構成するｐ型ＴＦＴ２０１の形成位置をｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ａ，３００ｃに対応させていると共に、ｎ型ＴＦＴ２０２の形成位置をｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｂ，３００ｄに対応させて、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させている。

さらに、本例のアクティブマトリクスパネルのソース線駆動回路４０においては、図６のＶ−Ｖ線における断面図を図７に示すように、絶縁性の透明基板１１の表面上に形成されたシリコン層１０３に対し、ｐ型の不純物をイオン注入してクロックドインバータ４ａのｐ型ＴＦＴ３０１ａ，３０２ａを形成してあるが、そのうち、ｐ型ＴＦＴ３０１ａのドレイン１０１ａとｐ型ＴＦＴ３０２ａのソース１０２ａとを共通の高濃度の不純物が導入されたシリコン領域１０３ａで共有化して、その基板の辺方向に対する形成間隔をさらに狭めてある。また、他のＴＦＴにおいても、同じ領域をＴＦＴのソースとドレインとが共有する構造が採用されている。なお、図７において、１０４ａ，１０５ａはｐ型ＴＦＴ３０１ａ，３０２ａの多結晶シリコンで構成されたゲート電極であって、そのうち、ゲート電極１０４ａはそこから延出してクロック信号入力線４９ｂを構成している。一方、１０６ａ，１０７ａは、アルミニウム配線層であって、ｐ型ＴＦＴ３０１ａ，３０２ａに対してドレイン電位およびソース電位を供給するソース・ドレイン配線層を構成している。なお、図８には、バッファ回路４７およびアナログスイッチ部４５における各ＴＦＴおよび配線層の配置構造を示してある。この図に示すように、シフトレジスタ４１の側において単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ２が狭小化されたのに対応して、そこからのビット信号出力線４６のピッチも狭小化されていると共に、ソース線駆動回路４０の単位セルのピッチＰ１も狭小化されている。

以上のとおり、本例のアクティブマトリクスパネルのソース線駆動回路４０においては、その単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・が基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）までの間に配置された２つのシフトレジスタ形成領域４２ａ，４２ｂに分割して形成してあるため、ソース線駆動回路４０の単位セルのピッチＰ１が小さい。また、ソース線駆動回路４０のうち、回路素子の形成密度が高い単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・のクロックドシフトレジスタ３ａ，３ｂ，４ａ，４ｂの形成領域においては、それを構成するｐ型ＴＦＴ３０１ａ，３０２ａ，３０１ｂ，３０２ｂおよびｎ型ＴＦＴ４０１ａ，４０２ａ，４０１ｂ，４０２ｂの形成領域を、基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）に向かって４列に配列し、かつ、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士を互いに近接させている一方、それらの他方端側を互いに反対方向に位置させているため、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域同士を異なる領域に偏在化させながら、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の基板の辺方向（矢印Ｚの方向）の長さ寸法を、従来の２／３にまで短縮してある。このため、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・の形成ピッチＰ２が狭小化されて、ソース線駆動回路４０の単位セルのピッチが狭小化されている。このため、ソース線駆動回路４０の単位セルのピッチＰ１に規定される画素マトリクスの画素を微細化して表示の品位を向上することができる。

また、シフトレジスタ４１にクロック信号ＣＫＡ（ＣＬＡ，ＣＬＡ＊），ＣＫＢ（ＣＬＢ，ＣＬＢ＊）を供給するＡ系列およびＢ系列のクロック信号線４３，４４のうち、Ａ系列のクロック信号線４３を第１のシフトレジスタ形成領域４２ａに対して隣接する位置に並列配置し、Ｂ系列のクロック信号線４４を第２のシフトレジスタ形成領域４２ｂに対して隣接する位置に並列配置しているため、各クロック信号線４３，４４からシフトレジスタ４１までのクロック信号入力線４９ａ，４９ｂの配線長さが、略同寸法かつ最短寸法に設計されている。このため、配線抵抗の差または寄生容量の差に起因して、クロック信号ＣＫＡ，ＣＫＢの同期がずれるという問題が発生しないので、シフトレジスタ４１が誤動作せず、アクティブマトリクスパネルの信頼性が高い。また、Ａ系列のクロック信号線４３は第１のシフトレジスタ形成領域４２ａに対して基板の外周縁側に形成され、Ｂ系列のクロック信号線４４は第２のシフトレジスタ形成領域４２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）に形成されているため、第１および第２のシフトレジスタ形成領域４２ａ，４２ｂを、クロック信号入力線４９ａ，４９ｂが通過していないので、単位シフトレジスタＡ１，Ｂ１，Ａ２，Ｂ２・・・をさらに近接し合う状態で形成できる。

図９は本発明の実施例２に係るアクティブマトリクスパネル（液晶表示パネル）のソース線駆動回路側のブロック図であり、図９にはそのシフトレジスタおよびクロック信号線の配置関係を示してある。ここで、本例のアクティブマトリクスパネルの全体構成は、図１３に示すブロック図と同様であるため、全体構成の説明は省略する。また、ソース線駆動回路を構成するシフトレジスタ，バッファ回路およびアナログスイッチ部のうち、バッファ回路およびアナログスイッチ部の構成は、実施例１のアクティブマトリクスパネルと同様であって、しかも、シフトレジスタ，バッファ回路およびアナログスイッチ部を構成する回路要素も、実施例１のアクティブマトリクスパネルと同様であるため、本例のアクティブマトリクスパネルについては、図９のブロック図のみに基づいて説明する。

図９において、本例のアクティブマトリクスパネルのソース線駆動回路５０は４系列化されており、ソース線駆動回路５０は、画素マトリクスおよびゲート線駆動回路（いずれも、図示せず。）と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。また、ソース線駆動回路５０は、基板の外周縁から画素マトリクスの形成領域までの間に形成されており、そのシフトレジスタ５１は、基板の外周縁側（矢印Ｘの方向）の第１のシフトレジスタ形成領域５２ａと、画素マトリクスの形成領域側（矢印Ｙの方向）の第２のシフトレジスタ形成領域５２ｂとに分割して形成されている。これらの第１および第２のシフトレジスタ形成領域５２ａ，５２ｂのうち、第１のシフトレジスタ形成領域５２ａには、単位シフトレジスタＡ１，Ａ２・・・からなるＡ系列のシフトレジスタ５１ａおよび単位シフトレジスタＣ１，Ｃ２・・・からなるＣ系列のシフトレジスタ５１ｃ（第１のシフトレジスタ）が交互に形成されている一方、第２のシフトレジスタ形成領域５２ｂには、単位シフトレジスタＢ１，Ｂ２・・・からなるＢ系列のシフトレジスタ５１ｂおよび単位シフトレジスタＤ１，Ｄ２・・・からなるＤ系列のシフトレジスタ５１ｄ（第２のシフトレジスタ）が交互に形成されている。

ここで、Ａ系列のシフトレジスタ５１ａおよびＣ系列のシフトレジスタ５１ｃに対してクロック信号ＣＫＡ，ＣＫＣを供給するＡ系列のクロック信号線５３およびＣ系列のクロック信号線５４（第１のクロック信号線）は、第１のシフトレジスタ形成領域５１ａに対して隣接する位置に並列配置され、Ｂ系列のシフトレジスタ５１ｂおよびＤ系列のシフトレジスタ５１ｄに対してクロック信号ＣＫＢ，ＣＫＤを供給するＢ系列のクロック信号線５５およびＤ系列のクロック信号線５６（第２のクロック信号線）は、第２のシフトレジスタ形成領域５１ｂに対して隣接する位置に並列配置されている。また、Ａ系列のクロック信号線５３およびＣ系列のクロック信号線５４は第１のシフトレジスタ形成領域５２ａに対して基板の外周縁側（矢印Ｘの方向）に形成されているのに対して、Ｂ系列のクロック信号線５５およびＤ系列のクロック信号線５６は第２のシフトレジスタ形成領域５２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）に形成されている。このため、Ａ系列のクロック信号線５３（第１のクロック信号線）からＡ系列のシフトレジスタ５１ａまでのクロック信号入力線５９ａの配線長さと、Ｂ系列のクロック信号線５５（第２のクロック信号線）からＢ系列のシフトレジスタ５１ｂまでのクロック信号入力線５９ｂの配線長さとを、略同寸法かつ最短寸法に設計するのが容易になっている。同様に、Ｃ系列のクロック信号線５４（第１のクロック信号線）からＣ系列のシフトレジスタ５１ｃまでのクロック信号入力線５９ｃの配線長さと、Ｄ系列のクロック信号線５６（第２のクロック信号線）からＤ系列のシフトレジスタ５１ｄまでのクロック信号入力線５９ｄの配線長さも、略同寸法かつ最短寸法に設計されている。また、Ａ系列のクロック信号線５３とＣ系列のクロック信号線５４とは近接し合って並列していると共に、Ｂ系列のクロック信号線５５とＤ系列のクロック信号線５６とは近接し合って並列しているため、いずれのクロック信号入力線５９ａ，５９ｂ，５９ｃ，５９ｄの配線長さも略同寸法になっている。

なお、第２のシフトレジスタ形成領域５２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）には、シフトレジスタ５１の各単位シフトレジスタからビット信号を、サンプルホールド部のアナログスイッチ部６５の側に向けて送出するためのビット信号線６６が形成され、その途中位置には、ビット信号を遅延させて、ビット信号出力線６６が交差する側のＢ系列のクロック信号線５５およびＤ系列のクロック信号線５６からのノイズの影響を緩和する機能も発揮するバッファ回路６７が、実施例１と同様に、２つのインバータなどによって構成されている。

なお、本例においても、いずれのクロック信号線５３，５４，５５，５６も、互いに逆相のクロック信号を供給する２本のクロック信号線で構成されており、Ａ〜Ｄ系列のシフトレジスタ５１ａ〜５１ｄのうち、奇数番目の単位シフトレジスタＡ１，Ｃ１，Ｂ１，Ｄ１・・・と、偶数番目の単位シフトレジスタＡ２，Ｃ２，Ｂ２，Ｄ２・・・とは、互いに逆相のクロック信号によって駆動される。また、Ａ系列のクロック信号線５３からのクロック信号ＣＫＡの位相，Ｂ系列のクロック信号線５５からのクロック信号ＣＫＢの位相，Ｃ系列のクロック信号線５４からのクロック信号ＣＫＣの位相およびＤ系列のクロック信号線５６からのクロック信号ＣＫＤの位相は、互いに４５°ずつずらして、４系列化しての駆動が可能になっている。このため、シフトレジスタ５１を構成する薄膜トランジスタの動作を高周波化することなく、ソース線駆動回路５０の動作速度を高めることができる。

また、本例のアクティブマトリクスパネルのソース線駆動回路５０においても、実施例１と同様に、図５（ｂ）に示す１ビット当たりの単位シフトレジスタ、たとえば、単位シフトレジスタＡ１は、１つのインバータ２と２つのクロックドインバータ３ａ，４ａとを有し、そのうち、クロックドインバータ３ａは、図５（ａ）に示すように、基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）に向かって配列された４列の薄膜トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，３００ｄに形成されている。ここで、ｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｂ，クロックドインバータ４ａの側のｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ｃの順序に配列された薄膜トランジスタ形成領域３００ａ〜３００ｄのうち、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域３００ａと薄膜トランジスタ形成領域３００ｂとは基板の辺方向に向かって近接した位置で分離してあり、同様に、薄膜トランジスタ形成領域３００ｄと薄膜トランジスタ形成領域３００ｃも基板の辺方向に向かって近接した位置で分離してある。また、他の単位シフトレジスタＡ２，Ａ３・・・，Ｂ１，Ｂ２・・・も同様な構造になっている。

このため、本例のアクティブマトリクスパネルにおいても、実施例１と同様に、薄膜トランジスタ形成領域３００ａと薄膜トランジスタ形成領域３００ｂとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域３００ｄと薄膜トランジスタ形成領域３００ｃとの基板の辺方向（矢印Ｚの方向）に対する間隔を狭めて、単位シフトレジスタＡ１，Ａ２・・・，Ｂ１，Ｂ２・・・形成ピッチＰ２を狭小化してある。さらに、シフトレジスタ７１は、基板の外周縁側の第１のシフトレジスタ形成領域５２ａと画素マトリクスの形成領域側の第２のシフトレジスタ形成領域５２ｂとに、Ａ系列およびＣ系列のシフトレジスタ５１ａ，５１ｃとＢ系列およびＤ系列のシフトレジスタ５１ｂ，５１ｃとして並列状態に分割して形成されているため、ソース線駆動回路５０の単位セルのピッチＰ１は狭ピッチ化されている。従って、画素マトリクスの画素ピッチを狭小化して、表示の品位を向上することができる。ここで、Ａ系列〜Ｄ系列のクロック信号線５３〜５６は、それぞれ対応するシフトレジスタ形成領域に対して隣接する位置に並列配置されているため、各クロック信号線５３〜５６からシフトレジスタ４１までのクロック信号入力線５９ａ〜５９ｄの配線長さが、各系列間で同寸法、かつ、最短寸法に設計可能である。このため、配線抵抗の差または寄生容量の差に起因してのクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤの同期のずれが発生することがない。それ故、シフトレジスタ５１に誤動作が生じず、アクティブマトリクスパネルの信頼性が高い。しかも、シフトレジスタ４１を４系列駆動しているため、ソース線駆動回路５０の動作速度をさらに高速化することができる。

図１０は本発明の実施例３に係るアクティブマトリクスパネル（液晶表示パネル）のソース線駆動回路側における薄膜トランジスタおよび配線層の配置を示す構成図、図１１はそのブロック図、図１２はその回路図である。本例のアクティブマトリクスパネルの全体構成も、図１３に示すブロック図と同様であるため、全体構成の説明は省略する。また、ソース線駆動回路を構成するシフトレジスタ，バッファ回路およびアナログスイッチ部のうち、バッファ回路およびアナログスイッチ部の構成は、実施例１のアクティブマトリクスパネルと同様であって、しかも、シフトレジスタ，バッファ回路およびアナログスイッチ部を構成する回路要素も、実施例１のアクティブマトリクスパネルと同様であるため、図１０には、シフトレジスタ側の構造のみを示してある。

これらの図において、本例のソース線駆動回路７０は１系列の駆動方式であって、ソース線駆動回路７０は、画素マトリクスおよびゲート線駆動回路（いずれも、図示せず。）と共に同一の透明基板上に形成されて、画素マトリクスの各画素の表示動作を駆動する。また、ソース線駆動回路７０は、基板の外周縁から画素マトリクスの形成領域までの間に形成されており、本例においては、そのシフトレジスタ７１は、基板の外周縁側の第１のシフトレジスタ形成領域７２ａと画素マトリクスの形成領域側の第２のシフトレジスタ形成領域７２ｂとに分割されて形成されている。すなわち、第１および第２のシフトレジスタ形成領域７２ａ，７２ｂのうち、第１のシフトレジスタ形成領域７２ａには、クロック信号ＣＫＡによって駆動される単位シフトレジスタＡ１，Ａ４，Ａ５・・・からなる第１のシフトレジスタ７１ａが形成されている一方、第２のシフトレジスタ形成領域７２ｂには、同じクロック信号ＣＫＡによって駆動される単位シフトレジスタＡ２，Ａ３，Ａ６・・・からなる第２のシフトレジスタ７１ｂが形成されている。

ここで、第１のシフトレジスタ５１ａにクロック信号ＣＫＡを供給する第１のクロック信号線７３は第１のシフトレジスタ形成領域７１ａに対して隣接する位置に並列配置されている一方、第２のシフトレジスタ７１ｂにクロック信号ＣＫＡを供給する第２のクロック信号線７４は第２のシフトレジスタ形成領域７１ｂに対して隣接する位置に並列配置されている。また、第１のクロック信号線７３は第１のシフトレジスタ形成領域７２ａに対して基板の外周縁側（矢印Ｘの方向）に形成され、第２のクロック信号線７４は第２のシフトレジスタ形成領域７２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）に形成されている。さらに、第１のクロック信号線７３から第１のシフトレジスタ７１ａまでのクロック信号入力線７９ａの配線長さと、第２のクロック信号線７４から第２のシフトレジスタ７１ｂまでのクロック信号入力線７９ｂの配線長さとは、互いに同寸法、かつ最短寸法に設計されている。また、第２のシフトレジスタ形成領域７２ｂに対して画素マトリクスの形成領域側（矢印Ｙの方向）には、シフトレジスタ７１からのビット信号をアナログスイッチ部７５の側（画素マトリクスの側）に向けて送出するためのビット信号線７６が形成され、その途中位置には、ビット信号を遅延させて、ビット信号出力線７６が交差する第２のクロック信号線７４からのノイズの影響を緩和する機能も発揮するバッファ回路７７が、実施例１と同様に、２つのインバータなどによって構成されている。なお、本例においても、第１および第２のシフトレジスタ７１ａ，７１ｂは、いずれも実施例１と同様な回路要素から構成されている一方、いずれのクロック信号線７３，７４も、互いに逆相のクロック信号ＣＬＡ，ＣＬＡ＊を供給する２本のクロック信号線７３１，７３２，７４１，７４２で構成されて、第１のシフトレジスタ７１ａと第２のシフトレジスタ７１ａとを互いに逆相のクロック信号ＣＬＡ，ＣＬＡ＊によって駆動可能になっている。ここで、第１および第２のクロック信号線７３，７４のいずれもを１本のクロック信号線で構成することもできるが、第１および第２のクロック信号線７３，７４を互いに逆相のクロック信号ＣＬＡ，ＣＬＡ＊に対応する２本のクロック信号線で構成することによって、クロック信号線７３，７４間の寄生容量などを等価にして、一方側のクロック信号が他方側のクロック信号に比して遅延することを防止してある。

また、本例のソース線駆動回路５０においても、図５（ａ）および図５（ｂ）に示すように、１ビット当たりの単位シフトレジスタ、たとえば、単位シフトレジスタＡ１のクロックドインバータ３ａを、基板の外周縁側（矢印Ｘの方向）から画素マトリクスの形成領域側（矢印Ｙの方向）に向かって配列された４列の薄膜トランジスタ形成領域３００ａ，３００ｂ，３００ｃ，３００ｄに形成してある。これらの薄膜トランジスタ形成領域３００ａ〜３００ｄは、クロックドインバータ３ａの側のｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ａ，そのｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｂ，クロックドインバータ４ａの側のｎ型ＴＦＴ４０１ａ，４０２ａが形成された薄膜トランジスタ形成領域３００ｄ，そのｐ型ＴＦＴ３０１ａ，３０２ａが形成された薄膜トランジスタ形成領域３００ｃの順序に配列されており、そのうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域の一方端側同士は互いに近接している一方、それらの他方端側は互いに反対方向に位置している。すなわち、異なる導電型のＴＦＴが形成された薄膜トランジスタ形成領域３００ａと薄膜トランジスタ形成領域３００ｂとは基板の辺方向に向かって近接した位置で分離してあり、同様に、薄膜トランジスタ形成領域３００ｄと薄膜トランジスタ形成領域３００ｃも基板の辺方向に向かって近接した位置で分離してある。また、他の単位シフトレジスタＡ２，Ａ３・・・も同様な構造になっている。

このため、本例のアクティブマトリクスパネルにおいては、実施例１と同様に、薄膜トランジスタ形成領域３００ａと薄膜トランジスタ形成領域３００ｂとの基板の辺方向に対する間隔および薄膜トランジスタ形成領域３００ｄと薄膜トランジスタ形成領域３００ｃとの基板の辺方向に対する間隔を狭めて、単位シフトレジスタＡ１，Ａ２・・・の形成ピッチＰ２を狭めて、ソース線駆動回路７０の単位セルのピッチＰ１を狭小化してある。また、シフトレジスタ７１は、基板の外周縁側の第１のシフトレジスタ形成領域７２ａと、画素マトリクスの形成領域側の第２のシフトレジスタ形成領域７２ｂとに並列状態に分割して形成してあるため、ソース線駆動回路７０の単位セルのピッチＰ１はさらに狭ピッチ化されている。従って、画素マトリクスの画素ピッチを狭小化して、表示の品位を向上することができる。ここで、第１のクロック信号線７３は第１のシフトレジスタ形成領域７２ａに対して隣接する位置に並列配置され、第２のクロック信号線７４第２のシフトレジスタ形成領域７２ｂに対して隣接する位置に並列配置されているため、各クロック信号線７３，７４からシフトレジスタ４１までのクロック信号入力線７９ａ，７９ｂの配線長さが、各系列間で同寸法、かつ、最短寸法に設計されている。このため、配線抵抗の差または寄生容量の差に起因してのクロック信号ＣＫＡの同期ずれが発生しない。それ故、シフトレジスタ７１に誤動作が生じないので、アクティブマトリクスパネルの信頼性が高い。

なお、上記の構成を備える薄膜トランジスタの配置構造については、ゲート線駆動回路側にも採用できる。

以上のとおり、本発明に係るアクティブマトリクスパネルにおいては、ソース線駆動回路またはゲート線駆動回路のシフトレジスタの形成領域において、そのクロックドインバータ回路を構成する第１導電型および第２導電型の薄膜トランジスタを、基板の外周縁側から画素マトリクスの形成領域側に向かって配置された４列の薄膜トランジスタ形成領域に形成し、これらの薄膜トランジスタ形成領域のうち、異なる導電型の薄膜トランジスタが形成された薄膜トランジスタ形成領域同士の一方端側同士を互いに近接させる一方、それらの他方端側を互いに反対方向に向けてあることに特徴を有するため、以下の効果を奏する。

（１） 導電型の異なる薄膜トランジスタの形成領域同士を基板の外周縁側から画素マトリクスの形成領域側の方向でも分離してあるため、導電型の異なる薄膜トランジスタの形成領域同士を、近接し合った状態のままで、互いに異なる領域に偏在させることができる。それ故、薄膜トランジスタのイオン注入工程などに支障がなく、しかも、回路要素の形成密度が高いシフトレジスタの形成ピッチを狭めることができるので駆動回路の単位セルのピッチを狭小化して、画素マトリクスを微細化できる。

（２） シフトレジスタは、基板の外周縁から画素マトリクスの形成領域までの間に並列配置された第１および第２のシフトレジスタ形成領域に分割して形成されているため、駆動回路の単位セルのピッチは狭小化される。従って、画素マトリクスの画素ピッチを狭小化して表示の品位を向上することができる。

（３） 第１のクロック信号線は第１のシフトレジスタ形成領域に隣接して並列配置され、第２のクロック信号線は第２のシフトレジスタ形成領域に隣接して並列配置されているため、各クロック信号線からシフトレジスタまでの配線長さを等しく、また最短寸法に設計できる。このため、配線抵抗の差や寄生容量の差異に起因してのクロック信号の同期のずれが発生しにくいので、シフトレジスタが誤動作せず、アクティブマトリクスパネルの信頼性が高い。ここで、第１のクロック信号線を第１のシフトレジスタ形成領域に対して基板の外周縁側に形成し、第２のクロック信号線を第２のシフトレジスタ形成領域に対して画素マトリクスの形成領域側に形成した場合には、シフトレジスタ形成領域をクロック信号線が通らないので、単位シフトレジスタの形成ピッチをさらに狭小化できる。

（４） 第１および第２のシフトレジスタを複数に系列化した場合には、それを構成する回路要素の動作を高速度化せずとも、駆動回路自身の動作速度を高めることができる。

本発明の実施例１に係るアクティブマトリクスパネルにおける２系列のソース線駆動回路の各構成部分の配置を示す構成図である。 図１に示すソース線駆動回路のブロック図である。 図１に示すソース線駆動回路の回路図である。 図１に示すソース線駆動回路の各部に入出力される信号のタイミングチャート図である。 （ａ）は図１に示すソース線駆動回路のシフトレジスタのうちの単位シフトレジスタにおける各構成部分の配置を示す構成図、（ｂ）はその回路図である。 図１に示すソース線駆動回路のシフトレジスタにおける各構成部分の配置を示す平面図である。 図６のＶ−Ｖ線における断面図である。 図１に示すソース線駆動回路のアナロクスイッチ部における各構成部分の配置を示す平面図である。 本発明の実施例２に係るアクティブマトリクスパネルにおける４系列のソース線駆動回路のブロック図である。 本発明の実施例３に係るアクティブマトリクスパネルにおける１系列のソース線駆動回路の各構成部分の配置を示す構成図である。 図１０に示すソース線駆動回路のブロック図である。 図１０に示すソース線駆動回路の回路図である。 アクティブマトリクスパネルの全体構成を示すブロック図である。 （ａ）はシフトレジスタの回路図、（ｂ）はそのインバータの構成図、（ｃ）および（ｄ）はそのクロックドインバータの構成図である。 従来のアクティブマトリクスパネルにおける１系列のソース線駆動回路の各構成部分の配置を示す構成図である。 従来のアクティブマトリクスパネルにおける２系列のソース線駆動回路の各構成部分の配置を示す構成図である。

符号の説明

１１・・・透明基板
１２，４０，５０，７０，８０，９０・・・ソース線駆動回路
１３，２０，４１，５１，７１，８１，９１・・・シフトレジスタ
１７，１８，１９・・・サンプルホールド回路
２１・・・ゲート線駆動回路
２２・・・画素マトリクス
２４，２５・・・ゲート線
２６，２７，２８・・・ソース線
２９・・・薄膜トランジスタ
３０・・・液晶セル
３４，３７，８３，８４，９３，９４・・・クロック信号線
４１ａ，５１ａ・・・Ａ系列のシフトレジスタ（第１のシフトレジスタ）
４１ｂ，５１ｂ・・・Ｂ系列のシフトレジスタ（第２のシフトレジスタ）
４２ａ，５２ａ，７２ａ・・・第２のシフトレジスタ形成領域
４２ｂ，５２ｂ，７２ｂ・・・第２のシフトレジスタ形成領域
４３，５３・・・Ａ系列のクロック信号線（第１のクロック信号線）
４４，５５・・・Ｂ系列のクロック信号線（第２のクロック信号線）
４５，６５，７５，８５・・・アナログスイッチ部
４６，６６，６６ａ，６６ｂ，７６，８６・・・ビット信号出力線
４７，６７，７７・・・バッファ回路
４９ａ，４９ｂ，５９ａ〜５９ｄ，７９ａ，７９ｂ，８９ａ，８９ｂ・・・クロック信号入力線
５１ｃ・・・Ｃ系列のシフトレジスタ（第１のシフトレジスタ）
５１ｄ・・・Ｄ系列のシフトレジスタ（第２のシフトレジスタ）
５４・・・Ｃ系列のクロック信号線（第１のクロック信号線）
５６・・・Ｄ系列のクロック信号線（第２のクロック信号線）
７３・・・第１のクロック信号線
７４・・・第１のクロック信号線
３００ａ，３００ｂ，３００ｃ，３００ｄ・・・薄膜トランジスタ形成領域

Claims (8)

1. 基板上に配置された画素領域と前記基板の外周縁との間に配置され、前記画素領域の各画素を駆動する駆動回路であって、
   複数の単位シフトレジスタと、クロック信号線と、を含み、
   前記複数の単位シフトレジスタは、それぞれ同導電型の薄膜トランジスタ同士を組みとする第１導電型トランジスタ形成領域と第２導電型トランジスタ形成領域とに分離して作り込まれており、
   複数の単位シフトレジスタは、第１の単位シフトレジスタと、第２の単位シフトレジスタとからなり、
   前記第１の単位シフトレジスタにおける第１導電型トランジスタ形成領域と前記第２の単位シフトレジスタにおける第１導電型トランジスタ形成領域とは画素ピッチ幅の一方端寄りに偏在しており、
   前記クロック信号線と前記第１の単位シフトレジスタにおける第１導電型トランジスタ形成領域とを接続する第１のクロック信号入力線と、
   前記クロック信号線と前記第２の単位シフトレジスタにおける第１導電型トランジスタ形成領域とを接続する第２のクロック信号入力線と、を有し、
   前記第１のクロック信号入力線の長さと前記第２のクロック信号入力線の長さとは略同じであること、
   を特徴とする駆動回路。
2. 請求項１に記載の駆動回路であって、
   前記第１の単位シフトレジスタにおける第２導電型トランジスタ形成領域と前記第２の単位シフトレジスタにおける第２導電型トランジスタ形成領域とは画素ピッチ幅の他方端寄りに偏在しており、
   前記クロック信号線と前記第１の単位シフトレジスタにおける第２導電型トランジスタ形成領域とを接続する第３のクロック信号入力線と、
   前記クロック信号線と前記第２の単位シフトレジスタにおける第２導電型トランジスタ形成領域とを接続する第４のクロック信号入力線と、を有し、
   前記第３のクロック信号入力線の長さと前記第４のクロック信号入力線の長さとは略同じであること、
   を特徴とする駆動回路。
3. 請求項１に記載の駆動回路であって、
   前記第１のクロック信号入力線と前記第２のクロック信号入力線とは、前記画素ピッチ幅の一方端寄りに延在していることを特徴とする駆動回路。
4. 請求項３に記載の駆動回路であって、
   前記クロック信号線は、第１クロック信号を有する第１のクロック信号線と、
   前記第１クロック信号とは逆相からなる第２クロック信号を有する第２のクロック信号線からなり、
   前記第１のクロック信号入力線は前記第１のクロック信号線と接続されており、
   前記第２のクロック信号入力線は前記第２のクロック信号線と接続されていることを特徴とする駆動回路。
5. 請求項２に記載の駆動回路であって、
   前記第３のクロック信号入力線と前記第４のクロック信号入力線とは、前記画素ピッチ幅の他方端寄りに延在していることを特徴とする駆動回路。
6. 請求項５に記載の駆動回路であって、
   前記クロック信号線は、第１クロック信号を有する第１のクロック信号線と、
   前記第１クロック信号とは逆相からなる第２クロック信号を有する第２のクロック信号線からなり、
   前記第３のクロック信号入力線は前記第１のクロック信号線と接続されており、
   前記第４のクロック信号入力線は前記第２のクロック信号線と接続されていることを特徴とする駆動回路。
7. 請求項１から請求項６のいずれか１項に記載の駆動回路を備えたアクティブマトリクスパネル。
8. 請求項１から請求項６のいずれか１項に記載の駆動回路を備えた表示パネル。

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