JP2000221927A - 集積回路装置およびそれを用いた液晶表示装置 - Google Patents
集積回路装置およびそれを用いた液晶表示装置Info
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Abstract
(57)【要約】
【課題】 半導体チップに含まれるＲＯＭデコーダの面
積の縮小を図る。 【解決手段】 半導体チップの長尺方向に配置される６
個の出力を有する６４個の回路ブロック４０３の各Ｄ／
Ａコンバータ４１６は、ＰＲＯＭデコーダ４１６Ｐの３
段をチップ長尺方向に隣接して一まとめにすると共に、
ＮＲＯＭデコーダ４１６Ｎの３段をチップ長尺方向に隣
接して一まとめにしＰＲＯＭデコーダ４１６Ｐにチップ
長尺方向に隣接配置することにより、ＰＲＯＭデコーダ
４１６ＰとＮＲＯＭデコーダ４１６Ｎとが隣接される個
所は回路ブロック４０３内で１個所となり、また隣接す
る回路ブロック４０３で一導電型ＲＯＭデコーダ４１６
Ｐと他導電型ＲＯＭデコーダ４１６Ｎとをミラー配置す
ることにより、隣接する回路ブロック４０３間で一導電
型ＲＯＭデコーダ４１６Ｐと他導電型ＲＯＭデコーダ４
１６Ｎとの隣接個所は発生しないので、Ｄ／Ａコンバー
タ４１６のチップ長尺方向のレイアウト寸法を小さくす
ることができる。
積の縮小を図る。 【解決手段】 半導体チップの長尺方向に配置される６
個の出力を有する６４個の回路ブロック４０３の各Ｄ／
Ａコンバータ４１６は、ＰＲＯＭデコーダ４１６Ｐの３
段をチップ長尺方向に隣接して一まとめにすると共に、
ＮＲＯＭデコーダ４１６Ｎの３段をチップ長尺方向に隣
接して一まとめにしＰＲＯＭデコーダ４１６Ｐにチップ
長尺方向に隣接配置することにより、ＰＲＯＭデコーダ
４１６ＰとＮＲＯＭデコーダ４１６Ｎとが隣接される個
所は回路ブロック４０３内で１個所となり、また隣接す
る回路ブロック４０３で一導電型ＲＯＭデコーダ４１６
Ｐと他導電型ＲＯＭデコーダ４１６Ｎとをミラー配置す
ることにより、隣接する回路ブロック４０３間で一導電
型ＲＯＭデコーダ４１６Ｐと他導電型ＲＯＭデコーダ４
１６Ｎとの隣接個所は発生しないので、Ｄ／Ａコンバー
タ４１６のチップ長尺方向のレイアウト寸法を小さくす
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置および
それを用いたアクティブマトリックス型でドット反転駆
動方式の液晶表示装置に関する。
それを用いたアクティブマトリックス型でドット反転駆
動方式の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリックス型でドット反転
駆動方式の液晶表示装置の液晶表示モジュールは、図１
２に示すように液晶パネル１００と液晶パネル１００の
外周に配置した駆動装置２００とを具備している。液晶
パネル１００は、液晶を介して互いに対向配置した２枚
のガラス基板で構成され、リア側の基板にはＴＦＴ（薄
膜トランジスタ）と画素電極が、フロント側の基板には
コモン電極とカラーフィルタが形成されている。リア側
の基板にはＴＦＴと画素電極がマトリックス状に形成さ
れ、これらのＴＦＴと画素電極を水平方向に延在し、垂
直方向に並設されるゲート線と、垂直方向に延在し、水
平方向に並設されるデータ線が接続している。駆動装置
２００は、ゲート線に接続される垂直ドライバ２１０
と、データ線に接続される水平ドライバ２２０とで構成
されている。垂直ドライバ２１０からあるゲート線に走
査信号が供給されることにより、このゲート線に接続さ
れているＴＦＴがオンし、水平ドライバ２２０からデー
タ線に供給された表示データ信号がこのオンしたＴＦＴ
を介して画素電極に供給され、この画素電極とコモン電
極で液晶に電界が加わり、光学的変化を起こして表示を
行う。
駆動方式の液晶表示装置の液晶表示モジュールは、図１
２に示すように液晶パネル１００と液晶パネル１００の
外周に配置した駆動装置２００とを具備している。液晶
パネル１００は、液晶を介して互いに対向配置した２枚
のガラス基板で構成され、リア側の基板にはＴＦＴ（薄
膜トランジスタ）と画素電極が、フロント側の基板には
コモン電極とカラーフィルタが形成されている。リア側
の基板にはＴＦＴと画素電極がマトリックス状に形成さ
れ、これらのＴＦＴと画素電極を水平方向に延在し、垂
直方向に並設されるゲート線と、垂直方向に延在し、水
平方向に並設されるデータ線が接続している。駆動装置
２００は、ゲート線に接続される垂直ドライバ２１０
と、データ線に接続される水平ドライバ２２０とで構成
されている。垂直ドライバ２１０からあるゲート線に走
査信号が供給されることにより、このゲート線に接続さ
れているＴＦＴがオンし、水平ドライバ２２０からデー
タ線に供給された表示データ信号がこのオンしたＴＦＴ
を介して画素電極に供給され、この画素電極とコモン電
極で液晶に電界が加わり、光学的変化を起こして表示を
行う。
【０００３】各ドライバ２１０，２２０のモジュールへ
の実装は、例えばＸＧＡ（１０２４×７６８画素）表示
の場合、 水平ドライバ２２０は、データ線はＲ（赤）、Ｇ
（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０
７２本のデータ線を駆動する必要があり、例えば、３８
４本分の駆動能力を有する水平ドライバ２２０を液晶パ
ネル１００の上側外周に８個をカスケード接続で片側配
置される。 垂直ドライバ２１０は、７６８本のゲート線を駆動す
る必要があり、例えば１９２本分の駆動能力を有する垂
直ドライバ２１０を液晶パネル１００の左側外周に４個
をカスケード接続で片側配置される。 また、ドライバ２１０，２２０は長尺矩形の半導体チッ
プからなる集積回路装置で構成され、この集積回路装置
のモジュールへの実装は、ＴＣＰ（テープキャリアパッ
ケージ）に各集積回路装置を搭載して、液晶パネル１０
０の対応する辺に半導体チップの長辺側で平行配置され
る。
の実装は、例えばＸＧＡ（１０２４×７６８画素）表示
の場合、 水平ドライバ２２０は、データ線はＲ（赤）、Ｇ
（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０
７２本のデータ線を駆動する必要があり、例えば、３８
４本分の駆動能力を有する水平ドライバ２２０を液晶パ
ネル１００の上側外周に８個をカスケード接続で片側配
置される。 垂直ドライバ２１０は、７６８本のゲート線を駆動す
る必要があり、例えば１９２本分の駆動能力を有する垂
直ドライバ２１０を液晶パネル１００の左側外周に４個
をカスケード接続で片側配置される。 また、ドライバ２１０，２２０は長尺矩形の半導体チッ
プからなる集積回路装置で構成され、この集積回路装置
のモジュールへの実装は、ＴＣＰ（テープキャリアパッ
ケージ）に各集積回路装置を搭載して、液晶パネル１０
０の対応する辺に半導体チップの長辺側で平行配置され
る。
【０００４】本出願の発明は上記ドライバ２１０，２２
０のうち水平ドライバ２２０についてのものであり、以
下、水平ドライバ２２０の概略構成について図１３を参
照して説明する。水平ドライバ２２０は表示データとし
てＲ、Ｇ、Ｂ各色６ビット表示データを供給することに
より６４階調の負極性および正極性階調電圧を負極性お
よび正極性駆動電圧としてデータ線に奇数線と偶数線と
で極性が相異なるようにして１水平期間毎に交互に出力
するもので、主回路としてシフトレジスタ２２１、デー
タレジスタ２２２、ラッチ２２３、レベルシフタ２２
４、Ｄ／Ａコンバータ２２５およびボルテージフォロア
出力回路２２６を有している。シフトレジスタ２２１
は、例えば、６４ビット双方向性でシフト方向切換え入
力により右シフト・スタートパルス入出力または左シフ
ト・スタートパルス入出力が選択され、クロック入力の
エッジでスタートパルスのＨレベルを読込み、データ取
込み用の制御信号を順次生成し、データレジスタ２２２
に出力する。データレジスタ２２２はシフトレジスタ２
２１の各段からの制御信号に基づき６段毎に順次６ビッ
ト表示データを読み込み、ラッチ２２３はデータレジス
タ２２２に読み込まれた表示データをラッチ入力のエッ
ジで、レベルシフタ２２４を介してＤ／Ａコンバータ２
２５に１水平期間毎に一括出力する。Ｄ／Ａコンバータ
２２５は各出力に対応する表示データに基づきγ補正電
源入力により内部の階調電圧発生回路で生成された６４
階調の負極性および正極性階調電圧のうち１つづつを内
部のＲＯＭデコーダで選択してボルテージフォロア出力
回路２２６を介して各データ線に負極性および正極性駆
動電圧として奇数線と偶数線とで極性が相異なるように
して１水平期間毎に交互に出力する。
０のうち水平ドライバ２２０についてのものであり、以
下、水平ドライバ２２０の概略構成について図１３を参
照して説明する。水平ドライバ２２０は表示データとし
てＲ、Ｇ、Ｂ各色６ビット表示データを供給することに
より６４階調の負極性および正極性階調電圧を負極性お
よび正極性駆動電圧としてデータ線に奇数線と偶数線と
で極性が相異なるようにして１水平期間毎に交互に出力
するもので、主回路としてシフトレジスタ２２１、デー
タレジスタ２２２、ラッチ２２３、レベルシフタ２２
４、Ｄ／Ａコンバータ２２５およびボルテージフォロア
出力回路２２６を有している。シフトレジスタ２２１
は、例えば、６４ビット双方向性でシフト方向切換え入
力により右シフト・スタートパルス入出力または左シフ
ト・スタートパルス入出力が選択され、クロック入力の
エッジでスタートパルスのＨレベルを読込み、データ取
込み用の制御信号を順次生成し、データレジスタ２２２
に出力する。データレジスタ２２２はシフトレジスタ２
２１の各段からの制御信号に基づき６段毎に順次６ビッ
ト表示データを読み込み、ラッチ２２３はデータレジス
タ２２２に読み込まれた表示データをラッチ入力のエッ
ジで、レベルシフタ２２４を介してＤ／Ａコンバータ２
２５に１水平期間毎に一括出力する。Ｄ／Ａコンバータ
２２５は各出力に対応する表示データに基づきγ補正電
源入力により内部の階調電圧発生回路で生成された６４
階調の負極性および正極性階調電圧のうち１つづつを内
部のＲＯＭデコーダで選択してボルテージフォロア出力
回路２２６を介して各データ線に負極性および正極性駆
動電圧として奇数線と偶数線とで極性が相異なるように
して１水平期間毎に交互に出力する。
【０００５】次に、水平ドライバ２２０としてＴＣＰに
搭載される従来の集積回路装置をデータ線３８４本分の
駆動能力を有するものとして図７を参照して説明する。
図において、３０１は長尺矩形の半導体チップで、半導
体チップ３０１には、長辺に沿う中央部に上記で説明し
た水平ドライバ２２０の回路が内部回路３０２として配
置されている。図示しないが、長辺に沿う両外周部の
内、液晶パネル側に配置される外周部にデータ線３８４
本分に対応した出力用パッドが内部回路２と接続されて
配置され、反対側の外周部にスタートパルス入出力、シ
フト方向切り替え入力、クロック入力、データ入力、ラ
ッチ入力等の入力用パッドと正電源、負電源、γ補正電
源の電源用パッドが内部回路３０２と接続されて配置さ
れている。尚、出力用パッドの一部は液晶パネル側の長
辺の他に短辺または入力側の長辺にも配置されることが
ある。
搭載される従来の集積回路装置をデータ線３８４本分の
駆動能力を有するものとして図７を参照して説明する。
図において、３０１は長尺矩形の半導体チップで、半導
体チップ３０１には、長辺に沿う中央部に上記で説明し
た水平ドライバ２２０の回路が内部回路３０２として配
置されている。図示しないが、長辺に沿う両外周部の
内、液晶パネル側に配置される外周部にデータ線３８４
本分に対応した出力用パッドが内部回路２と接続されて
配置され、反対側の外周部にスタートパルス入出力、シ
フト方向切り替え入力、クロック入力、データ入力、ラ
ッチ入力等の入力用パッドと正電源、負電源、γ補正電
源の電源用パッドが内部回路３０２と接続されて配置さ
れている。尚、出力用パッドの一部は液晶パネル側の長
辺の他に短辺または入力側の長辺にも配置されることが
ある。
【０００６】次に、内部回路３０２について図８を参照
して説明する。尚、説明を簡明にするために、６出力を
有するものを図示して説明し、階調電圧発生回路等の共
通回路および外部からの電源入力や信号入力の図示を省
略する。内部回路３０２は、１段が６出力に対応する１
段（３８４出力の場合は６４段）のシフトレジスタ３１
１と、６出力分に対応する６段（３８４出力の場合は３
８４段）のデータレジスタ３１２と、２入力２出力の切
り替えスイッチが３段（３８４出力の場合は１９２段）
の第１切り替えスイッチ３１３と、６出力分に対応する
６段（３８４出力の場合は３８４段）のラッチ３１４
と、６出力分に対応する６段（３８４出力の場合は３８
４段）のレベルシフタ３１５と、３段（３８４出力の場
合は１９２段）のＮＲＯＭデコーダ３１６Ｎと３段（３
８４出力の場合は１９２段）のＰＲＯＭデコーダ３１６
Ｐとを半導体チップ３０１の長尺方向に１段づつ交互に
配置したＤ／Ａコンバータ３１６と、２入力２出力の切
り替えスイッチが３段（３８４出力の場合は１９２段）
の第２切り替えスイッチ３１７と、６出力分に対応する
６段（３８４出力の場合は３８４段）のボルテージフォ
ロア出力回路３１８とをボルテージフォロア出力回路３
１８を半導体チップ３０１の液晶パネル側の長辺側にし
て順次、段配置して構成し、シフトレジスタ３１１とデ
ータレジスタ３１２間を配線３２１と、データレジスタ
３１２と第１切り替えスイッチ３１３間を配線３２２
と、第１切り替えスイッチ３１３とラッチ３１４間を配
線３２３と、ラッチ３１４とレベルシフタ３１５間を配
線３２４と、レベルシフタ３１５とＤ／Ａコンバータ３
１６間を配線３２５と、Ｄ／Ａコンバータ３１６と第２
切り替えスイッチ３１７間を配線３２６と、第２切り替
えスイッチ３１７とボルテージフォロア出力回路３１８
間を配線３２７とで接続している。
して説明する。尚、説明を簡明にするために、６出力を
有するものを図示して説明し、階調電圧発生回路等の共
通回路および外部からの電源入力や信号入力の図示を省
略する。内部回路３０２は、１段が６出力に対応する１
段（３８４出力の場合は６４段）のシフトレジスタ３１
１と、６出力分に対応する６段（３８４出力の場合は３
８４段）のデータレジスタ３１２と、２入力２出力の切
り替えスイッチが３段（３８４出力の場合は１９２段）
の第１切り替えスイッチ３１３と、６出力分に対応する
６段（３８４出力の場合は３８４段）のラッチ３１４
と、６出力分に対応する６段（３８４出力の場合は３８
４段）のレベルシフタ３１５と、３段（３８４出力の場
合は１９２段）のＮＲＯＭデコーダ３１６Ｎと３段（３
８４出力の場合は１９２段）のＰＲＯＭデコーダ３１６
Ｐとを半導体チップ３０１の長尺方向に１段づつ交互に
配置したＤ／Ａコンバータ３１６と、２入力２出力の切
り替えスイッチが３段（３８４出力の場合は１９２段）
の第２切り替えスイッチ３１７と、６出力分に対応する
６段（３８４出力の場合は３８４段）のボルテージフォ
ロア出力回路３１８とをボルテージフォロア出力回路３
１８を半導体チップ３０１の液晶パネル側の長辺側にし
て順次、段配置して構成し、シフトレジスタ３１１とデ
ータレジスタ３１２間を配線３２１と、データレジスタ
３１２と第１切り替えスイッチ３１３間を配線３２２
と、第１切り替えスイッチ３１３とラッチ３１４間を配
線３２３と、ラッチ３１４とレベルシフタ３１５間を配
線３２４と、レベルシフタ３１５とＤ／Ａコンバータ３
１６間を配線３２５と、Ｄ／Ａコンバータ３１６と第２
切り替えスイッチ３１７間を配線３２６と、第２切り替
えスイッチ３１７とボルテージフォロア出力回路３１８
間を配線３２７とで接続している。
【０００７】内部回路３０２の動作は、シフトレジスタ
３１１において、シフト方向切換え入力により、例え
ば、右シフト・スタートパルス入出力が選択されると１
水平期間毎にシフトレジスタ３１１にクロック入力のエ
ッジでスタートパルスのＨレベルが読込まれ次段の内部
回路３０２に右シフト・スタートパルスとして出力され
ると共に、データ取込み用の制御信号がデータレジスタ
３１２の第１段目から第６段目に出力される。データレ
ジスタ３１２は１水平期間毎にシフトレジスタ３１１の
制御信号により第１段目から第６段目の各段に６ビット
の表示データを取込み、データレジスタ３１２の奇数段
である第ｉ（ｉ＝１，３，５）段目に取込まれた表示デ
ータは第１切り替えスイッチ３１３の第（ｉ＋１）／２
段目の一入力側に出力されると共に、データレジスタ３
１２の偶数段である第（ｉ＋１）段目に取込まれた表示
データは第１切り替えスイッチ３１３の第（ｉ＋１）段
目の他入力側に出力される。第１切り替えスイッチ３１
３は１水平期間毎に第（ｉ＋１）／２段目の一入力側と
他入力側に供給された表示データをラッチ３１４の第ｉ
段目と第（ｉ＋１）段目に交互にそれぞれ出力する。ラ
ッチ３１４は１水平期間毎に第ｉ段目と第（ｉ＋１）段
目に供給された表示データをラッチ入力のエッジでレベ
ルシフタ３１５を介してＤ／Ａコンバータ３１６の内部
のＮＲＯＭデコーダ３１６ＮとＰＲＯＭデコーダ３１６
Ｐの各第（ｉ＋１）／２段目にそれぞれ一括出力する。
Ｄ／Ａコンバータ３１６は内部のＮＲＯＭデコーダ３１
６Ｎの第１段目から第３段目に供給された表示データに
基づき６４階調の負の階調電圧のうち１つづつを第２切
り替えスイッチ３１７の第（ｉ＋１）／２段目の一入力
側にそれぞれ出力すると共に、内部のＰＲＯＭデコーダ
３１６Ｐの第（ｉ＋１）／２段目に供給された表示デー
タに基づき６４階調の正の階調電圧のうち１つを第２切
り替えスイッチ３１７の第（ｉ＋１）／２段目の他入力
側にそれぞれ出力する。第２切り替えスイッチ３１７は
第（ｉ＋１）／２段目のそれぞれの一入力側に供給され
た負極性階調電圧と他入力側に供給された正極性階調電
圧をボルテージフォロア出力回路３１８の奇数段である
第ｉ段目と偶数段である第（ｉ＋１）段目とに極性が相
異なるようにして１水平期間毎に交互にそれぞれ出力す
る。ボルテージフォロア出力回路３１８は第１段目から
第６段目の各段に供給された負極性階調電圧と正極性階
調電圧を奇数段と偶数段とで極性が相異なるようにして
１水平期間毎に交互に奇数データ線と偶数データ線とに
出力する。
３１１において、シフト方向切換え入力により、例え
ば、右シフト・スタートパルス入出力が選択されると１
水平期間毎にシフトレジスタ３１１にクロック入力のエ
ッジでスタートパルスのＨレベルが読込まれ次段の内部
回路３０２に右シフト・スタートパルスとして出力され
ると共に、データ取込み用の制御信号がデータレジスタ
３１２の第１段目から第６段目に出力される。データレ
ジスタ３１２は１水平期間毎にシフトレジスタ３１１の
制御信号により第１段目から第６段目の各段に６ビット
の表示データを取込み、データレジスタ３１２の奇数段
である第ｉ（ｉ＝１，３，５）段目に取込まれた表示デ
ータは第１切り替えスイッチ３１３の第（ｉ＋１）／２
段目の一入力側に出力されると共に、データレジスタ３
１２の偶数段である第（ｉ＋１）段目に取込まれた表示
データは第１切り替えスイッチ３１３の第（ｉ＋１）段
目の他入力側に出力される。第１切り替えスイッチ３１
３は１水平期間毎に第（ｉ＋１）／２段目の一入力側と
他入力側に供給された表示データをラッチ３１４の第ｉ
段目と第（ｉ＋１）段目に交互にそれぞれ出力する。ラ
ッチ３１４は１水平期間毎に第ｉ段目と第（ｉ＋１）段
目に供給された表示データをラッチ入力のエッジでレベ
ルシフタ３１５を介してＤ／Ａコンバータ３１６の内部
のＮＲＯＭデコーダ３１６ＮとＰＲＯＭデコーダ３１６
Ｐの各第（ｉ＋１）／２段目にそれぞれ一括出力する。
Ｄ／Ａコンバータ３１６は内部のＮＲＯＭデコーダ３１
６Ｎの第１段目から第３段目に供給された表示データに
基づき６４階調の負の階調電圧のうち１つづつを第２切
り替えスイッチ３１７の第（ｉ＋１）／２段目の一入力
側にそれぞれ出力すると共に、内部のＰＲＯＭデコーダ
３１６Ｐの第（ｉ＋１）／２段目に供給された表示デー
タに基づき６４階調の正の階調電圧のうち１つを第２切
り替えスイッチ３１７の第（ｉ＋１）／２段目の他入力
側にそれぞれ出力する。第２切り替えスイッチ３１７は
第（ｉ＋１）／２段目のそれぞれの一入力側に供給され
た負極性階調電圧と他入力側に供給された正極性階調電
圧をボルテージフォロア出力回路３１８の奇数段である
第ｉ段目と偶数段である第（ｉ＋１）段目とに極性が相
異なるようにして１水平期間毎に交互にそれぞれ出力す
る。ボルテージフォロア出力回路３１８は第１段目から
第６段目の各段に供給された負極性階調電圧と正極性階
調電圧を奇数段と偶数段とで極性が相異なるようにして
１水平期間毎に交互に奇数データ線と偶数データ線とに
出力する。
【０００８】次に、Ｄ／Ａコンバータ３１６に含まれる
ＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１
６Ｎの回路構成について説明する。ＰＲＯＭデコーダ３
１６Ｐは図９に示すように、Ｐチャネルエンハンスメン
ト形トランジスタ１ＰとＰチャネルデプレッション形ト
ランジスタ２Ｐ（常時オン状態）とを所定位置で６４行
と１２列にマトリックス配置している。各行はトランジ
スタ１Ｐとトランジスタ２Ｐ（常時オン状態）とがトラ
ンジスタ１Ｐのドレイン及びトランジスタ２Ｐのソース
又はトランジスタ１Ｐのソース及びトランジスタ２Ｐの
ドレインで直列接続されたものを一対としてそれらが更
に六対組み合わされトランジスタ直列回路３Ｐを構成し
ている。各行の各対は各対のトランジスタの一方のゲー
トが列毎に共通接続されたゲート列４Ｐａと、他方のゲ
ートが列毎に共通接続されたゲート列４Ｐｂとでゲート
列対４Ｐを構成している。各トランジスタ直列回路３Ｐ
の一端側である第１列目のトランジスタ１Ｐ又は２Ｐの
ソースには図示しない階調電圧発生回路から６４階調の
正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ供給される。
各ゲート列対４Ｐには前段回路から液晶表示パネルのデ
ータ線に対応する６ビットの表示データＤＰ１，ＤＰ
２，…，ＤＰ６がゲート列４Ｐａに正相ＤＰ１，ＤＰ
２，…，ＤＰ６で供給され、ゲート列４Ｐｂに逆相ＤＰ
１バー，ＤＰ２バー，…，ＤＰ６バーで供給される。各
トランジスタ直列回路３Ｐの他端側である第１２列目の
トランジスタ１Ｐ又は２Ｐのドレインは共通接続され、
後段回路に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示デ
ータに対応する１つの階調電圧が出力される。
ＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１
６Ｎの回路構成について説明する。ＰＲＯＭデコーダ３
１６Ｐは図９に示すように、Ｐチャネルエンハンスメン
ト形トランジスタ１ＰとＰチャネルデプレッション形ト
ランジスタ２Ｐ（常時オン状態）とを所定位置で６４行
と１２列にマトリックス配置している。各行はトランジ
スタ１Ｐとトランジスタ２Ｐ（常時オン状態）とがトラ
ンジスタ１Ｐのドレイン及びトランジスタ２Ｐのソース
又はトランジスタ１Ｐのソース及びトランジスタ２Ｐの
ドレインで直列接続されたものを一対としてそれらが更
に六対組み合わされトランジスタ直列回路３Ｐを構成し
ている。各行の各対は各対のトランジスタの一方のゲー
トが列毎に共通接続されたゲート列４Ｐａと、他方のゲ
ートが列毎に共通接続されたゲート列４Ｐｂとでゲート
列対４Ｐを構成している。各トランジスタ直列回路３Ｐ
の一端側である第１列目のトランジスタ１Ｐ又は２Ｐの
ソースには図示しない階調電圧発生回路から６４階調の
正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ供給される。
各ゲート列対４Ｐには前段回路から液晶表示パネルのデ
ータ線に対応する６ビットの表示データＤＰ１，ＤＰ
２，…，ＤＰ６がゲート列４Ｐａに正相ＤＰ１，ＤＰ
２，…，ＤＰ６で供給され、ゲート列４Ｐｂに逆相ＤＰ
１バー，ＤＰ２バー，…，ＤＰ６バーで供給される。各
トランジスタ直列回路３Ｐの他端側である第１２列目の
トランジスタ１Ｐ又は２Ｐのドレインは共通接続され、
後段回路に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示デ
ータに対応する１つの階調電圧が出力される。
【０００９】ＮＲＯＭデコーダ３１６Ｎは図１０に示す
ように、Ｎチャネルエンハンスメント形トランジスタ１
ＮとＮチャネルデプレッション形トランジスタ２Ｎ（常
時オン状態）とを所定位置で６４行と１２列にマトリッ
クス配置している。各行はトランジスタ１Ｎとトランジ
スタ２Ｎ（常時オン状態）とがトランジスタ１Ｎのドレ
イン及びトランジスタ２Ｎのソース又はトランジスタ１
Ｎのソース及びトランジスタ２Ｎのドレインで直列接続
されたものを一対としてそれらが更に六対組み合わされ
トランジスタ直列回路３Ｎを構成している。各行の各対
は各対のトランジスタの一方のゲートが列毎に共通接続
されたゲート列４Ｎａと、他方のゲートが列毎に共通接
続されたゲート列４Ｎｂとでゲート列対４Ｎを構成して
いる。各トランジスタ直列回路４Ｎの一端側である第１
列目のトランジスタ１Ｎ又は２Ｎのドレインには図示し
ない階調電圧発生回路から６４階調の負極性階調電圧Ｖ
Ｎ1 〜ＶＮ64がそれぞれ供給される。各ゲート列対４Ｎ
には前段回路から液晶表示パネルのデータ線に対応する
６ビットの表示データＤＮ１，ＤＮ２，…，ＤＮ６がゲ
ート列４Ｎａに正相ＤＮ１，ＤＮ２，…，ＤＮ６で供給
され、ゲート列４Ｎｂに逆相ＤＮ１バー，ＤＮ２バー，
…，ＤＮ６バーで供給される。各トランジスタ直列回路
３Ｎの他端側である第１２列目のトランジスタ１Ｎ又は
２Ｎのドレインは共通接続され、後段回路に負極性階調
電圧ＶＮ1 〜ＶＮ64のうち表示データに対応する１つの
階調電圧が出力される。
ように、Ｎチャネルエンハンスメント形トランジスタ１
ＮとＮチャネルデプレッション形トランジスタ２Ｎ（常
時オン状態）とを所定位置で６４行と１２列にマトリッ
クス配置している。各行はトランジスタ１Ｎとトランジ
スタ２Ｎ（常時オン状態）とがトランジスタ１Ｎのドレ
イン及びトランジスタ２Ｎのソース又はトランジスタ１
Ｎのソース及びトランジスタ２Ｎのドレインで直列接続
されたものを一対としてそれらが更に六対組み合わされ
トランジスタ直列回路３Ｎを構成している。各行の各対
は各対のトランジスタの一方のゲートが列毎に共通接続
されたゲート列４Ｎａと、他方のゲートが列毎に共通接
続されたゲート列４Ｎｂとでゲート列対４Ｎを構成して
いる。各トランジスタ直列回路４Ｎの一端側である第１
列目のトランジスタ１Ｎ又は２Ｎのドレインには図示し
ない階調電圧発生回路から６４階調の負極性階調電圧Ｖ
Ｎ1 〜ＶＮ64がそれぞれ供給される。各ゲート列対４Ｎ
には前段回路から液晶表示パネルのデータ線に対応する
６ビットの表示データＤＮ１，ＤＮ２，…，ＤＮ６がゲ
ート列４Ｎａに正相ＤＮ１，ＤＮ２，…，ＤＮ６で供給
され、ゲート列４Ｎｂに逆相ＤＮ１バー，ＤＮ２バー，
…，ＤＮ６バーで供給される。各トランジスタ直列回路
３Ｎの他端側である第１２列目のトランジスタ１Ｎ又は
２Ｎのドレインは共通接続され、後段回路に負極性階調
電圧ＶＮ1 〜ＶＮ64のうち表示データに対応する１つの
階調電圧が出力される。
【００１０】以上の構成のＰＲＯＭデコーダ３１６Ｐお
よびＮＲＯＭデコーダ３１６Ｎの動作を説明する。各ト
ランジスタ直列回路３Ｐ，３Ｎの一端側である第１列目
のトランジスタ１Ｐ，１Ｎ又は２Ｐ，２Ｎのソースに６
４階調の階調電圧ＶＰ1 〜ＶＰ64，ＶＮ1 〜ＶＮ64が与
えられる。この状態で各ゲート列対４Ｐ，４Ｎに”Ｈ
（ハイレベル）”又は”Ｌ”の所定のデータ信号ＤＰ
１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６
がゲート列４Ｐａ，４Ｎａに正相ＤＰ１，ＤＰ２，…，
ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲー
ト列４Ｐｂ，４Ｎｂに逆相ＤＰ１バー，ＤＰ２バー，
…，ＤＰ６バー，ＤＮ１バー，ＤＮ２バー，…，ＤＮ６
バーでそれぞれ供給されると各トランジスタ直列回路３
Ｐ，３Ｎの内選択された１つのトランジスタ直列回路３
Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオン状態
（トランジスタ２Ｐ，２Ｎは常時オン状態）となり、そ
のトランジスタ直列回路３Ｐ，３Ｎに与えられている階
調電圧が取り出される。
よびＮＲＯＭデコーダ３１６Ｎの動作を説明する。各ト
ランジスタ直列回路３Ｐ，３Ｎの一端側である第１列目
のトランジスタ１Ｐ，１Ｎ又は２Ｐ，２Ｎのソースに６
４階調の階調電圧ＶＰ1 〜ＶＰ64，ＶＮ1 〜ＶＮ64が与
えられる。この状態で各ゲート列対４Ｐ，４Ｎに”Ｈ
（ハイレベル）”又は”Ｌ”の所定のデータ信号ＤＰ
１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６
がゲート列４Ｐａ，４Ｎａに正相ＤＰ１，ＤＰ２，…，
ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲー
ト列４Ｐｂ，４Ｎｂに逆相ＤＰ１バー，ＤＰ２バー，
…，ＤＰ６バー，ＤＮ１バー，ＤＮ２バー，…，ＤＮ６
バーでそれぞれ供給されると各トランジスタ直列回路３
Ｐ，３Ｎの内選択された１つのトランジスタ直列回路３
Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオン状態
（トランジスタ２Ｐ，２Ｎは常時オン状態）となり、そ
のトランジスタ直列回路３Ｐ，３Ｎに与えられている階
調電圧が取り出される。
【００１１】上記回路構成のＰＲＯＭデコーダ３１６Ｐ
とＮＲＯＭデコーダ３１６Ｎの半導体チップ３０１上で
のパターン配置は、図１１に示すように３段のＰＲＯＭ
デコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６Ｎが
半導体チップ３０１の長尺方向に１段づつ交互に配置さ
れている。各ＰＲＯＭデコーダ３１６ＰはＰ型半導体基
板１１に配列されたＮウェル１２内に、６４行１２列の
マトリックス配置されたトランジスタ１Ｐ，２Ｐのソー
スおよびドレインとなるＰ型拡散層１３Ｐと、６対のゲ
ート列対４Ｐとなるゲート配線１４Ｐとを含んで構成さ
れている。各第１列目のトランジスタ１Ｐ又は２Ｐのソ
ースとなるＰ型拡散層１３Ｐは行毎に金属配線１５Ｐに
より電気的に共通接続（●印で図示する）され階調電圧
発生回路から各正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞ
れ供給されるようになっている。各第１２列目のトラン
ジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層１３Ｐ
は列毎に金属配線１６Ｐにより電気的に共通接続（■印
で図示する）され後段回路に正極性階調電圧ＶＰ1 〜Ｖ
Ｐ64のうち表示データに対応する１つの階調電圧が出力
されるようになっている。各ＮＲＯＭデコーダ３１６Ｎ
はＮウェル１２にチップ長尺方向に隣接してＰ型半導体
基板１１内に、６４行１２列のマトリックス配置された
トランジスタ１Ｎ，２Ｎのソースおよびドレインとなる
Ｎ型拡散層１３Ｎと、６対のゲート列対４Ｎとなるゲー
ト配線１４Ｎとを含んで構成されている。各第１列目の
トランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層
１３Ｎは行毎に金属配線１５Ｎにより電気的に共通接続
（●印で図示する）され階調電圧発生回路から各負極性
階調電圧ＶＮ1 〜ＶＮ64がそれぞれ供給されるようにな
っている。各第１２列目のトランジスタ１Ｎ又は２Ｎの
ソースとなるＮ型拡散層１３Ｎは列毎に金属配線１６Ｎ
により電気的に共通接続（■印で図示する）され後段回
路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示データに
対応する１つの階調電圧が出力されるようになってい
る。金属配線１５Ｐと金属配線１５Ｎを交互に配置する
ようにＰ型拡散層１３ＰとＮ型拡散層１３Ｎはチップ短
尺方向に互いに半ピッチずらして配置している。
とＮＲＯＭデコーダ３１６Ｎの半導体チップ３０１上で
のパターン配置は、図１１に示すように３段のＰＲＯＭ
デコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６Ｎが
半導体チップ３０１の長尺方向に１段づつ交互に配置さ
れている。各ＰＲＯＭデコーダ３１６ＰはＰ型半導体基
板１１に配列されたＮウェル１２内に、６４行１２列の
マトリックス配置されたトランジスタ１Ｐ，２Ｐのソー
スおよびドレインとなるＰ型拡散層１３Ｐと、６対のゲ
ート列対４Ｐとなるゲート配線１４Ｐとを含んで構成さ
れている。各第１列目のトランジスタ１Ｐ又は２Ｐのソ
ースとなるＰ型拡散層１３Ｐは行毎に金属配線１５Ｐに
より電気的に共通接続（●印で図示する）され階調電圧
発生回路から各正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞ
れ供給されるようになっている。各第１２列目のトラン
ジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層１３Ｐ
は列毎に金属配線１６Ｐにより電気的に共通接続（■印
で図示する）され後段回路に正極性階調電圧ＶＰ1 〜Ｖ
Ｐ64のうち表示データに対応する１つの階調電圧が出力
されるようになっている。各ＮＲＯＭデコーダ３１６Ｎ
はＮウェル１２にチップ長尺方向に隣接してＰ型半導体
基板１１内に、６４行１２列のマトリックス配置された
トランジスタ１Ｎ，２Ｎのソースおよびドレインとなる
Ｎ型拡散層１３Ｎと、６対のゲート列対４Ｎとなるゲー
ト配線１４Ｎとを含んで構成されている。各第１列目の
トランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層
１３Ｎは行毎に金属配線１５Ｎにより電気的に共通接続
（●印で図示する）され階調電圧発生回路から各負極性
階調電圧ＶＮ1 〜ＶＮ64がそれぞれ供給されるようにな
っている。各第１２列目のトランジスタ１Ｎ又は２Ｎの
ソースとなるＮ型拡散層１３Ｎは列毎に金属配線１６Ｎ
により電気的に共通接続（■印で図示する）され後段回
路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示データに
対応する１つの階調電圧が出力されるようになってい
る。金属配線１５Ｐと金属配線１５Ｎを交互に配置する
ようにＰ型拡散層１３ＰとＮ型拡散層１３Ｎはチップ短
尺方向に互いに半ピッチずらして配置している。
【００１２】
【発明が解決しようとする課題】ところで、３段のＰＲ
ＯＭデコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６
Ｎをチップ長尺方向に１段づつ交互に配置するときＰＲ
ＯＭデコーダ３１６Ｐを配置するためのＮウェル１２を
設けており、例えば、ＮＲＯＭデコーダ３１６Ｎのトラ
ンジスタ１Ｎ，２Ｎのチップ長尺方向の寸法を２μｍと
して、Ｎ型拡散層１３ＮはＮウェル１２から１２本のゲ
ート列２４μｍに対して約２倍の５０μｍ程度で離間し
ている。３８４本出力の場合、Ｎ型拡散層１３ＮとＮウ
ェル１２との隣接個所は３８３個所あり、３８３×５０
μｍ≒１９ｍｍとなり半導体チップ３０１の長尺方向の
寸法に占める割合が大きいという第１の問題があった。
また、３段のＰＲＯＭデコーダ３１６Ｐと３段のＮＲＯ
Ｍデコーダ３１６Ｎをチップ長尺方向に１段づつ交互に
配置しており、階調電圧発生回路からの正極性階調電圧
をＰＲＯＭデコーダ３１６Ｐに供給および負極性階調電
圧をＮＲＯＭデコーダ３１６Ｎに供給するのに、正極性
階調電圧を供給する金属配線１５ＰがＮＲＯＭデコーダ
３１６Ｎ上を介して、また負極性階調電圧を供給する金
属配線１５ＮがＰＲＯＭデコーダ３１６Ｐ上を介して配
置しなければならず、Ｐ型拡散層１３ＰとＮ型拡散層１
３Ｎはチップ短尺方向に互いに半ピッチずらして配置
し、チップ短尺方向のＮ型拡散層１３Ｎ間に金属配線１
５Ｐを配置およびＰ型拡散層１３Ｐ間に金属配線１５Ｎ
を配置するためのレイアウト面積を確保しなければなら
ないという第２の問題があった。本発明は上記問題点に
鑑みてなされたものであり、第１の課題は、第１の問題
点を解決するために、半導体チップ上の内部回路をＬ個
の出力を有するＭ段の回路ブロックで構成し、各駆動ブ
ロック単位にＬ／２段の一導電型ＲＯＭデコーダを隣接
して一まとめに配置すると共に、Ｌ／２段の他導電型Ｒ
ＯＭデコーダを隣接して一まとめにし一導電型ＲＯＭデ
コーダに隣接配置することにより、一導電型ＲＯＭデコ
ーダと他導電型ＲＯＭデコーダとの隣接個所を各回路ブ
ロック内で１個所にした集積回路装置およびそれを用い
た液晶表示装置を提供することである。第２の課題は、
第２の問題を解決するために、第１の問題を解決した集
積回路装置およびそれを用いた液晶表示装置において、
回路ブロック内の一導電型ＲＯＭデコーダと他導電型Ｒ
ＯＭデコーダ間、又は、回路ブロック間に階調電圧発生
回路を配置して正極性階調電圧を供給する金属配線は他
導電型ＲＯＭデコーダ上を介さずに、負極性階調電圧を
供給する金属配線は一導電型ＲＯＭデコーダ上を介さず
に配置した集積回路装置およびそれを用いた液晶表示装
置を提供することである。
ＯＭデコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６
Ｎをチップ長尺方向に１段づつ交互に配置するときＰＲ
ＯＭデコーダ３１６Ｐを配置するためのＮウェル１２を
設けており、例えば、ＮＲＯＭデコーダ３１６Ｎのトラ
ンジスタ１Ｎ，２Ｎのチップ長尺方向の寸法を２μｍと
して、Ｎ型拡散層１３ＮはＮウェル１２から１２本のゲ
ート列２４μｍに対して約２倍の５０μｍ程度で離間し
ている。３８４本出力の場合、Ｎ型拡散層１３ＮとＮウ
ェル１２との隣接個所は３８３個所あり、３８３×５０
μｍ≒１９ｍｍとなり半導体チップ３０１の長尺方向の
寸法に占める割合が大きいという第１の問題があった。
また、３段のＰＲＯＭデコーダ３１６Ｐと３段のＮＲＯ
Ｍデコーダ３１６Ｎをチップ長尺方向に１段づつ交互に
配置しており、階調電圧発生回路からの正極性階調電圧
をＰＲＯＭデコーダ３１６Ｐに供給および負極性階調電
圧をＮＲＯＭデコーダ３１６Ｎに供給するのに、正極性
階調電圧を供給する金属配線１５ＰがＮＲＯＭデコーダ
３１６Ｎ上を介して、また負極性階調電圧を供給する金
属配線１５ＮがＰＲＯＭデコーダ３１６Ｐ上を介して配
置しなければならず、Ｐ型拡散層１３ＰとＮ型拡散層１
３Ｎはチップ短尺方向に互いに半ピッチずらして配置
し、チップ短尺方向のＮ型拡散層１３Ｎ間に金属配線１
５Ｐを配置およびＰ型拡散層１３Ｐ間に金属配線１５Ｎ
を配置するためのレイアウト面積を確保しなければなら
ないという第２の問題があった。本発明は上記問題点に
鑑みてなされたものであり、第１の課題は、第１の問題
点を解決するために、半導体チップ上の内部回路をＬ個
の出力を有するＭ段の回路ブロックで構成し、各駆動ブ
ロック単位にＬ／２段の一導電型ＲＯＭデコーダを隣接
して一まとめに配置すると共に、Ｌ／２段の他導電型Ｒ
ＯＭデコーダを隣接して一まとめにし一導電型ＲＯＭデ
コーダに隣接配置することにより、一導電型ＲＯＭデコ
ーダと他導電型ＲＯＭデコーダとの隣接個所を各回路ブ
ロック内で１個所にした集積回路装置およびそれを用い
た液晶表示装置を提供することである。第２の課題は、
第２の問題を解決するために、第１の問題を解決した集
積回路装置およびそれを用いた液晶表示装置において、
回路ブロック内の一導電型ＲＯＭデコーダと他導電型Ｒ
ＯＭデコーダ間、又は、回路ブロック間に階調電圧発生
回路を配置して正極性階調電圧を供給する金属配線は他
導電型ＲＯＭデコーダ上を介さずに、負極性階調電圧を
供給する金属配線は一導電型ＲＯＭデコーダ上を介さず
に配置した集積回路装置およびそれを用いた液晶表示装
置を提供することである。
【００１３】
【課題を解決するための手段】（１）本発明の集積回路
装置は、Ｌ（偶数）個の出力を有する回路ブロックを長
尺矩形の半導体チップの長尺方向にＭ段配置し、回路ブ
ロックに含まれるＤ／Ａコンバータの一導電型ＲＯＭデ
コーダと他導電型ＲＯＭデコーダとからの一極性階調電
圧と他極性階調電圧とを前記出力から奇数番目出力と偶
数番目出力とで極性が相異なるようにして１水平期間毎
に交互に出力する集積回路装置であって、前記一導電型
ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接
して一まとめに配置されると共に、前記他導電型ＲＯＭ
デコーダが（Ｌ／２）段をチップ長尺方向に隣接して一
まとめして前記一導電型ＲＯＭデコーダにチップ長尺方
向に隣接配置されている。本手段によれば、集積回路装
置としての半導体チップにＬ個の出力を有する回路ブロ
ックをＭ段配置し、各駆動ブロック単位に一導電型ＲＯ
Ｍデコーダの（Ｌ／２）段をチップ長尺方向に隣接して
一まとめにすると共に、他導電型ＲＯＭデコーダの（Ｌ
／２）段をチップ長尺方向に隣接して一まとめにし一導
電型ＲＯＭデコーダにチップ長尺方向に隣接配置するこ
とにより、各回路ブロック内の一導電型ＲＯＭデコーダ
と他導電型ＲＯＭデコーダとの隣接個所は１個所だけと
することができる。 （２）本発明の集積回路装置は上記（１）項において、
前記Ｄ／Ａコンバータが隣接する回路ブロックにおいて
前記一導電型ＲＯＭデコーダと前記他導電型ＲＯＭデコ
ーダとをミラー配置している。本手段によれば、隣接す
る回路ブロックで一導電型ＲＯＭデコーダと他導電型Ｒ
ＯＭデコーダをミラー配置することにより、隣接する回
路ブロック間で一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダとの隣接個所は発生しない。 （３）本発明の集積回路装置は上記（１）項において、
前記一導電型ＲＯＭデコーダの（Ｌ／２）段が一導電型
半導体基板に形成された１つの他導電型ウェルに配置さ
れ、前記他導電型ＲＯＭデコーダの（Ｌ／２）段が前記
他導電型ウェルに隣接して前記一導電型半導体基板に配
置されている。 （４）本発明の集積回路装置は上記（１）項において、
前記一導電型ＲＯＭデコーダの各段がＮビット表示デー
タに基づいて（２のＮ乗）階調のうちの１階調の一極性
階調電圧を出力し、他導電型ＲＯＭデコーダの各段がＮ
ビット表示データに基づいて（２のＮ乗）階調のうちの
１階調の他極性階調電圧を出力する。 （５）本発明の集積回路装置は上記（２）項において、
前記ミラー配置により互いに隣接する一導電型ＲＯＭデ
コーダの各（Ｌ／２）段が一導電型半導体基板に形成さ
れた１つの他導電型ウェルに配置され、前記ミラー配置
により互いに隣接する他導電型ＲＯＭデコーダの各（Ｌ
／２）段が前記他導電型ウェルに隣接して前記一導電型
半導体基板に配置されている。 （６）本発明の集積回路装置は上記（４）項において、
前記一導電型ＲＯＭデコーダが一導電型エンハンスメン
ト形トランジスタと一導電型デプレッション形トランジ
スタとを所定配置で（２のＮ乗）行と２Ｎ列にマトリッ
クス配置して構成され、行毎に一導電型エンハンスメン
ト形トランジスタと一導電型デプレッション形トランジ
スタとの２個を１対とするＮ対をソースとドレインとで
接続した第１の直列回路を有すると共に、各対の一方の
トランジスタのゲートが列毎に共通接続された一方のゲ
ート列と他方のトランジスタのゲートが列毎に共通接続
された他方のゲート列とからなる第１のゲート列対を有
し、前記各第１のトランジスタ直列回路の一端は前記
（２のＮ乗）階調の一極性階調電圧が接続され他端は共
通接続されて後段に接続されると共に、前記第１のゲー
ト列対の一方のゲート列が前記表示データの正相に接続
され他方のゲート列が前記表示データの逆相に接続さ
れ、前記他導電型ＲＯＭデコーダが、他導電型エンハン
スメント形トランジスタと他導電型デプレッション形ト
ランジスタとを所定配置で（２のＮ乗）行と２Ｎ列にマ
トリックス配置して構成され、行毎に他導電型エンハン
スメント形トランジスタと他導電型デプレッション形ト
ランジスタとの２個を１対とするＮ対をソースとドレイ
ンとで接続した第２の直列回路を有すると共に、各対の
一方のトランジスタのゲートが列毎に共通接続された一
方のゲート列と他方のトランジスタのゲートが列毎に共
通接続された他方のゲート列とからなる第２のゲート列
対を有し、前記各第２のトランジスタ直列回路の一端は
前記（２のＮ乗）階調の他極性階調電圧が接続され他端
は共通接続されて後段に接続されると共に、前記第２の
ゲート列対の一方のゲート列が前記表示データの正相に
接続され他方のゲート列が前記表示データの逆相に接続
されている。 （７）本発明の集積回路装置は上記（６）項におい
て、、前記一導電型ＲＯＭデコーダの各段のトランジス
タのソースおよびドレインが一導電型半導体基板に形成
された１つの他導電型ウェルに一導電型拡散層として形
成され、前記他導電型ＲＯＭデコーダの各段のソースお
よびドレインが前記他導電型ウェルに隣接して前記一導
電型半導体基板に他導電型拡散層として形成されてい
る。本手段によれば、集積回路装置としての半導体チッ
プ上の内部回路をＬ個の出力を有するＭ段の回路ブロッ
クで構成し、各駆動ブロック単位に一導電型ＲＯＭデコ
ーダの（Ｌ／２）段をチップ長尺方向に隣接して一まと
めにすると共に、他導電型ＲＯＭデコーダの（Ｌ／２）
段をチップ長尺方向に隣接して一まとめにし一導電型Ｒ
ＯＭデコーダにチップ長尺方向に隣接配置することによ
り、一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダ
との隣接個所は回路ブロック内で１個所だけとすること
ができる。 （８）本発明の集積回路装置は、上記（４）項におい
て、前記（２のＮ乗）階調の一極性階調電圧および他極
性階調電圧が、前記回路ブロック内または回路ブロック
間で隣接する一導電型ＲＯＭデコーダと他導電型ＲＯＭ
デコーダ間に配置した階調電圧発生回路により一導電型
ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに供給さ
れる。本手段によれば、階調電圧発生回路と一導電型Ｒ
ＯＭデコーダとが他導電型ＲＯＭデコーダ上を介さず接
続できるとともに、階調電圧発生回路と他導電型ＲＯＭ
デコーダとが一導電型ＲＯＭデコーダ上を介さず接続で
きるので、階調電圧発生回路から一導電型ＲＯＭデコー
ダへの配線が他導電型ＲＯＭデコーダ上に不要であると
ともに、他導電型ＲＯＭデコーダへの配線が一導電型Ｒ
ＯＭデコーダ上に不要となる。 （９）本発明の集積回路装置は、上記（８）項におい
て、前記階調電圧発生回路がポリシリコンからなるラダ
ー抵抗で構成されている。 （１０）本発明の液晶表示装置は、上記（１）乃至
（８）項のうち一の集積回路装置が液晶パネルのデータ
線駆動用でテープキャリアパッケージに搭載されたこと
を特徴とする。
装置は、Ｌ（偶数）個の出力を有する回路ブロックを長
尺矩形の半導体チップの長尺方向にＭ段配置し、回路ブ
ロックに含まれるＤ／Ａコンバータの一導電型ＲＯＭデ
コーダと他導電型ＲＯＭデコーダとからの一極性階調電
圧と他極性階調電圧とを前記出力から奇数番目出力と偶
数番目出力とで極性が相異なるようにして１水平期間毎
に交互に出力する集積回路装置であって、前記一導電型
ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接
して一まとめに配置されると共に、前記他導電型ＲＯＭ
デコーダが（Ｌ／２）段をチップ長尺方向に隣接して一
まとめして前記一導電型ＲＯＭデコーダにチップ長尺方
向に隣接配置されている。本手段によれば、集積回路装
置としての半導体チップにＬ個の出力を有する回路ブロ
ックをＭ段配置し、各駆動ブロック単位に一導電型ＲＯ
Ｍデコーダの（Ｌ／２）段をチップ長尺方向に隣接して
一まとめにすると共に、他導電型ＲＯＭデコーダの（Ｌ
／２）段をチップ長尺方向に隣接して一まとめにし一導
電型ＲＯＭデコーダにチップ長尺方向に隣接配置するこ
とにより、各回路ブロック内の一導電型ＲＯＭデコーダ
と他導電型ＲＯＭデコーダとの隣接個所は１個所だけと
することができる。 （２）本発明の集積回路装置は上記（１）項において、
前記Ｄ／Ａコンバータが隣接する回路ブロックにおいて
前記一導電型ＲＯＭデコーダと前記他導電型ＲＯＭデコ
ーダとをミラー配置している。本手段によれば、隣接す
る回路ブロックで一導電型ＲＯＭデコーダと他導電型Ｒ
ＯＭデコーダをミラー配置することにより、隣接する回
路ブロック間で一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダとの隣接個所は発生しない。 （３）本発明の集積回路装置は上記（１）項において、
前記一導電型ＲＯＭデコーダの（Ｌ／２）段が一導電型
半導体基板に形成された１つの他導電型ウェルに配置さ
れ、前記他導電型ＲＯＭデコーダの（Ｌ／２）段が前記
他導電型ウェルに隣接して前記一導電型半導体基板に配
置されている。 （４）本発明の集積回路装置は上記（１）項において、
前記一導電型ＲＯＭデコーダの各段がＮビット表示デー
タに基づいて（２のＮ乗）階調のうちの１階調の一極性
階調電圧を出力し、他導電型ＲＯＭデコーダの各段がＮ
ビット表示データに基づいて（２のＮ乗）階調のうちの
１階調の他極性階調電圧を出力する。 （５）本発明の集積回路装置は上記（２）項において、
前記ミラー配置により互いに隣接する一導電型ＲＯＭデ
コーダの各（Ｌ／２）段が一導電型半導体基板に形成さ
れた１つの他導電型ウェルに配置され、前記ミラー配置
により互いに隣接する他導電型ＲＯＭデコーダの各（Ｌ
／２）段が前記他導電型ウェルに隣接して前記一導電型
半導体基板に配置されている。 （６）本発明の集積回路装置は上記（４）項において、
前記一導電型ＲＯＭデコーダが一導電型エンハンスメン
ト形トランジスタと一導電型デプレッション形トランジ
スタとを所定配置で（２のＮ乗）行と２Ｎ列にマトリッ
クス配置して構成され、行毎に一導電型エンハンスメン
ト形トランジスタと一導電型デプレッション形トランジ
スタとの２個を１対とするＮ対をソースとドレインとで
接続した第１の直列回路を有すると共に、各対の一方の
トランジスタのゲートが列毎に共通接続された一方のゲ
ート列と他方のトランジスタのゲートが列毎に共通接続
された他方のゲート列とからなる第１のゲート列対を有
し、前記各第１のトランジスタ直列回路の一端は前記
（２のＮ乗）階調の一極性階調電圧が接続され他端は共
通接続されて後段に接続されると共に、前記第１のゲー
ト列対の一方のゲート列が前記表示データの正相に接続
され他方のゲート列が前記表示データの逆相に接続さ
れ、前記他導電型ＲＯＭデコーダが、他導電型エンハン
スメント形トランジスタと他導電型デプレッション形ト
ランジスタとを所定配置で（２のＮ乗）行と２Ｎ列にマ
トリックス配置して構成され、行毎に他導電型エンハン
スメント形トランジスタと他導電型デプレッション形ト
ランジスタとの２個を１対とするＮ対をソースとドレイ
ンとで接続した第２の直列回路を有すると共に、各対の
一方のトランジスタのゲートが列毎に共通接続された一
方のゲート列と他方のトランジスタのゲートが列毎に共
通接続された他方のゲート列とからなる第２のゲート列
対を有し、前記各第２のトランジスタ直列回路の一端は
前記（２のＮ乗）階調の他極性階調電圧が接続され他端
は共通接続されて後段に接続されると共に、前記第２の
ゲート列対の一方のゲート列が前記表示データの正相に
接続され他方のゲート列が前記表示データの逆相に接続
されている。 （７）本発明の集積回路装置は上記（６）項におい
て、、前記一導電型ＲＯＭデコーダの各段のトランジス
タのソースおよびドレインが一導電型半導体基板に形成
された１つの他導電型ウェルに一導電型拡散層として形
成され、前記他導電型ＲＯＭデコーダの各段のソースお
よびドレインが前記他導電型ウェルに隣接して前記一導
電型半導体基板に他導電型拡散層として形成されてい
る。本手段によれば、集積回路装置としての半導体チッ
プ上の内部回路をＬ個の出力を有するＭ段の回路ブロッ
クで構成し、各駆動ブロック単位に一導電型ＲＯＭデコ
ーダの（Ｌ／２）段をチップ長尺方向に隣接して一まと
めにすると共に、他導電型ＲＯＭデコーダの（Ｌ／２）
段をチップ長尺方向に隣接して一まとめにし一導電型Ｒ
ＯＭデコーダにチップ長尺方向に隣接配置することによ
り、一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダ
との隣接個所は回路ブロック内で１個所だけとすること
ができる。 （８）本発明の集積回路装置は、上記（４）項におい
て、前記（２のＮ乗）階調の一極性階調電圧および他極
性階調電圧が、前記回路ブロック内または回路ブロック
間で隣接する一導電型ＲＯＭデコーダと他導電型ＲＯＭ
デコーダ間に配置した階調電圧発生回路により一導電型
ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに供給さ
れる。本手段によれば、階調電圧発生回路と一導電型Ｒ
ＯＭデコーダとが他導電型ＲＯＭデコーダ上を介さず接
続できるとともに、階調電圧発生回路と他導電型ＲＯＭ
デコーダとが一導電型ＲＯＭデコーダ上を介さず接続で
きるので、階調電圧発生回路から一導電型ＲＯＭデコー
ダへの配線が他導電型ＲＯＭデコーダ上に不要であると
ともに、他導電型ＲＯＭデコーダへの配線が一導電型Ｒ
ＯＭデコーダ上に不要となる。 （９）本発明の集積回路装置は、上記（８）項におい
て、前記階調電圧発生回路がポリシリコンからなるラダ
ー抵抗で構成されている。 （１０）本発明の液晶表示装置は、上記（１）乃至
（８）項のうち一の集積回路装置が液晶パネルのデータ
線駆動用でテープキャリアパッケージに搭載されたこと
を特徴とする。
【００１４】
【発明の実施の形態】以下に、第１実施例として、第１
の課題を解決した水平ドライバ用の集積回路装置を例え
ば、データ線Ｓ本として３８４本分の駆動能力を有する
ものとして図１乃至図３を参照して説明する。図１にお
いて、４０１は長尺矩形の半導体チップで、半導体チッ
プ４０１には、長辺に沿う中央部に図１３で説明した水
平ドライバ２２０と概略構成が同様の回路が内部回路４
０２として配置されている。図示しないが、長辺に沿う
両外周部の内、液晶パネル側に配置される外周部にデー
タ線３８４本分に対応した出力用パッドが内部回路４０
２と接続されて配置され、反対側の外周部にスタートパ
ルス入出力、シフト方向切り替え入力、クロック入力、
データ入力、ラッチ入力等の入力用パッドと正電源、負
電源、γ補正電源の電源用パッドが内部回路４０２と接
続されて配置されている。尚、出力用パッドの一部は液
晶パネル側の長辺の他に短辺または入力側の長辺にも配
置されることがある。内部回路４０２内はレイアウト的
に例えば、Ｌ個＝６個の出力を有する回路ブロック４０
３をＭ＝Ｓ／Ｌ＝６４段、チップ長尺方向に隣接配置
し、全体でＳ＝３８４個の出力となるように構成してい
る。回路ブロック４０３は奇数段目の回路ブロック４０
３ａと偶数段目の回路ブロック４０３ｂとで回路配置が
一部異なっている。
の課題を解決した水平ドライバ用の集積回路装置を例え
ば、データ線Ｓ本として３８４本分の駆動能力を有する
ものとして図１乃至図３を参照して説明する。図１にお
いて、４０１は長尺矩形の半導体チップで、半導体チッ
プ４０１には、長辺に沿う中央部に図１３で説明した水
平ドライバ２２０と概略構成が同様の回路が内部回路４
０２として配置されている。図示しないが、長辺に沿う
両外周部の内、液晶パネル側に配置される外周部にデー
タ線３８４本分に対応した出力用パッドが内部回路４０
２と接続されて配置され、反対側の外周部にスタートパ
ルス入出力、シフト方向切り替え入力、クロック入力、
データ入力、ラッチ入力等の入力用パッドと正電源、負
電源、γ補正電源の電源用パッドが内部回路４０２と接
続されて配置されている。尚、出力用パッドの一部は液
晶パネル側の長辺の他に短辺または入力側の長辺にも配
置されることがある。内部回路４０２内はレイアウト的
に例えば、Ｌ個＝６個の出力を有する回路ブロック４０
３をＭ＝Ｓ／Ｌ＝６４段、チップ長尺方向に隣接配置
し、全体でＳ＝３８４個の出力となるように構成してい
る。回路ブロック４０３は奇数段目の回路ブロック４０
３ａと偶数段目の回路ブロック４０３ｂとで回路配置が
一部異なっている。
【００１５】次に、回路ブロック４０３ａ，４０３ｂに
ついて図２を参照して説明する。尚、階調電圧発生回路
等の共通回路および外部からの電源入力や信号入力の図
示を省略する。回路ブロック４０３ａ，４０３ｂは、ク
ロック入力のエッジでスタートパルスのＨレベルを読込
むことによりデータ取込み用の制御信号を生成する１段
が６出力に対応する１段のシフトレジスタ４１１と、シ
フトレジスタ４１１からの制御信号により、例えばＮビ
ットとして６ビットの表示データを取り込む６段のデー
タレジスタ４１２と、データレジスタ４１２の奇数段で
あるｉ段目（ｉ＝１，３，５）と偶数段である（ｉ＋
１）段目に取込まれた表示データを交互に出力する２入
力２出力の３段の第１切り替えスイッチ４１３と、第１
切り替えスイッチ４１３からの表示データをラッチ入力
のエッジで一括出力する６段のラッチ４１４と、ラッチ
４１４からの表示データの電圧レベルを次段回路を駆動
できるレベルに変換する６段のレベルシフタ４１５と、
（２のＮ乗）階調である６４階調の一極性である正の階
調電圧が供給されレベルシフタ４１５からの表示データ
に基づき各段からその階調電圧のうち１つづつを出力す
る３段をチップ長尺方向に隣接して一まとめにした一導
電型ＲＯＭデコーダであるＰＲＯＭデコーダ４１６Ｐと
６４階調の他極性である負の階調電圧が供給されレベル
シフタ４１５からの表示データに基づき各段からその階
調電圧のうち１つづつを出力する３段をチップ長尺方向
に隣接して一まとめにした他導電型ＲＯＭデコーダであ
るＮＲＯＭデコーダ４１６Ｎとを半導体チップ４０１の
長尺方向に隣接配置したＤ／Ａコンバータ４１６と、Ｄ
／Ａコンバータ４１６からの正および負の階調電圧を交
互に一出力側と他出力側に出力する２入力２出力の３段
の第２切り替えスイッチ４１７と、第２切り替えスイッ
チ４１７の一出力側と他出力側からの階調電圧を奇数段
と偶数段にそれぞれ出力する６段のボルテージフォロア
出力回路４１８とをボルテージフォロア出力回路４１８
を半導体チップ４０１の液晶パネル側の長辺側にして順
次、段配置して構成し、シフトレジスタ４１１とデータ
レジスタ４１２間を配線４２１と、データレジスタ４１
２と第１切り替えスイッチ４１３間を配線４２２と、第
１切り替えスイッチ４１３とラッチ４１４間を配線４２
３と、ラッチ４１４とレベルシフタ４１５間を配線４２
４と、レベルシフタ４１５とＤ／Ａコンバータ４１６間
を配線４２５と、Ｄ／Ａコンバータ４１６と第２切り替
えスイッチ４１７間を配線４２６と、第２切り替えスイ
ッチ４１７とボルテージフォロア出力回路４１８間を配
線４２７とで接続している。
ついて図２を参照して説明する。尚、階調電圧発生回路
等の共通回路および外部からの電源入力や信号入力の図
示を省略する。回路ブロック４０３ａ，４０３ｂは、ク
ロック入力のエッジでスタートパルスのＨレベルを読込
むことによりデータ取込み用の制御信号を生成する１段
が６出力に対応する１段のシフトレジスタ４１１と、シ
フトレジスタ４１１からの制御信号により、例えばＮビ
ットとして６ビットの表示データを取り込む６段のデー
タレジスタ４１２と、データレジスタ４１２の奇数段で
あるｉ段目（ｉ＝１，３，５）と偶数段である（ｉ＋
１）段目に取込まれた表示データを交互に出力する２入
力２出力の３段の第１切り替えスイッチ４１３と、第１
切り替えスイッチ４１３からの表示データをラッチ入力
のエッジで一括出力する６段のラッチ４１４と、ラッチ
４１４からの表示データの電圧レベルを次段回路を駆動
できるレベルに変換する６段のレベルシフタ４１５と、
（２のＮ乗）階調である６４階調の一極性である正の階
調電圧が供給されレベルシフタ４１５からの表示データ
に基づき各段からその階調電圧のうち１つづつを出力す
る３段をチップ長尺方向に隣接して一まとめにした一導
電型ＲＯＭデコーダであるＰＲＯＭデコーダ４１６Ｐと
６４階調の他極性である負の階調電圧が供給されレベル
シフタ４１５からの表示データに基づき各段からその階
調電圧のうち１つづつを出力する３段をチップ長尺方向
に隣接して一まとめにした他導電型ＲＯＭデコーダであ
るＮＲＯＭデコーダ４１６Ｎとを半導体チップ４０１の
長尺方向に隣接配置したＤ／Ａコンバータ４１６と、Ｄ
／Ａコンバータ４１６からの正および負の階調電圧を交
互に一出力側と他出力側に出力する２入力２出力の３段
の第２切り替えスイッチ４１７と、第２切り替えスイッ
チ４１７の一出力側と他出力側からの階調電圧を奇数段
と偶数段にそれぞれ出力する６段のボルテージフォロア
出力回路４１８とをボルテージフォロア出力回路４１８
を半導体チップ４０１の液晶パネル側の長辺側にして順
次、段配置して構成し、シフトレジスタ４１１とデータ
レジスタ４１２間を配線４２１と、データレジスタ４１
２と第１切り替えスイッチ４１３間を配線４２２と、第
１切り替えスイッチ４１３とラッチ４１４間を配線４２
３と、ラッチ４１４とレベルシフタ４１５間を配線４２
４と、レベルシフタ４１５とＤ／Ａコンバータ４１６間
を配線４２５と、Ｄ／Ａコンバータ４１６と第２切り替
えスイッチ４１７間を配線４２６と、第２切り替えスイ
ッチ４１７とボルテージフォロア出力回路４１８間を配
線４２７とで接続している。
【００１６】回路ブロック４０３ａのＤ／Ａコンバータ
４１６のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ
４１６Ｎが例えば、図２に示すように配置されていると
すると回路ブロック４０３ｂのＤ／Ａコンバータ４１６
のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６
Ｎはこれとは逆配置され、隣接する回路ブロック４０３
ａと回路ブロック４０３ｂとでＰＲＯＭデコーダ４１６
ＰとＮＲＯＭデコーダ４１６Ｎとがミラー配置となるよ
うにしている。ここで、Ｄ／Ａコンバータ４１６に含ま
れるＰＲＯＭデコーダ４１６ＰおよびＮＲＯＭデコーダ
４１６Ｎの各段は、例えば、図９および図１０と同一の
回路構成である。
４１６のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ
４１６Ｎが例えば、図２に示すように配置されていると
すると回路ブロック４０３ｂのＤ／Ａコンバータ４１６
のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６
Ｎはこれとは逆配置され、隣接する回路ブロック４０３
ａと回路ブロック４０３ｂとでＰＲＯＭデコーダ４１６
ＰとＮＲＯＭデコーダ４１６Ｎとがミラー配置となるよ
うにしている。ここで、Ｄ／Ａコンバータ４１６に含ま
れるＰＲＯＭデコーダ４１６ＰおよびＮＲＯＭデコーダ
４１６Ｎの各段は、例えば、図９および図１０と同一の
回路構成である。
【００１７】配線４２１はシフトレジスタ４１１とデー
タレジスタ４１２の第１段目から第６段目間を接続して
いる。配線４２２はデータレジスタ４１２の第ｉ（ｉ＝
１，３，５）段目と第１切り替えスイッチ４１３の（ｉ
＋１）／２段目の２入力の一入力側間、データレジスタ
４１２の第（ｉ＋１）段目と第１切り替えスイッチ４１
３の（ｉ＋１）／２段目の２入力の他入力側間をそれぞ
れ６本で接続している。配線４２３は第１切り替えスイ
ッチ４１３の１段目の２出力の一出力側とラッチ４１４
の第１段目間、第１切り替えスイッチ４１３の２段目の
２出力の一出力側とラッチ４１４の第３段目間、第１切
り替えスイッチ４１３の３段目の２出力の一出力側とラ
ッチ４１４の第２段目間、第１切り替えスイッチ４１３
の１段目の２出力の他出力側とラッチ４１４の第５段目
間、第１切り替えスイッチ４１３の２段目の２出力の他
出力側とラッチ４１４の第４段目間、および第１切り替
えスイッチ４１３の３段目の２出力の他出力側とラッチ
４１４の第６段目間をそれぞれ６本で接続している。配
線４２４はラッチ４１４の第ｊ（ｊ＝１，２，…、６）
段目とレベルシフタ４１５の第ｊ段目間をそれぞれ６本
で接続している。配線４２５は回路ブロック４０３ａの
場合、図のとおり、レベルシフタ４１５の第ｋ（ｋ＝
１，２，３）段目とＮＲＯＭデコーダ４１６Ｎの第ｋ段
目間およびレベルシフタ４１５の第（ｋ＋３）段目とＰ
ＲＯＭデコーダ４１６Ｐの第ｋ段目間をそれぞれ１２本
で接続し、回路ブロック４０３ｂの場合、図とは異な
り、レベルシフタ４１５の第ｋ（ｋ＝１，２，３）段目
とＰＲＯＭデコーダ４１６Ｐの第ｋ段目間およびレベル
シフタ４１５の第（ｋ＋３）段目とＮＲＯＭデコーダ４
１６Ｎの第ｋ段目間をそれぞれ１２本で接続している。
配線４２６は回路ブロック４０３ａの場合、図のとお
り、ＮＲＯＭデコーダ４１６Ｎの第１段目と第２切り替
えスイッチ４１７の第１段目の２入力の一入力側間、Ｎ
ＲＯＭデコーダ４１６Ｎの第２段目と第２切り替えスイ
ッチ４１７の第３段目の２入力の一入力側間、ＮＲＯＭ
デコーダ４１６Ｎの第３段目と第２切り替えスイッチ４
１７の第２段目の２入力の一入力側間、ＰＲＯＭデコー
ダ４１６Ｐの第１段目と第２切り替えスイッチ４１７の
第２段目の２入力の他入力側間、ＰＲＯＭデコーダ４１
６Ｐの第２段目と第２切り替えスイッチ４１７の第１段
目の２入力の他入力側間、およびＰＲＯＭデコーダ４１
６Ｐの第３段目と第２切り替えスイッチ４１７の第３段
目の２入力の他入力側間をそれぞれ１本で接続し、回路
ブロック４０３ｂの場合、図とは異なり、ＰＲＯＭデコ
ーダ４１６Ｐの第１段目と第２切り替えスイッチ４１７
の第１段目の２入力の一入力側間、ＰＲＯＭデコーダ４
１６Ｐの第２段目と第２切り替えスイッチ４１７の第３
段目の２入力の一入力側間、ＰＲＯＭデコーダ４１６Ｐ
の第３段目と第２切り替えスイッチ４１７の第２段目の
２入力の一入力側間、ＮＲＯＭデコーダ４１６Ｎの第１
段目と第２切り替えスイッチ４１７の第２段目の２入力
の他入力側間、ＮＲＯＭデコーダ４１６Ｎの第２段目と
第２切り替えスイッチ４１７の第１段目の２入力の他入
力側間、およびＮＲＯＭデコーダ４１６Ｎの第３段目と
第２切り替えスイッチ４１７の第３段目の２入力の他入
力側間をそれぞれ１本で接続している。配線４２７は第
２切り替えスイッチ４１７の第（ｉ＋１）／２（ｉ＝
１，３，５）段目の２出力の一出力とボルテージフォロ
ア出力回路４１８の第ｉ段目間、および第２切り替えス
イッチ４１７の第（ｉ＋１）／２段目の２出力の他出力
とボルテージフォロア出力回路４１８の第（ｉ＋１）段
目間をそれぞれ１本で接続している。
タレジスタ４１２の第１段目から第６段目間を接続して
いる。配線４２２はデータレジスタ４１２の第ｉ（ｉ＝
１，３，５）段目と第１切り替えスイッチ４１３の（ｉ
＋１）／２段目の２入力の一入力側間、データレジスタ
４１２の第（ｉ＋１）段目と第１切り替えスイッチ４１
３の（ｉ＋１）／２段目の２入力の他入力側間をそれぞ
れ６本で接続している。配線４２３は第１切り替えスイ
ッチ４１３の１段目の２出力の一出力側とラッチ４１４
の第１段目間、第１切り替えスイッチ４１３の２段目の
２出力の一出力側とラッチ４１４の第３段目間、第１切
り替えスイッチ４１３の３段目の２出力の一出力側とラ
ッチ４１４の第２段目間、第１切り替えスイッチ４１３
の１段目の２出力の他出力側とラッチ４１４の第５段目
間、第１切り替えスイッチ４１３の２段目の２出力の他
出力側とラッチ４１４の第４段目間、および第１切り替
えスイッチ４１３の３段目の２出力の他出力側とラッチ
４１４の第６段目間をそれぞれ６本で接続している。配
線４２４はラッチ４１４の第ｊ（ｊ＝１，２，…、６）
段目とレベルシフタ４１５の第ｊ段目間をそれぞれ６本
で接続している。配線４２５は回路ブロック４０３ａの
場合、図のとおり、レベルシフタ４１５の第ｋ（ｋ＝
１，２，３）段目とＮＲＯＭデコーダ４１６Ｎの第ｋ段
目間およびレベルシフタ４１５の第（ｋ＋３）段目とＰ
ＲＯＭデコーダ４１６Ｐの第ｋ段目間をそれぞれ１２本
で接続し、回路ブロック４０３ｂの場合、図とは異な
り、レベルシフタ４１５の第ｋ（ｋ＝１，２，３）段目
とＰＲＯＭデコーダ４１６Ｐの第ｋ段目間およびレベル
シフタ４１５の第（ｋ＋３）段目とＮＲＯＭデコーダ４
１６Ｎの第ｋ段目間をそれぞれ１２本で接続している。
配線４２６は回路ブロック４０３ａの場合、図のとお
り、ＮＲＯＭデコーダ４１６Ｎの第１段目と第２切り替
えスイッチ４１７の第１段目の２入力の一入力側間、Ｎ
ＲＯＭデコーダ４１６Ｎの第２段目と第２切り替えスイ
ッチ４１７の第３段目の２入力の一入力側間、ＮＲＯＭ
デコーダ４１６Ｎの第３段目と第２切り替えスイッチ４
１７の第２段目の２入力の一入力側間、ＰＲＯＭデコー
ダ４１６Ｐの第１段目と第２切り替えスイッチ４１７の
第２段目の２入力の他入力側間、ＰＲＯＭデコーダ４１
６Ｐの第２段目と第２切り替えスイッチ４１７の第１段
目の２入力の他入力側間、およびＰＲＯＭデコーダ４１
６Ｐの第３段目と第２切り替えスイッチ４１７の第３段
目の２入力の他入力側間をそれぞれ１本で接続し、回路
ブロック４０３ｂの場合、図とは異なり、ＰＲＯＭデコ
ーダ４１６Ｐの第１段目と第２切り替えスイッチ４１７
の第１段目の２入力の一入力側間、ＰＲＯＭデコーダ４
１６Ｐの第２段目と第２切り替えスイッチ４１７の第３
段目の２入力の一入力側間、ＰＲＯＭデコーダ４１６Ｐ
の第３段目と第２切り替えスイッチ４１７の第２段目の
２入力の一入力側間、ＮＲＯＭデコーダ４１６Ｎの第１
段目と第２切り替えスイッチ４１７の第２段目の２入力
の他入力側間、ＮＲＯＭデコーダ４１６Ｎの第２段目と
第２切り替えスイッチ４１７の第１段目の２入力の他入
力側間、およびＮＲＯＭデコーダ４１６Ｎの第３段目と
第２切り替えスイッチ４１７の第３段目の２入力の他入
力側間をそれぞれ１本で接続している。配線４２７は第
２切り替えスイッチ４１７の第（ｉ＋１）／２（ｉ＝
１，３，５）段目の２出力の一出力とボルテージフォロ
ア出力回路４１８の第ｉ段目間、および第２切り替えス
イッチ４１７の第（ｉ＋１）／２段目の２出力の他出力
とボルテージフォロア出力回路４１８の第（ｉ＋１）段
目間をそれぞれ１本で接続している。
【００１８】回路ブロック４０３ａ，４０３ｂの動作
は、シフトレジスタ４１１において、シフト方向切換え
入力により、例えば、右シフト・スタートパルス入出力
が選択されると１水平期間毎にシフトレジスタ４１１に
クロック入力のエッジでスタートパルスのＨレベルが読
込まれ次段の回路ブロック４０３ｂ，４０３ａの右シフ
ト・スタートパルスとして出力されると共に、データ取
込み用の制御信号がデータレジスタ回路４１２の第１段
目から第６段目に出力される。データレジスタ４１２は
１水平期間毎にシフトレジスタ４１１の制御信号により
第１段目から第６段目の各段に６ビットの表示データを
取込み、データレジスタ４１２の奇数段である第ｉ（ｉ
＝１，３，５）段目に取込まれた表示データは第１切り
替えスイッチ４１３の第（ｉ＋１）／２段目の一入力側
に出力されると共に、データレジスタ４１２の偶数段で
ある第（ｉ＋１）段目に取込まれた表示データは第１切
り替えスイッチ４１３の第（ｉ＋１）／２段目の他入力
側に出力される。尚、回路ブロック４０３ａで、例え
ば、奇数番目出力である出力Ｓｉに対応する表示データ
がデータレジスタ４１２の奇数段である第ｉ段目から取
込まれ、偶数番目出力である出力Ｓ(i+1)に対応する表
示データがデータレジスタ４１２の偶数段である第（ｉ
＋１）段目から取込まれるとすると、回路ブロック４０
３ｂでは、奇数番目出力である出力Ｓｉに対応する表示
データがデータレジスタ４１２の偶数段である第（ｉ＋
１）段目から取込まれ、偶数番目出力である出力Ｓ(i+
1)に対応する表示データがデータレジスタ４１２の奇数
段である第ｉ段目から取込まれる。第１切り替えスイッ
チ４１３は１水平期間毎に、第１段目の一入力側と他入
力側とに供給された表示データが交互にラッチ４１４の
第１段目と第５段目とに、第２段目の一入力側と他入力
側とに供給された表示データが交互にラッチ４１４の第
３段目と第４段目とに、および第３段目の一入力側と他
入力側とに供給された表示データが交互にラッチ４１４
の第２段目と第６段目とにそれぞれ出力される。ラッチ
４１４は１水平期間毎に第ｋ（ｋ＝１，２，３）段目お
よび第（ｋ＋３）段目に供給された表示データがラッチ
入力のエッジでレベルシフタ４１５を介してＤ／Ａコン
バータ４１６の内部のＮＲＯＭデコーダ４１６Ｎおよび
ＰＲＯＭデコーダ４１６Ｐの第ｋ段目に一括出力され
る。Ｄ／Ａコンバータ４１６は内部のＮＲＯＭデコーダ
４１６Ｎの第ｋ段目に供給された表示データに基づき６
４階調の負の階調電圧のうち１つづつが第２切り替えス
イッチ４７の第１段目、第３段目および第２段目の一入
力側にそれぞれ出力されると共に、内部のＰＲＯＭデコ
ーダ４１６Ｐの第ｋ段目に供給された表示データに基づ
き６４階調の正の階調電圧のうち１つづつが第２切り替
えスイッチ４１７の第２段目、第１段目および第３段目
の他入力側にそれぞれ出力される。第２切り替えスイッ
チ４７は１水平期間毎に第（ｉ＋１）／２（ｉ＝１，
３，５）段目の一入力側に供給された負極性階調電圧と
他入力側に供給された正極性階調電圧をボルテージフォ
ロア出力回路４１８の奇数段である第ｉ段目と偶数段で
ある第（ｉ＋１）段目に交互にそれぞれ出力する。ボル
テージフォロア出力回路４１８は第１段目から第６段目
の各段に供給された負極性階調電圧と正極性階調電圧を
奇数段と偶数段とで極性が相異なるようにして１水平期
間毎に交互に奇数データ線と偶数データ線とに出力す
る。
は、シフトレジスタ４１１において、シフト方向切換え
入力により、例えば、右シフト・スタートパルス入出力
が選択されると１水平期間毎にシフトレジスタ４１１に
クロック入力のエッジでスタートパルスのＨレベルが読
込まれ次段の回路ブロック４０３ｂ，４０３ａの右シフ
ト・スタートパルスとして出力されると共に、データ取
込み用の制御信号がデータレジスタ回路４１２の第１段
目から第６段目に出力される。データレジスタ４１２は
１水平期間毎にシフトレジスタ４１１の制御信号により
第１段目から第６段目の各段に６ビットの表示データを
取込み、データレジスタ４１２の奇数段である第ｉ（ｉ
＝１，３，５）段目に取込まれた表示データは第１切り
替えスイッチ４１３の第（ｉ＋１）／２段目の一入力側
に出力されると共に、データレジスタ４１２の偶数段で
ある第（ｉ＋１）段目に取込まれた表示データは第１切
り替えスイッチ４１３の第（ｉ＋１）／２段目の他入力
側に出力される。尚、回路ブロック４０３ａで、例え
ば、奇数番目出力である出力Ｓｉに対応する表示データ
がデータレジスタ４１２の奇数段である第ｉ段目から取
込まれ、偶数番目出力である出力Ｓ(i+1)に対応する表
示データがデータレジスタ４１２の偶数段である第（ｉ
＋１）段目から取込まれるとすると、回路ブロック４０
３ｂでは、奇数番目出力である出力Ｓｉに対応する表示
データがデータレジスタ４１２の偶数段である第（ｉ＋
１）段目から取込まれ、偶数番目出力である出力Ｓ(i+
1)に対応する表示データがデータレジスタ４１２の奇数
段である第ｉ段目から取込まれる。第１切り替えスイッ
チ４１３は１水平期間毎に、第１段目の一入力側と他入
力側とに供給された表示データが交互にラッチ４１４の
第１段目と第５段目とに、第２段目の一入力側と他入力
側とに供給された表示データが交互にラッチ４１４の第
３段目と第４段目とに、および第３段目の一入力側と他
入力側とに供給された表示データが交互にラッチ４１４
の第２段目と第６段目とにそれぞれ出力される。ラッチ
４１４は１水平期間毎に第ｋ（ｋ＝１，２，３）段目お
よび第（ｋ＋３）段目に供給された表示データがラッチ
入力のエッジでレベルシフタ４１５を介してＤ／Ａコン
バータ４１６の内部のＮＲＯＭデコーダ４１６Ｎおよび
ＰＲＯＭデコーダ４１６Ｐの第ｋ段目に一括出力され
る。Ｄ／Ａコンバータ４１６は内部のＮＲＯＭデコーダ
４１６Ｎの第ｋ段目に供給された表示データに基づき６
４階調の負の階調電圧のうち１つづつが第２切り替えス
イッチ４７の第１段目、第３段目および第２段目の一入
力側にそれぞれ出力されると共に、内部のＰＲＯＭデコ
ーダ４１６Ｐの第ｋ段目に供給された表示データに基づ
き６４階調の正の階調電圧のうち１つづつが第２切り替
えスイッチ４１７の第２段目、第１段目および第３段目
の他入力側にそれぞれ出力される。第２切り替えスイッ
チ４７は１水平期間毎に第（ｉ＋１）／２（ｉ＝１，
３，５）段目の一入力側に供給された負極性階調電圧と
他入力側に供給された正極性階調電圧をボルテージフォ
ロア出力回路４１８の奇数段である第ｉ段目と偶数段で
ある第（ｉ＋１）段目に交互にそれぞれ出力する。ボル
テージフォロア出力回路４１８は第１段目から第６段目
の各段に供給された負極性階調電圧と正極性階調電圧を
奇数段と偶数段とで極性が相異なるようにして１水平期
間毎に交互に奇数データ線と偶数データ線とに出力す
る。
【００１９】次に、回路ブロック４０３ａ，４０３ｂ内
のＤ／Ａコンバータ４１６のＰＲＯＭデコーダ４１６Ｐ
とＮＲＯＭデコーダ４１６Ｎの半導体チップ４０１上で
のパターン配置は、回路ブロック４０３ａのＤ／Ａコン
バータ４１６のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデ
コーダ４１６Ｎが例えば、図２に示すように配置されて
いるとして、回路ブロック４０３ａの場合を例として図
３に示すと、３段を一まとめにしたＰＲＯＭデコーダ４
１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ４１６
Ｎにチップ長尺方向（図面で右側）に隣接して配置され
ている。ＰＲＯＭデコーダ４１６ＰはＰ型半導体基板２
１に配置されたＮウェル２２内に、６４行１２列のマト
リックス配置されたトランジスタ１Ｐ，２Ｐのソースお
よびドレインとなるＰ型拡散層２３Ｐと、６対のゲート
列対４Ｐとなるゲート配線２４Ｐとを３段分含んで構成
されている。各第１列目のトランジスタ１Ｐ又は２Ｐの
ソースとなるＰ型拡散層２３Ｐは行毎に金属配線２５Ｐ
により電気的に共通接続（●印で図示する）され階調電
圧発生回路から各正極性階調電圧ＶＰ1 〜ＶＰ64がそれ
ぞれ供給されるようになっている。各第１２列目のトラ
ンジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層２３
Ｐは列毎に金属配線２６Ｐにより電気的に共通接続（■
印で図示する）され後段回路に正極性階調電圧ＶＰ1 〜
ＶＰ64のうち表示データに対応する１つの階調電圧が出
力されるようになっている。ＮＲＯＭデコーダ４１６Ｎ
はＮウェル２２にチップ長尺方向（図面で左側）に隣接
してＰ型半導体基板２１内に、６４行１２列のマトリッ
クス配置されたトランジスタ１Ｎ，２Ｎのソースおよび
ドレインとなるＮ型拡散層２３Ｎと、６対のゲート列対
４Ｎとなるゲート配線２４Ｎとを３段分含んで構成され
ている。各第１列目のトランジスタ１Ｎ又は２Ｎのドレ
インとなるＮ型拡散層２３Ｎは行毎に金属配線２５Ｎに
より電気的に共通接続（●印で図示する）され階調電圧
発生回路から各負極性階調電圧ＶＮ1 〜ＶＮ64がそれぞ
れ供給されるようになっている。各第１２列目のトラン
ジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層２３Ｎは
列毎にポリシリコンおよび金属または金属からなる配線
２６Ｎにより電気的に共通接続（■印で図示する）され
後段回路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示デ
ータに対応する１つの階調電圧が出力されるようになっ
ている。Ｐ型拡散層２３ＰとＮ型拡散層２３Ｎはチップ
短尺方向に互いに半ピッチずらして配置にしている。回
路ブロック４０３ｂの場合は、図３とは逆に３段を一ま
とめにしたＰＲＯＭデコーダ４１６Ｐが３段を一まとめ
にしたＮＲＯＭデコーダ４１６Ｎにチップ長尺方向（図
面で左側）に隣接して図３と同様の構成で配置されてい
る。尚、隣接する回路ブロック４０３ａと回路ブロック
４０３ｂはＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコー
ダ４１６Ｎとがミラー配置されているため両者間でＰＲ
ＯＭデコーダ４１６Ｐ同士の隣接配置とＮＲＯＭデコー
ダ４１６Ｎ同士の隣接配置が交互に生じるが、このＰＲ
ＯＭデコーダ４１６Ｐ同士の隣接配置は回路ブロック４
０３ａのＮウェル２２と回路ブロック４０３ｂのＮウェ
ル２２とを１つに一体化して行っている。また、上記実
施例では、金属配線２５Ｐ，２５Ｎに電気的に接続する
拡散層２３Ｐ，２３ＮをＲＯＭデコーダ４１６Ｐ，４１
６Ｎ内の各段とも同一に配置しているが、ＲＯＭデコー
ダ４１６Ｐ，４１６Ｎ内の隣接する段をミラー配置して
隣接する拡散層２３Ｐ，２３Ｎを１つの拡散層２３Ｐ，
２３Ｎで共有してもよい。
のＤ／Ａコンバータ４１６のＰＲＯＭデコーダ４１６Ｐ
とＮＲＯＭデコーダ４１６Ｎの半導体チップ４０１上で
のパターン配置は、回路ブロック４０３ａのＤ／Ａコン
バータ４１６のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデ
コーダ４１６Ｎが例えば、図２に示すように配置されて
いるとして、回路ブロック４０３ａの場合を例として図
３に示すと、３段を一まとめにしたＰＲＯＭデコーダ４
１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ４１６
Ｎにチップ長尺方向（図面で右側）に隣接して配置され
ている。ＰＲＯＭデコーダ４１６ＰはＰ型半導体基板２
１に配置されたＮウェル２２内に、６４行１２列のマト
リックス配置されたトランジスタ１Ｐ，２Ｐのソースお
よびドレインとなるＰ型拡散層２３Ｐと、６対のゲート
列対４Ｐとなるゲート配線２４Ｐとを３段分含んで構成
されている。各第１列目のトランジスタ１Ｐ又は２Ｐの
ソースとなるＰ型拡散層２３Ｐは行毎に金属配線２５Ｐ
により電気的に共通接続（●印で図示する）され階調電
圧発生回路から各正極性階調電圧ＶＰ1 〜ＶＰ64がそれ
ぞれ供給されるようになっている。各第１２列目のトラ
ンジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層２３
Ｐは列毎に金属配線２６Ｐにより電気的に共通接続（■
印で図示する）され後段回路に正極性階調電圧ＶＰ1 〜
ＶＰ64のうち表示データに対応する１つの階調電圧が出
力されるようになっている。ＮＲＯＭデコーダ４１６Ｎ
はＮウェル２２にチップ長尺方向（図面で左側）に隣接
してＰ型半導体基板２１内に、６４行１２列のマトリッ
クス配置されたトランジスタ１Ｎ，２Ｎのソースおよび
ドレインとなるＮ型拡散層２３Ｎと、６対のゲート列対
４Ｎとなるゲート配線２４Ｎとを３段分含んで構成され
ている。各第１列目のトランジスタ１Ｎ又は２Ｎのドレ
インとなるＮ型拡散層２３Ｎは行毎に金属配線２５Ｎに
より電気的に共通接続（●印で図示する）され階調電圧
発生回路から各負極性階調電圧ＶＮ1 〜ＶＮ64がそれぞ
れ供給されるようになっている。各第１２列目のトラン
ジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層２３Ｎは
列毎にポリシリコンおよび金属または金属からなる配線
２６Ｎにより電気的に共通接続（■印で図示する）され
後段回路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示デ
ータに対応する１つの階調電圧が出力されるようになっ
ている。Ｐ型拡散層２３ＰとＮ型拡散層２３Ｎはチップ
短尺方向に互いに半ピッチずらして配置にしている。回
路ブロック４０３ｂの場合は、図３とは逆に３段を一ま
とめにしたＰＲＯＭデコーダ４１６Ｐが３段を一まとめ
にしたＮＲＯＭデコーダ４１６Ｎにチップ長尺方向（図
面で左側）に隣接して図３と同様の構成で配置されてい
る。尚、隣接する回路ブロック４０３ａと回路ブロック
４０３ｂはＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコー
ダ４１６Ｎとがミラー配置されているため両者間でＰＲ
ＯＭデコーダ４１６Ｐ同士の隣接配置とＮＲＯＭデコー
ダ４１６Ｎ同士の隣接配置が交互に生じるが、このＰＲ
ＯＭデコーダ４１６Ｐ同士の隣接配置は回路ブロック４
０３ａのＮウェル２２と回路ブロック４０３ｂのＮウェ
ル２２とを１つに一体化して行っている。また、上記実
施例では、金属配線２５Ｐ，２５Ｎに電気的に接続する
拡散層２３Ｐ，２３ＮをＲＯＭデコーダ４１６Ｐ，４１
６Ｎ内の各段とも同一に配置しているが、ＲＯＭデコー
ダ４１６Ｐ，４１６Ｎ内の隣接する段をミラー配置して
隣接する拡散層２３Ｐ，２３Ｎを１つの拡散層２３Ｐ，
２３Ｎで共有してもよい。
【００２０】以上のように、半導体チップ４０１上の内
部回路４０２を６個の出力を有する６４個の回路ブロッ
ク４０３に分割して配置し、各回路ブロック４０３単位
にＰＲＯＭデコーダ４１６Ｐの３段をチップ長尺方向に
隣接して一まとめにすると共に、ＮＲＯＭデコーダ４１
６Ｎの３段をチップ長尺方向に隣接して一まとめにしＰ
ＲＯＭデコーダ４１６Ｐにチップ長尺方向に隣接配置す
ることにより、ＰＲＯＭデコーダ４１６ＰとＮＲＯＭデ
コーダ４１６Ｎとの隣接個所は各回路ブロック４０３内
で１個所となり、また隣接する回路ブロック４０３間で
ＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎ
とがミラー配置されているために回路ブロック４０３間
にはＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１
６Ｎとの隣接個所は発生せず、その分、Ｄ／Ａコンバー
タ３１６のチップ長尺方向の寸法を小さくすることがで
きる。従来の３８４本出力の半導体チップ３０１の場
合、ＰＲＯＭデコーダ３１６ＰとＮＲＯＭデコーダ３１
６Ｎとの隣接個所は３８３個所あり、その全離間距離を
３８３×５０μｍ≒１９ｍｍ必要とするのに対して、本
実施例の半導体チップ４０１ではＰＲＯＭデコーダ４１
６ＰとＮＲＯＭデコーダ４１６Ｎとの隣接個所は回路ブ
ロック４０３内の１個所×６４＝６４個所で、その全離
間距離は６４×５０μｍ≒３ｍｍとなり、全離間距離は
約８０％低減されることになる。従って、Ｄ／Ａコンバ
ータ３１６のチップ長尺方向のレイアウト寸法を縮小す
ることができる。
部回路４０２を６個の出力を有する６４個の回路ブロッ
ク４０３に分割して配置し、各回路ブロック４０３単位
にＰＲＯＭデコーダ４１６Ｐの３段をチップ長尺方向に
隣接して一まとめにすると共に、ＮＲＯＭデコーダ４１
６Ｎの３段をチップ長尺方向に隣接して一まとめにしＰ
ＲＯＭデコーダ４１６Ｐにチップ長尺方向に隣接配置す
ることにより、ＰＲＯＭデコーダ４１６ＰとＮＲＯＭデ
コーダ４１６Ｎとの隣接個所は各回路ブロック４０３内
で１個所となり、また隣接する回路ブロック４０３間で
ＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎ
とがミラー配置されているために回路ブロック４０３間
にはＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１
６Ｎとの隣接個所は発生せず、その分、Ｄ／Ａコンバー
タ３１６のチップ長尺方向の寸法を小さくすることがで
きる。従来の３８４本出力の半導体チップ３０１の場
合、ＰＲＯＭデコーダ３１６ＰとＮＲＯＭデコーダ３１
６Ｎとの隣接個所は３８３個所あり、その全離間距離を
３８３×５０μｍ≒１９ｍｍ必要とするのに対して、本
実施例の半導体チップ４０１ではＰＲＯＭデコーダ４１
６ＰとＮＲＯＭデコーダ４１６Ｎとの隣接個所は回路ブ
ロック４０３内の１個所×６４＝６４個所で、その全離
間距離は６４×５０μｍ≒３ｍｍとなり、全離間距離は
約８０％低減されることになる。従って、Ｄ／Ａコンバ
ータ３１６のチップ長尺方向のレイアウト寸法を縮小す
ることができる。
【００２１】次に第２実施例として、第２の課題を解決
した水平ドライバ用の集積回路装置を、第１実施例と同
様にデータ線Ｓ＝３８４本分の駆動能力を有するものと
して図４乃至図６を参照して説明する。図４において、
５０１は長尺矩形の半導体チップで、半導体チップ５０
１には、長辺に沿う中央部に図１３で説明した水平ドラ
イバ２２０と概略構成が同様の回路が内部回路５０２と
して配置されている。図示しないが、長辺に沿う両外周
部の内、液晶パネル側に配置される外周部にデータ線３
８４本分に対応した出力用パッドが内部回路５０２と接
続されて配置され、反対側の外周部にスタートパルス入
出力、シフト方向切り替え入力、クロック入力、データ
入力、ラッチ入力等の入力用パッドと正電源、負電源、
γ補正電源の電源用パッドが内部回路５０２と接続され
て配置されている。尚、出力用パッドの一部は液晶パネ
ル側の長辺の他に短辺または入力側の長辺にも配置され
ることがある。内部回路５０２内はレイアウト的に例え
ば、Ｌ＝９６個の出力を有する回路ブロック５０３をＭ
＝Ｓ／Ｌ＝４段でチップ長尺方向に隣接配置し、全体で
Ｓ＝３８４個の出力となるように構成している。
した水平ドライバ用の集積回路装置を、第１実施例と同
様にデータ線Ｓ＝３８４本分の駆動能力を有するものと
して図４乃至図６を参照して説明する。図４において、
５０１は長尺矩形の半導体チップで、半導体チップ５０
１には、長辺に沿う中央部に図１３で説明した水平ドラ
イバ２２０と概略構成が同様の回路が内部回路５０２と
して配置されている。図示しないが、長辺に沿う両外周
部の内、液晶パネル側に配置される外周部にデータ線３
８４本分に対応した出力用パッドが内部回路５０２と接
続されて配置され、反対側の外周部にスタートパルス入
出力、シフト方向切り替え入力、クロック入力、データ
入力、ラッチ入力等の入力用パッドと正電源、負電源、
γ補正電源の電源用パッドが内部回路５０２と接続され
て配置されている。尚、出力用パッドの一部は液晶パネ
ル側の長辺の他に短辺または入力側の長辺にも配置され
ることがある。内部回路５０２内はレイアウト的に例え
ば、Ｌ＝９６個の出力を有する回路ブロック５０３をＭ
＝Ｓ／Ｌ＝４段でチップ長尺方向に隣接配置し、全体で
Ｓ＝３８４個の出力となるように構成している。
【００２２】次に、駆動回路ブロック５０３について説
明する。この駆動回路ブロック５０３はＬ＝９６個の出
力に対応して、図２に示す第１実施例での回路ブロック
４０３と同様にシフトレジスタ、データレジスタ、ラッ
チ、レベルシフタ、Ｄ／Ａコンバータ、ボルテージフォ
ロア出力回路および切り替えスイッチ等で構成される
が、ここでは本発明の特徴であるＤ／Ａコンバータにつ
いて図５を参照して説明する。尚、正極性階調電圧と負
極性階調電圧を交互に各データラインに出力するために
１駆動回路ブロックの出力数が増加するに従い駆動回路
ブロック内の配線のためのレイアウト面積も増加し、第
１実施例では１駆動回路ブロックの出力数がＬ＝６個と
少ないので問題ないが、本実施例では出力数がＬ＝９６
個と多いのでレイアウト面積が問題となるが、本出願人
は特願平−１０−３０８８００号でこの問題を解決して
いる。図５において、Ｄ／Ａコンバータ５０４は、Ｎ＝
６ビットの表示データに対応した（２のＮ乗）＝６４階
調の正極性および負極性階調電圧を供給する階調電圧発
生回路５０５と、この階調電圧発生回路５０５のチップ
長尺方向一方側（図面で右側）に隣接配置され正極性階
調電圧が供給される４８段をチップ長尺方向に隣接して
一まとめにしたＰＲＯＭデコーダ５０６Ｐと、階調電圧
発生回路５０５のチップ長尺方向他方側（図面で左側）
に隣接配置され負極性階調電圧が供給される４８段をチ
ップ長尺方向に隣接して一まとめにしたＮＲＯＭデコー
ダ５０６Ｎとを含んでいる。ＰＲＯＭデコーダ５０６Ｐ
およびＮＲＯＭデコーダ５０６Ｎの各段は、例えば、図
９および図１０と同一の回路構成である。
明する。この駆動回路ブロック５０３はＬ＝９６個の出
力に対応して、図２に示す第１実施例での回路ブロック
４０３と同様にシフトレジスタ、データレジスタ、ラッ
チ、レベルシフタ、Ｄ／Ａコンバータ、ボルテージフォ
ロア出力回路および切り替えスイッチ等で構成される
が、ここでは本発明の特徴であるＤ／Ａコンバータにつ
いて図５を参照して説明する。尚、正極性階調電圧と負
極性階調電圧を交互に各データラインに出力するために
１駆動回路ブロックの出力数が増加するに従い駆動回路
ブロック内の配線のためのレイアウト面積も増加し、第
１実施例では１駆動回路ブロックの出力数がＬ＝６個と
少ないので問題ないが、本実施例では出力数がＬ＝９６
個と多いのでレイアウト面積が問題となるが、本出願人
は特願平−１０−３０８８００号でこの問題を解決して
いる。図５において、Ｄ／Ａコンバータ５０４は、Ｎ＝
６ビットの表示データに対応した（２のＮ乗）＝６４階
調の正極性および負極性階調電圧を供給する階調電圧発
生回路５０５と、この階調電圧発生回路５０５のチップ
長尺方向一方側（図面で右側）に隣接配置され正極性階
調電圧が供給される４８段をチップ長尺方向に隣接して
一まとめにしたＰＲＯＭデコーダ５０６Ｐと、階調電圧
発生回路５０５のチップ長尺方向他方側（図面で左側）
に隣接配置され負極性階調電圧が供給される４８段をチ
ップ長尺方向に隣接して一まとめにしたＮＲＯＭデコー
ダ５０６Ｎとを含んでいる。ＰＲＯＭデコーダ５０６Ｐ
およびＮＲＯＭデコーダ５０６Ｎの各段は、例えば、図
９および図１０と同一の回路構成である。
【００２３】次に、Ｄ／Ａコンバータ５０４の半導体チ
ップ５０１上でのパターン配置を図６を参照して説明す
る。尚、階調電圧発生回路５０５はパターンで示さず、
抵抗回路図で示している。この階調電圧発生回路５０５
はポリシリコンからなるラダー抵抗が配置されて構成さ
れている。ＰＲＯＭデコーダ５０６Ｐは階調電圧発生回
路５０５にチップ長尺方向一方側（図面で右側）に隣接
してＰ型半導体基板３１に配置されたＮウェル３２内
に、６４行１２列のマトリックス配置されたトランジス
タ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層
３３Ｐと、６対のゲート列対４Ｐとなるゲート配線３４
Ｐとを４８段分含んで構成されている。各第１列目のト
ランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層３３
Ｐは行毎に金属配線３５Ｐにより電気的に共通接続（●
印で図示する）され階調電圧発生回路５０５から各正極
性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ供給されるように
なっている。各第１２列目のトランジスタ１Ｐ又は２Ｐ
のドレインとなるＰ型拡散層３３Ｐは列毎に金属配線３
６Ｐにより電気的に共通接続（■印で図示する）され後
段回路に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示デー
タに対応する１つの階調電圧が出力されるようになって
いる。ＮＲＯＭデコーダ５０６Ｎは階調電圧発生回路５
０５にチップ長尺方向他方側（図面で左側）に隣接して
Ｐ型半導体基板３１内に、６４行１２列のマトリックス
配置されたトランジスタ１Ｎ，２Ｎのソースおよびドレ
インとなるＮ型拡散層３３Ｎと、６対のゲート列対４Ｎ
となるゲート配線３４Ｎとを４８段分含んで構成されて
いる。各第１列目のトランジスタ１Ｎ又は２Ｎのドレイ
ンとなるＮ型拡散層３３Ｎは行毎に金属配線３５Ｎによ
り電気的に共通接続（●印で図示する）され階調電圧発
生回路５０５から各負極性階調電圧ＶＮ1 〜ＶＮ64がそ
れぞれ供給されるようになっている。各第１２列目のト
ランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層３３
Ｎは列毎にポリシリコンおよび金属または金属からなる
配線３６Ｎにより電気的に共通接続（■印で図示する）
され後段回路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表
示データに対応する１つの階調電圧が出力されるように
なっている。上記実施例では、Ｐ型拡散層３３ＰとＮ型
拡散層３３Ｎはチップ短尺方向に互いに行の並びを一致
させて配置にしているが必要に応じてずらしてもよい。
また、金属配線３５Ｐ，３５Ｎに電気的に接続する拡散
層３３Ｐ，３３ＮをＲＯＭデコーダ５０６Ｐ，５０６Ｎ
内の各段とも同一に配置しているが、ＲＯＭデコーダ５
０６Ｐ，５０６Ｎ内の隣接する段をミラー配置して隣接
する拡散層３３Ｐ，３３Ｎを１つの拡散層３３Ｐ，３３
Ｎで共有してもよい。
ップ５０１上でのパターン配置を図６を参照して説明す
る。尚、階調電圧発生回路５０５はパターンで示さず、
抵抗回路図で示している。この階調電圧発生回路５０５
はポリシリコンからなるラダー抵抗が配置されて構成さ
れている。ＰＲＯＭデコーダ５０６Ｐは階調電圧発生回
路５０５にチップ長尺方向一方側（図面で右側）に隣接
してＰ型半導体基板３１に配置されたＮウェル３２内
に、６４行１２列のマトリックス配置されたトランジス
タ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層
３３Ｐと、６対のゲート列対４Ｐとなるゲート配線３４
Ｐとを４８段分含んで構成されている。各第１列目のト
ランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層３３
Ｐは行毎に金属配線３５Ｐにより電気的に共通接続（●
印で図示する）され階調電圧発生回路５０５から各正極
性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ供給されるように
なっている。各第１２列目のトランジスタ１Ｐ又は２Ｐ
のドレインとなるＰ型拡散層３３Ｐは列毎に金属配線３
６Ｐにより電気的に共通接続（■印で図示する）され後
段回路に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示デー
タに対応する１つの階調電圧が出力されるようになって
いる。ＮＲＯＭデコーダ５０６Ｎは階調電圧発生回路５
０５にチップ長尺方向他方側（図面で左側）に隣接して
Ｐ型半導体基板３１内に、６４行１２列のマトリックス
配置されたトランジスタ１Ｎ，２Ｎのソースおよびドレ
インとなるＮ型拡散層３３Ｎと、６対のゲート列対４Ｎ
となるゲート配線３４Ｎとを４８段分含んで構成されて
いる。各第１列目のトランジスタ１Ｎ又は２Ｎのドレイ
ンとなるＮ型拡散層３３Ｎは行毎に金属配線３５Ｎによ
り電気的に共通接続（●印で図示する）され階調電圧発
生回路５０５から各負極性階調電圧ＶＮ1 〜ＶＮ64がそ
れぞれ供給されるようになっている。各第１２列目のト
ランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層３３
Ｎは列毎にポリシリコンおよび金属または金属からなる
配線３６Ｎにより電気的に共通接続（■印で図示する）
され後段回路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表
示データに対応する１つの階調電圧が出力されるように
なっている。上記実施例では、Ｐ型拡散層３３ＰとＮ型
拡散層３３Ｎはチップ短尺方向に互いに行の並びを一致
させて配置にしているが必要に応じてずらしてもよい。
また、金属配線３５Ｐ，３５Ｎに電気的に接続する拡散
層３３Ｐ，３３ＮをＲＯＭデコーダ５０６Ｐ，５０６Ｎ
内の各段とも同一に配置しているが、ＲＯＭデコーダ５
０６Ｐ，５０６Ｎ内の隣接する段をミラー配置して隣接
する拡散層３３Ｐ，３３Ｎを１つの拡散層３３Ｐ，３３
Ｎで共有してもよい。
【００２４】以上のように、半導体チップ５０１上の内
部回路５０２を９６個の出力を有する４個の回路ブロッ
ク５０３に分割して配置し、各回路ブロック５０３単位
にＰＲＯＭデコーダ５０６Ｐの４８段をチップ長尺方向
に隣接して一まとめにすると共に、ＮＲＯＭデコーダ５
０６Ｎの４８段をチップ長尺方向に隣接して一まとめに
し階調電圧発生回路５０５のチップ長尺方向両側に隣接
配置することにより、ＰＲＯＭデコーダ５０６ＰとＮＲ
ＯＭデコーダ５０６Ｎとの隣接個所は各回路ブロック４
０３内では階調電圧発生回路５０５を挟んでいるためこ
のレイアウト面積が必要であるが隣接による離間距離は
考慮する必要がなく、また隣接する回路ブロック５０３
間でＰＲＯＭデコーダ５０６ＰとＮＲＯＭデコーダ５０
６Ｎとの隣接個所は３個所しか発生せず、その分、Ｄ／
Ａコンバータ５０４のチップ長尺方向の寸法を実施例１
と同様に小さくすることができる。従来の３８４本出力
の半導体チップ３０１の場合、ＰＲＯＭデコーダ３１６
ＰとＮＲＯＭデコーダ３１６Ｎとの隣接個所は３８３個
所あり、その全離間距離を３８３×５０μｍ＝約１９ｍ
ｍ必要とするのに対して、本実施例の半導体チップ５０
１ではＰＲＯＭデコーダ５０６ＰとＮＲＯＭデコーダ５
０６Ｎとの隣接個所は回路ブロック５０３間の３個所
で、その全離間距離は３×５０μｍ＝０．１５ｍｍとな
り、全離間距離は約９９％低減されることになる。従っ
て、Ｄ／Ａコンバータ５０４のチップ長尺方向のレイア
ウト寸法を縮小することができる。また金属配線３５Ｐ
はＰＲＯＭデコーダ５０６Ｐ内だけに配置および金属配
線３５ＮはＮＲＯＭデコーダ５０６Ｎ内にだけ配置すれ
ばよいので、チップ短尺方向のトランジスタのセルピッ
チは金属配線３５Ｐおよび金属配線３５Ｎにより規制さ
れることがなくなり、その分、チップ短尺方向のレイア
ウト寸法を縮小することができる。またＰＲＯＭデコー
ダのＰ型拡散層とＮＲＯＭデコーダのＮ型拡散層とのチ
ップ短尺方向の配置関係は規制されることがなくなる。
部回路５０２を９６個の出力を有する４個の回路ブロッ
ク５０３に分割して配置し、各回路ブロック５０３単位
にＰＲＯＭデコーダ５０６Ｐの４８段をチップ長尺方向
に隣接して一まとめにすると共に、ＮＲＯＭデコーダ５
０６Ｎの４８段をチップ長尺方向に隣接して一まとめに
し階調電圧発生回路５０５のチップ長尺方向両側に隣接
配置することにより、ＰＲＯＭデコーダ５０６ＰとＮＲ
ＯＭデコーダ５０６Ｎとの隣接個所は各回路ブロック４
０３内では階調電圧発生回路５０５を挟んでいるためこ
のレイアウト面積が必要であるが隣接による離間距離は
考慮する必要がなく、また隣接する回路ブロック５０３
間でＰＲＯＭデコーダ５０６ＰとＮＲＯＭデコーダ５０
６Ｎとの隣接個所は３個所しか発生せず、その分、Ｄ／
Ａコンバータ５０４のチップ長尺方向の寸法を実施例１
と同様に小さくすることができる。従来の３８４本出力
の半導体チップ３０１の場合、ＰＲＯＭデコーダ３１６
ＰとＮＲＯＭデコーダ３１６Ｎとの隣接個所は３８３個
所あり、その全離間距離を３８３×５０μｍ＝約１９ｍ
ｍ必要とするのに対して、本実施例の半導体チップ５０
１ではＰＲＯＭデコーダ５０６ＰとＮＲＯＭデコーダ５
０６Ｎとの隣接個所は回路ブロック５０３間の３個所
で、その全離間距離は３×５０μｍ＝０．１５ｍｍとな
り、全離間距離は約９９％低減されることになる。従っ
て、Ｄ／Ａコンバータ５０４のチップ長尺方向のレイア
ウト寸法を縮小することができる。また金属配線３５Ｐ
はＰＲＯＭデコーダ５０６Ｐ内だけに配置および金属配
線３５ＮはＮＲＯＭデコーダ５０６Ｎ内にだけ配置すれ
ばよいので、チップ短尺方向のトランジスタのセルピッ
チは金属配線３５Ｐおよび金属配線３５Ｎにより規制さ
れることがなくなり、その分、チップ短尺方向のレイア
ウト寸法を縮小することができる。またＰＲＯＭデコー
ダのＰ型拡散層とＮＲＯＭデコーダのＮ型拡散層とのチ
ップ短尺方向の配置関係は規制されることがなくなる。
【００２５】尚、上記第１および第２実施例では、一導
電型としてＰ型、他導電型としてＮ型、一極性として正
極性、および他極性として負極性で説明したが、一導電
型としてＮ型、他導電型としてＰ型、一極性として負極
性、および他極性として正極性であってもよい。また、
上記第１および第２実施例で、Ｄ／Ａコンバータのチッ
プ長尺方向の寸法を小さくすることができが、その余裕
のできたレイアウトに半導体チップの短尺方向のレイア
ウトの一部を配置することにより、半導体チップの短尺
方向の寸法を縮小可能とする。例えば、図９および図１
０で示したＲＯＭデコーダの替わりに本出願人が特願平
１０−３３５６１５号で出願した集積回路装置に含まれ
るＲＯＭデコーダを使用すればよい。また、上記第１実
施例では、奇数段目の回路ブロックと偶数段目の回路ブ
ロックとでＰＲＯＭデコーダとＮＲＯＭデコーダとの配
置をミラー配置として説明したが、同一配置でもよい。
但しこの場合、上記第１実施例のように回路ブロックの
出力数が６個と少なく、回路ブロックが６４段と多いと
回路ブロック間のＰＲＯＭデコーダとＮＲＯＭデコーダ
との隣接個所が増加する。また、上記第２実施例では、
奇数段目の回路ブロックと偶数段目の回路ブロックとで
ＰＲＯＭデコーダとＮＲＯＭデコーダとの配置を同一配
置として説明したが、ミラー配置でもよい。但しこの場
合、上記第２実施例のように回路ブロックの出力数が９
６個と多く、回路ブロックが４段と少ないと回路ブロッ
ク間のＰＲＯＭデコーダとＮＲＯＭデコーダとの隣接個
所は元々３個所と少ないのでチップ長尺方向のレイアウ
ト寸法をさらに縮小する効果は低い。また、上記実施例
１では、正極性階調電圧および負極性階調電圧を供給す
るために正極性階調電圧を供給する金属配線がＮＲＯＭ
デコーダ上を介して、また負極性階調電圧を供給する金
属配線がＰＲＯＭデコーダ上を介して配置されている
が、実施例２のように回路ブロック内のＰＲＯＭデコー
ダとＮＲＯＭデコーダ間、又は、回路ブロック間に階調
電圧発生回路を配置して正極性階調電圧を供給する金属
配線はＮＲＯＭデコーダ上を介さずに、負極性階調電圧
を供給する金属配線はＰＲＯＭデコーダ上を介さずに配
置することもできる。この場合、上記実施例１のように
回路ブロックの出力数が６個と少なく、回路ブロックが
６４段と多いと階調電圧発生回路の個数が増加しそのた
めのレイアウト面積が必要である。
電型としてＰ型、他導電型としてＮ型、一極性として正
極性、および他極性として負極性で説明したが、一導電
型としてＮ型、他導電型としてＰ型、一極性として負極
性、および他極性として正極性であってもよい。また、
上記第１および第２実施例で、Ｄ／Ａコンバータのチッ
プ長尺方向の寸法を小さくすることができが、その余裕
のできたレイアウトに半導体チップの短尺方向のレイア
ウトの一部を配置することにより、半導体チップの短尺
方向の寸法を縮小可能とする。例えば、図９および図１
０で示したＲＯＭデコーダの替わりに本出願人が特願平
１０−３３５６１５号で出願した集積回路装置に含まれ
るＲＯＭデコーダを使用すればよい。また、上記第１実
施例では、奇数段目の回路ブロックと偶数段目の回路ブ
ロックとでＰＲＯＭデコーダとＮＲＯＭデコーダとの配
置をミラー配置として説明したが、同一配置でもよい。
但しこの場合、上記第１実施例のように回路ブロックの
出力数が６個と少なく、回路ブロックが６４段と多いと
回路ブロック間のＰＲＯＭデコーダとＮＲＯＭデコーダ
との隣接個所が増加する。また、上記第２実施例では、
奇数段目の回路ブロックと偶数段目の回路ブロックとで
ＰＲＯＭデコーダとＮＲＯＭデコーダとの配置を同一配
置として説明したが、ミラー配置でもよい。但しこの場
合、上記第２実施例のように回路ブロックの出力数が９
６個と多く、回路ブロックが４段と少ないと回路ブロッ
ク間のＰＲＯＭデコーダとＮＲＯＭデコーダとの隣接個
所は元々３個所と少ないのでチップ長尺方向のレイアウ
ト寸法をさらに縮小する効果は低い。また、上記実施例
１では、正極性階調電圧および負極性階調電圧を供給す
るために正極性階調電圧を供給する金属配線がＮＲＯＭ
デコーダ上を介して、また負極性階調電圧を供給する金
属配線がＰＲＯＭデコーダ上を介して配置されている
が、実施例２のように回路ブロック内のＰＲＯＭデコー
ダとＮＲＯＭデコーダ間、又は、回路ブロック間に階調
電圧発生回路を配置して正極性階調電圧を供給する金属
配線はＮＲＯＭデコーダ上を介さずに、負極性階調電圧
を供給する金属配線はＰＲＯＭデコーダ上を介さずに配
置することもできる。この場合、上記実施例１のように
回路ブロックの出力数が６個と少なく、回路ブロックが
６４段と多いと階調電圧発生回路の個数が増加しそのた
めのレイアウト面積が必要である。
【００２６】
【発明の効果】本発明によれば、集積回路装置としての
半導体チップ上の内部回路をＬ個の出力を有する回路ブ
ロックをＭ段で構成し、各駆動ブロック単位に一導電型
ＲＯＭデコーダの（Ｌ／２）段をチップ長尺方向に隣接
して一まとめにすると共に、他導電型ＲＯＭデコーダの
（Ｌ／２）段をチップ長尺方向に隣接して一まとめにし
一導電型ＲＯＭデコーダにチップ長尺方向に隣接配置す
ることにより、一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダとの隣接個所は各回路ブロック内で１個所と
なり、また隣接する回路ブロック間で一導電型ＲＯＭデ
コーダと他導電型ＲＯＭデコーダとをミラー配置するこ
とにより回路ブロック間では一導電型ＲＯＭデコーダと
他導電型ＲＯＭデコーダとの隣接個所は発生せず、その
分、Ｄ／Ａコンバータのチップ長尺方向の寸法を小さく
することができ、半導体チップの長尺方向の寸法を縮小
可能とする。また、半導体チップの長尺方向の寸法をそ
のままとして、Ｄ／Ａコンバータのチップ長尺方向の余
裕のできたレイアウトに半導体チップの短尺方向のレイ
アウトの一部を配置することにより、半導体チップの短
尺方向の寸法を縮小可能とする。さらに、階調電圧発生
回路を隣接する一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダ間に配置し、一極性階調電圧を供給するため
の金属配線を他導電型ＲＯＭデコーダ上を介さず一導電
型ＲＯＭデコーダに電気的接続するとともに、他極性階
調電圧を供給するための金属配線を一導電型ＲＯＭデコ
ーダ上を介さず他導電型ＲＯＭデコーダに電気的接続す
ることにより、チップ短尺方向の一導電型拡散層間に他
極性階調電圧を供給するための金属配線を配置および他
導電型拡散層間に一極性階調電圧を供給するための金属
配線を配置する必要がなく、Ｄ／Ａコンバータのチップ
短尺方向の寸法を縮小することができ、半導体チップの
短尺方向の寸法を縮小可能とする。半導体チップの長尺
方向又は短尺方向の寸法を縮小することにより、半導体
チップ自身の面積も縮小でき、生産コストを低減するこ
とができる。また、半導体チップの短尺方向の寸法を縮
小することにより、液晶表示装置に用いた場合、液晶表
示モジュールの額縁サイズを縮小でき、有効画面率（表
示面積／モジュールの最外形の面積）を高められる。
半導体チップ上の内部回路をＬ個の出力を有する回路ブ
ロックをＭ段で構成し、各駆動ブロック単位に一導電型
ＲＯＭデコーダの（Ｌ／２）段をチップ長尺方向に隣接
して一まとめにすると共に、他導電型ＲＯＭデコーダの
（Ｌ／２）段をチップ長尺方向に隣接して一まとめにし
一導電型ＲＯＭデコーダにチップ長尺方向に隣接配置す
ることにより、一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダとの隣接個所は各回路ブロック内で１個所と
なり、また隣接する回路ブロック間で一導電型ＲＯＭデ
コーダと他導電型ＲＯＭデコーダとをミラー配置するこ
とにより回路ブロック間では一導電型ＲＯＭデコーダと
他導電型ＲＯＭデコーダとの隣接個所は発生せず、その
分、Ｄ／Ａコンバータのチップ長尺方向の寸法を小さく
することができ、半導体チップの長尺方向の寸法を縮小
可能とする。また、半導体チップの長尺方向の寸法をそ
のままとして、Ｄ／Ａコンバータのチップ長尺方向の余
裕のできたレイアウトに半導体チップの短尺方向のレイ
アウトの一部を配置することにより、半導体チップの短
尺方向の寸法を縮小可能とする。さらに、階調電圧発生
回路を隣接する一導電型ＲＯＭデコーダと他導電型ＲＯ
Ｍデコーダ間に配置し、一極性階調電圧を供給するため
の金属配線を他導電型ＲＯＭデコーダ上を介さず一導電
型ＲＯＭデコーダに電気的接続するとともに、他極性階
調電圧を供給するための金属配線を一導電型ＲＯＭデコ
ーダ上を介さず他導電型ＲＯＭデコーダに電気的接続す
ることにより、チップ短尺方向の一導電型拡散層間に他
極性階調電圧を供給するための金属配線を配置および他
導電型拡散層間に一極性階調電圧を供給するための金属
配線を配置する必要がなく、Ｄ／Ａコンバータのチップ
短尺方向の寸法を縮小することができ、半導体チップの
短尺方向の寸法を縮小可能とする。半導体チップの長尺
方向又は短尺方向の寸法を縮小することにより、半導体
チップ自身の面積も縮小でき、生産コストを低減するこ
とができる。また、半導体チップの短尺方向の寸法を縮
小することにより、液晶表示装置に用いた場合、液晶表
示モジュールの額縁サイズを縮小でき、有効画面率（表
示面積／モジュールの最外形の面積）を高められる。
【図１】 本発明の第１実施例である集積回路装置とし
ての半導体チップの概略平面図。
ての半導体チップの概略平面図。
【図２】 図１の半導体チップに配置された回路ブロッ
クの概略構成図。
クの概略構成図。
【図３】 図２の回路ブロックのＤ／Ａコンバータに含
まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チ
ップ上での概略平面パターン図。
まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チ
ップ上での概略平面パターン図。
【図４】 本発明の第２実施例である集積回路装置とし
ての半導体チップの概略平面図。
ての半導体チップの概略平面図。
【図５】 図４の半導体チップに配置された回路ブロッ
クのうちＤ／Ａコンバータの概略構成図。
クのうちＤ／Ａコンバータの概略構成図。
【図６】 図５のＤ／Ａコンバータの半導体チップ上で
の概略平面パターン図。
の概略平面パターン図。
【図７】 従来の集積回路装置としての半導体チップの
概略平面図。
概略平面図。
【図８】 図７の半導体チップに配置された回路ブロッ
クの概略構成図。
クの概略構成図。
【図９】 図８の回路ブロックのＤ／Ａコンバータに含
まれるＰＲＯＭデコーダの回路図。
まれるＰＲＯＭデコーダの回路図。
【図１０】 図８の回路ブロックのＤ／Ａコンバータに
含まれるＮＲＯＭデコーダの回路図。
含まれるＮＲＯＭデコーダの回路図。
【図１１】 図８の回路ブロックのＤ／Ａコンバータに
含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体
チップ上での概略平面パターン図。
含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体
チップ上での概略平面パターン図。
【図１２】 液晶表示モジュールの概略構造図。
【図１３】 図１２の液晶表示モジュールの水平ドライ
バの概略構成を示すブロック図。
バの概略構成を示すブロック図。
２１、３１ 半導体基板 ２２、３２ Ｎウェル ２３Ｎ、３３Ｎ Ｎ型拡散層 ２３Ｐ、３３Ｐ Ｐ型拡散層 ４０１、５０１ 半導体チップ ４０２、５０２ 内部回路 ４０３、５０３ 回路ブロック ４１１ シフトレジスタ ４１２ データレジスタ ４１３ 第１切り替えスイッチ ４１４ ラッチ ４１５ レベルシフタ ４１６、５０４ Ｄ／Ａコンバータ ４１６Ｐ、５０６Ｐ ＰＲＯＭデコーダ ４１６Ｎ、５０６Ｎ ＮＲＯＭデコーダ ４１７ 第２切り替えスイッチ ４１８ ボルテージフォロア出力回路 ５０５ 階調電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36
Claims (10)
- 【請求項１】Ｌ（偶数）個の出力を有する回路ブロック
を長尺矩形の半導体チップの長尺方向にＭ段配置し、回
路ブロックに含まれるＤ／Ａコンバータの一導電型ＲＯ
Ｍデコーダと他導電型ＲＯＭデコーダとからの一極性階
調電圧と他極性階調電圧とを前記出力から奇数番目出力
と偶数番目出力とで極性が相異なるようにして１水平期
間毎に交互に出力する集積回路装置であって、 前記一導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長
尺方向に隣接して一まとめに配置されると共に、前記他
導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向
に隣接して一まとめして前記一導電型ＲＯＭデコーダに
チップ長尺方向に隣接配置された集積回路装置。 - 【請求項２】前記一導電型ＲＯＭデコーダと前記他導電
型ＲＯＭデコーダとが前記各回路ブロックの隣接する回
路ブロックでミラー配置された請求項１記載の集積回路
装置。 - 【請求項３】前記一導電型ＲＯＭデコーダの（Ｌ／２）
段が一導電型半導体基板に形成された１つの他導電型ウ
ェルに配置され、前記他導電型ＲＯＭデコーダの（Ｌ／
２）段が前記他導電型ウェルに隣接して前記一導電型半
導体基板に配置された請求項１記載の集積回路装置。 - 【請求項４】前記一導電型ＲＯＭデコーダの各段がＮビ
ット表示データに基づいて（２のＮ乗）階調のうちの１
階調の一極性階調電圧を出力し、他導電型ＲＯＭデコー
ダの各段がＮビット表示データに基づいて（２のＮ乗）
階調のうちの１階調の他極性階調電圧を出力する請求項
１記載の集積回路装置。 - 【請求項５】前記ミラー配置により互いに隣接する一導
電型ＲＯＭデコーダの各（Ｌ／２）段が一導電型半導体
基板に形成された１つの他導電型ウェルに配置され、前
記ミラー配置により互いに隣接する他導電型ＲＯＭデコ
ーダの各（Ｌ／２）段が前記他導電型ウェルに隣接して
前記一導電型半導体基板に配置された請求項２記載の集
積回路装置。 - 【請求項６】前記一導電型ＲＯＭデコーダが、一導電型
エンハンスメント形トランジスタと一導電型デプレッシ
ョン形トランジスタとを所定配置で（２のＮ乗）行と２
Ｎ列にマトリックス配置して構成され、行毎に一導電型
エンハンスメント形トランジスタと一導電型デプレッシ
ョン形トランジスタとの２個を１対とするＮ対をソース
とドレインとで接続した第１の直列回路を有すると共
に、各対の一方のトランジスタのゲートが列毎に共通接
続された一方のゲート列と他方のトランジスタのゲート
が列毎に共通接続された他方のゲート列とからなる第１
のゲート列対を有し、前記各第１のトランジスタ直列回
路の一端は前記（２のＮ乗）階調の一極性階調電圧が接
続され他端は共通接続されて後段に接続されると共に、
前記第１のゲート列対の一方のゲート列が前記表示デー
タの正相に接続され他方のゲート列が前記表示データの
逆相に接続され、 前記他導電型ＲＯＭデコーダが、他導電型エンハンスメ
ント形トランジスタと他導電型デプレッション形トラン
ジスタとを所定配置で（２のＮ乗）行と２Ｎ列にマトリ
ックス配置して構成され、行毎に他導電型エンハンスメ
ント形トランジスタと他導電型デプレッション形トラン
ジスタとの２個を１対とするＮ対をソースとドレインと
で接続した第２の直列回路を有すると共に、各対の一方
のトランジスタのゲートが列毎に共通接続された一方の
ゲート列と他方のトランジスタのゲートが列毎に共通接
続された他方のゲート列とからなる第２のゲート列対を
有し、前記各第２のトランジスタ直列回路の一端は前記
（２のＮ乗）階調の他極性階調電圧が接続され他端は共
通接続されて後段に接続されると共に、前記第２のゲー
ト列対の一方のゲート列が前記表示データの正相に接続
され他方のゲート列が前記表示データの逆相に接続され
た請求項４記載の集積回路装置。 - 【請求項７】前記一導電型ＲＯＭデコーダの各段のトラ
ンジスタのソースおよびドレインが一導電型半導体基板
に形成された１つの他導電型ウェルに一導電型拡散層と
して形成され、前記他導電型ＲＯＭデコーダの各段のソ
ースおよびドレインが前記他導電型ウェルに隣接して前
記一導電型半導体基板に他導電型拡散層として形成され
た請求項６記載の集積回路装置。 - 【請求項８】前記（２のＮ乗）階調の一極性階調電圧お
よび他極性階調電圧が、前記回路ブロック内または回路
ブロック間で隣接する一導電型ＲＯＭデコーダと他導電
型ＲＯＭデコーダ間に配置した階調電圧発生回路により
一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダ
に供給される請求項４記載の集積回路装置。 - 【請求項９】前記階調電圧発生回路がポリシリコンから
なるラダー抵抗で構成された請求項８記載の集積回路装
置。 - 【請求項１０】請求項１記載の集積回路装置が液晶パネ
ルのデータ線駆動用でテープキャリアパッケージに搭載
されたことを特徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575499A JP3206590B2 (ja) | 1998-11-25 | 1999-05-26 | 集積回路装置およびそれを用いた液晶表示装置 |
| KR1020000028535A KR100343411B1 (ko) | 1999-05-26 | 2000-05-26 | 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 |
| US09/578,499 US6552710B1 (en) | 1999-05-26 | 2000-05-26 | Driver unit for driving an active matrix LCD device in a dot reversible driving scheme |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33348898 | 1998-11-25 | ||
| JP10-333488 | 1998-11-25 | ||
| JP14575499A JP3206590B2 (ja) | 1998-11-25 | 1999-05-26 | 集積回路装置およびそれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000221927A true JP2000221927A (ja) | 2000-08-11 |
| JP3206590B2 JP3206590B2 (ja) | 2001-09-10 |
Family
ID=26476797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14575499A Expired - Fee Related JP3206590B2 (ja) | 1998-11-25 | 1999-05-26 | 集積回路装置およびそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206590B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006106657A (ja) * | 2004-03-16 | 2006-04-20 | Nec Electronics Corp | 表示装置の駆動回路及び表示装置 |
| US7355578B2 (en) | 2002-09-27 | 2008-04-08 | Nec Electronics Corporation | Semiconductor integrated circuit device having ROM decoder for converting digital signal to analog signal |
| US7463215B2 (en) | 2003-04-08 | 2008-12-09 | Microsoft Corporation | Display source divider |
| JP2009187024A (ja) * | 2001-10-03 | 2009-08-20 | Nec Corp | 表示装置及び半導体装置 |
| JP2011525640A (ja) * | 2008-06-30 | 2011-09-22 | シリコン・ワークス・カンパニー・リミテッド | 液晶ディスプレイ駆動回路のレイアウト |
| JP2018511832A (ja) * | 2015-04-15 | 2018-04-26 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | ソースドライバ、及び液晶ディスプレイ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009014971A (ja) | 2007-07-04 | 2009-01-22 | Nec Electronics Corp | 表示ドライバ回路 |
-
1999
- 1999-05-26 JP JP14575499A patent/JP3206590B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187024A (ja) * | 2001-10-03 | 2009-08-20 | Nec Corp | 表示装置及び半導体装置 |
| US8035132B2 (en) | 2001-10-03 | 2011-10-11 | Nec Corporation | Display device and semiconductor device |
| US7355578B2 (en) | 2002-09-27 | 2008-04-08 | Nec Electronics Corporation | Semiconductor integrated circuit device having ROM decoder for converting digital signal to analog signal |
| US7463215B2 (en) | 2003-04-08 | 2008-12-09 | Microsoft Corporation | Display source divider |
| US7505012B2 (en) | 2003-04-08 | 2009-03-17 | Microsoft Corporation | Display source divider |
| JP2006106657A (ja) * | 2004-03-16 | 2006-04-20 | Nec Electronics Corp | 表示装置の駆動回路及び表示装置 |
| JP2011525640A (ja) * | 2008-06-30 | 2011-09-22 | シリコン・ワークス・カンパニー・リミテッド | 液晶ディスプレイ駆動回路のレイアウト |
| JP2018511832A (ja) * | 2015-04-15 | 2018-04-26 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | ソースドライバ、及び液晶ディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3206590B2 (ja) | 2001-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070706 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
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