JP2011525640A - 液晶ディスプレイ駆動回路のレイアウト - Google Patents

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Abstract

【課題】本発明は、レイアウトが占める面積を最小限にする液晶ディスプレイ駆動回路のレイアウトを提供する。
【解決手段】前記液晶ディスプレイ駆動回路のレイアウトは、ポジティブアナログ電圧及びネガティブアナログ電圧を液晶ディスプレイに伝達して、ＤＡＣブロック及びバッファーブロックを具備する。前記ＤＡＣブロックは、ポジティブ基準電圧を利用して該当デジタルデータに対応する前記ポジティブアナログ電圧をそれぞれ生成するＮ／２(Ｎは整数)個のポジティブＤＡＣ及びネガティブ基準電圧を利用して該当デジタルデータに対応する前記ネガティブアナログ電圧をそれぞれ生成するＮ／２個のネガティブＤＡＣを具備する。前記バッファーブロックは、前記Ｎ／２個のポジティブアナログ電圧をバッファリングするＮ／２個のポジティブバッファー及び前記Ｎ／２個のネガティブアナログ電圧をバッファリングするＮ／２個のネガティブバッファーが交替しながら配列される。ここで、前記Ｎ／２のポジティブＤＡＣを１個または少なくとも２個ずつグループ化し、前記Ｎ／２個のネガティブＤＡＣも１個または少なくとも２個ずつグループ化し、それぞれのグループが交替しながら配列される。

Description

本発明は、液晶ディスプレイ駆動回路に関するものであり、特に、レイアウトが占める面積を最小限にする液晶ディスプレイ駆動回路のレイアウトに関するものである。
図１は、６チャンネルの従来の液晶ディスプレイ駆動回路のブロックダイアグラムである。
図１を参照すれば、液晶ディスプレイ駆動回路１００は、ラッチブロック１１０、ＤＡＣブロック１２０、バッファーブロック１３０及びスイッチブロック１４０を具備する。
ラッチブロック１１０は、６チャンネル(channel)に該当するデジタルデータを保存して出力する６個のラッチ回路(Latch)を具備する。
ＤＡＣブロック(Digital to Analog Convertor)１２０は、３個のＰ型ＤＡＣ(Ｐ ＤＡＣ)及び３個のＮ型ＤＡＣ(Ｎ ＤＡＣ)を具備する。３個のＰ型ＤＡＣ(Ｐ ＤＡＣ)ではポジティブ基準電圧(Vrefp、positive reference voltage)を利用して、該当ラッチ回路(Latch)から出力されるデジタルデータ(Ａ、Ｃ、Ｅ)に対応するポジティブアナログ電圧(Ａ'、Ｃ'、Ｅ')を生成する。３個のＮ型ＤＡＣ(Ｎ ＤＡＣ)ではネガティブ基準電圧(Vrefn、negative reference voltage)を利用して、該当ラッチ回路(Latch)から出力されるデジタルデータ(Ｂ、Ｄ、Ｆ)に対応するネガティブアナログ電圧(Ｂ'、Ｄ'、Ｆ')を生成する。ここでデジタルデータのビット数はｎ(ｎは整数)である。
バッファーブロック１３０は、３個のＰ型バッファー(P Buffer)及び３個のＮ型バッファー(N Buffer)を具備する。３個のＰ型バッファー(P Buffer)は、３個のＰ型ＤＡＣ(Ｐ ＤＡＣ)から出力される３個のポジティブアナログ電圧(Ａ'、Ｃ'、Ｅ')をバッファリングする。３個のＮ型バッファー(N Buffer)は、３個のＮ型ＤＡＣ(Ｎ ＤＡＣ)から出力される３個のネガティブアナログ電圧(Ｂ'、Ｄ'、Ｆ')をバッファリングする。
ここでＰ型バッファー(Ｐ Buffer)は、一定な中心電圧を基準に中心電圧より大きい大きさ(amplitude)を有するアナログ電圧であるポジティブアナログ電圧を生成するのに適当になるようにオーダーメード型に製作されたバッファーである。Ｎ型バッファー(N Buffer)は、前記中心電圧を基準に中心電圧より小さな大きさを有するアナログ電圧であるネガティブアナログ電圧を生成するのに適当になるようにオーダーメード型に製作されたバッファーである。このようにオーダーメード型バッファーを使用する理由は、バッファー回路がレイアウトを占める面積を最小限にするためである。Ｐ型バッファー(P Buffer)及びＮ型バッファー(N Buffer)が交替しながら配列されているので、バッファーブロック１３０と連結されるスイッチブロック１４０の回路構成が簡単になる。
スイッチブロック(switch block)１４０では、バッファーブロック１３０でバッファリングされたアナログ電圧(Ａ'〜Ｆ')をポジティブアナログ電圧とネガティブアナログ電圧に区分して液晶ディスプレイパネル(図示せず)に交替しながら伝達する。言い換えれば、液晶ディスプレイパネルに伝達するデジタルデータの極性(Polarity)が続いて変わるようにする。
図２は、１２チャンネルの従来の液晶ディスプレイ駆動回路のレイアウトである。
図２を参照すれば、１２チャンネルの液晶ディスプレイ駆動回路の場合、図１に示された６チャンネル液晶ディスプレイ駆動回路を２個連結したものと同一であるので、構成要素に対する説明は省略する。
Ｐ型ＤＡＣ(Ｐ ＤＡＣ)は、ポジティブアナログ電圧を生成するのに使用されて、Ｎ型ＤＡＣ(Ｎ ＤＡＣ)はネガティブアナログ電圧を生成するのに使用されるので、ＣＭＯＳ(Complementary Metal Oxide Silicon)でこれらを具現する場合、それぞれＰ型トランジスター及びＮ型トランジスターのうちで一つの形態のトランジスターのみを利用して具現されることが一般的である。
図２では、Ｐ型ＤＡＣ(Ｐ ＤＡＣ)は、Ｎ型ウェル(Well)に形成される複数のＰ型トランジスターに具現され、Ｎ型ＤＡＣ(Ｎ ＤＡＣ)は、Ｐ型ウェルに形成される複数のＮ型トランジスターに具現されることを例にあげた。レイアウトをする時にはそれぞれの基板(substrate)内部または基板の上部に形成される複数のパターンの間には一定な間隔が必要である。これを一般にデザインルール(design rule)と言うが、結局パターンとパターンが接するようになる場合パターン間の間隔について定義するデザインルールのためにレイアウトが占める面積が増加するようになるであろう。
図３は、図２に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。
図３は、上部に合計１２個のチャンネル、そして、下部に上部の１２個のチャンネルのうちで中間の６個のチャンネルに対するもののみを概略に拡大したものであるが、ａはトランジスターとトランジスターの間の間隔を意味し、ｂはトランジスターとガードリング(guard-ring)との間の間隔、そしてｃはガードリングとガードリングを含むウェル(well)との間隔を意味する。
下部に示された６個のチャンネルの場合、ａが６個、ｂが１２個、そして、ｃが１２個で合計３０個の間隔ポイントが存在し、上部に示された１２個のチャンネルの場合には、これより２倍である合計６０個の間隔ポイントが存在する。
図３に示されるように、従来の液晶ディスプレイ駆動回路の場合、Ｐ型ウェルとＮ型ウェルが交替しながら配置され、前記各ウェルの内部にＮ型モストランジスタ及びＰ型トランジスターが集団的に交替しながら配置されるため、これらの間に存在する間隔ポイントが不必要に多くなる短所がある。
本発明が解決しようとする技術的課題は、レイアウトが占める面積を最小限にする液晶ディスプレイ駆動回路のレイアウトを提供することにある。
前記技術的課題を達成するための本発明による液晶ディスプレイ駆動回路のレイアウトは、ポジティブアナログ電圧及びネガティブアナログ電圧を液晶ディスプレイに伝達して、ＤＡＣブロック及びバッファーブロックを具備する。前記ＤＡＣブロックは、ポジティブ基準電圧を利用して該当デジタルデータに対応する前記ポジティブアナログ電圧をそれぞれ生成するＮ／２(Ｎは整数)個のポジティブＤＡＣ及びネガティブ基準電圧を利用して、該当デジタルデータに対応する前記ネガティブアナログ電圧をそれぞれ生成するＮ／２個のネガティブＤＡＣを具備する。前記バッファーブロックは、前記Ｎ／２個のポジティブアナログ電圧をバッファリングするＮ／２個のポジティブバッファー及び前記Ｎ／２個のネガティブアナログ電圧をバッファリングするＮ／２個のネガティブバッファーが交替しながら配列される。ここで、前記Ｎ／２個のポジティブＤＡＣを１個または少なくとも２個ずつグループ化し、前記Ｎ／２個のネガティブＤＡＣも１個または少なくとも２個ずつグループ化し、それぞれのグループが交替しながら配列される。
本発明は、液晶ディスプレイ駆動回路がレイアウトで占める面積が減少するようになる長所がある。
６チャンネルの従来液晶ディスプレイ駆動回路のブロックダイアグラムである。 １２チャンネルの従来液晶ディスプレイ駆動回路のレイアウトである。 図２に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。 本発明による液晶ディスプレイ駆動回路のレイアウトの一実施例を示す。 本発明による液晶ディスプレイ駆動回路のレイアウトの他の一実施例を示す。 本発明による液晶ディスプレイ駆動回路のレイアウトのさらに他の一実施例を示す。 本発明による液晶ディスプレイ駆動回路のレイアウトのさらにまた他の一実施例を示す。 図４に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。 図５に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。 図６に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。 図７に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。 ＤＡＣ配置方法による横サイズを比べたものである。
以下では、本発明の具体的な実施例を図面を参照して詳しく説明する。
図４は、本発明による液晶ディスプレイ駆動回路のレイアウトの一実施例を示す。
図４を参照すれば、液晶ディスプレイ駆動回路４００は、ラッチブロック４１０、ＤＡＣブロック４２０、バッファーブロック４３０及びスイッチブロック４４０を具備する。
バッファーブロック４３０及びスイッチブロック４４０の配列は、図２に示された従来の液晶ディスプレイ駆動回路２００と同一である。
ラッチブロック４１０は、Ａ、Ｃ、Ｂ、Ｄ、Ｅ、Ａ、Ｆ、Ｂ、Ｃ、Ｅ、Ｄ、Ｆの手順でデジタルデータを出力するように構成される。ＤＡＣブロック４２０ではラッチブロック４１０から出力されるデジタルデータ(Ａ、Ｃ、Ｂ、Ｄ、Ｅ、Ａ、Ｆ、Ｂ、Ｃ、Ｅ、Ｄ、Ｆ)の手順によって、アナログ電圧(Ａ‘、Ｃ’、Ｂ‘、Ｄ’、Ｅ‘、Ａ’、Ｆ‘、Ｂ’、Ｃ‘、Ｅ’、Ｄ‘、Ｆ’)を生成する。
ＤＡＣブロック４２０には、２個のデジタルデータ(Ａ、Ｃ)をそれぞれ受信して、これに対応するポジティブアナログ電圧(Ａ‘、Ｃ’)を生成する２個のＰ型ＤＡＣ、２個のデジタルデータ(Ｂ、Ｄ)をそれぞれ受信して、これに対応するネガティブアナログ電圧(Ｂ‘、Ｄ’)を生成する２個のＮ型ＤＡＣが順に配列されている。全体的に見ればＰ型ＤＡＣ２個、そしてＮ型ＤＡＣ２個が一つのグループになって、これらのグループが交替しながら配置される。
バッファーブロック４３０を構成する１２個のバッファーは、Ｐ型及びＮ型が交替しながら配列されているために、ＤＡＣブロック４２０から出力されるアナログ電圧(Ａ‘、Ｂ’、Ｃ‘、Ｄ’、Ｅ‘、Ｆ’、Ａ‘、Ｂ’、Ｃ‘、Ｄ’、Ｅ‘、Ｆ’)もこれに対応するバッファーに伝達しなければならない。
一番目のＤＡＣであるＰ型ＤＡＣから出力されるポジティブアナログ電圧(Ａ')は、一番目に配列されたバッファーであるＰ型バッファーに直接連結させることができる。二番目のＤＡＣであるＰ型ＤＡＣから出力されるポジティブアナログ電圧(Ｃ')は、三番目に配列されたバッファーであるＰ型バッファーに伝達しなければならないので、ポジティブアナログ電圧(Ｃ')が伝達するメタルラインには一回の折曲が存在する。
三番目のＤＡＣであるＮ型ＤＡＣから出力されるネガティブアナログ電圧(Ｂ')は二番目に配列されたバッファーであるＮ型バッファーに伝達しなければならないので、ネガティブアナログ電圧(Ｂ')が伝達するメタルラインには、一つの折曲が存在する。四番目のＤＡＣであるＮ型ＤＡＣから出力されるネガティブアナログ電圧(Ｄ')は四番目に配列されたバッファーであるＮ型バッファーに伝達しなければならないので、ネガティブアナログ電圧(Ｄ')が伝達するメタルラインの折曲なしにすぐ連結が可能である。
五番目のＤＡＣであるＰ型ＤＡＣから出力されるポジティブアナログ電圧(Ｅ')は五番目に配列されたバッファーであるＰ型バッファーに伝達しなければならないので、ポジティブアナログ電圧(Ｅ')が伝達するメタルラインの折曲なしにすぐ連結が可能である。六番目のＤＡＣであるＰ型ＤＡＣから出力されるポジティブアナログ電圧(Ａ')は、七番目に配列されたＰ型バッファーに伝達しなければならないので、ポジティブアナログ電圧(Ａ')が伝達するメタルラインには、一つの折曲が存在する。
七番目のＤＡＣであるＮ型ＤＡＣから出力されるネガティブアナログ電圧(Ｆ')は、六番目に配列されたＮ型バッファーに伝達しなければならないので、ネガティブアナログ電圧(Ｆ')が伝達するメタルラインには、一つの折曲が存在するようになる。続いて繰り返される構造に対しては、これ以上説明をしなくても理解することができるので、図４に対する説明は省略する。
要約すれば、ラッチブロック４１０及びＤＡＣブロック４２０の配置によって、ＤＡＣブロック４２０から出力されるアナログ電圧が該当バッファーに連結されるためには直線方向にまたは折曲がある形態のメタルラインが必要である。
図５は、本発明による液晶ディスプレイ駆動回路のレイアウトの他の一実施例を示す。
図５を参照すれば、ラッチブロック５１０は、Ａ、Ｃ、Ｂ、Ｄ、Ｆ、Ｂ、Ｅ、Ａ、Ｃ、Ｅ、Ｄ、Ｆの手順でデジタルデータを出力して、ＤＡＣブロック５２０はラッチブロック５１０から出力されるデジタルデータ(Ａ、Ｃ、Ｂ、Ｄ、Ｆ、Ｂ、Ｅ、Ａ、Ｃ、Ｅ、Ｄ、Ｆ)に対応するアナログ電圧(Ａ‘、Ｃ’、Ｂ‘、Ｄ’、Ｆ‘、Ｂ’、Ｅ‘、Ａ’、Ｃ‘、Ｅ’、Ｄ‘、Ｆ’)を生成する。
ＤＡＣブロック５２０には２個のデジタルデータ(Ａ、Ｃ)をそれぞれ受信して、これに対応するポジティブアナログ電圧(Ａ‘、Ｃ’)を生成する２個のＰ型ＤＡＣ及び４個のデジタルデータ(Ｂ、Ｄ、Ｆ、Ｂ)をそれぞれ受信して、これに対応するネガティブアナログ電圧(Ｂ‘、Ｄ’、Ｆ‘、Ｂ’)を生成する４個のＮ型ＤＡＣが順に配列されている。引き継いで、４個のデジタルデータ(Ｅ、Ａ、Ｃ、Ｅ)に対応するポジティブアナログ電圧(Ｅ‘、Ａ’、Ｃ‘、Ｅ’)を生成する４個のＰ型ＤＡＣ、２個のデジタルデータ(Ｄ、Ｆ)に対応するネガティブアナログ電圧(Ｄ‘、Ｆ’)を生成する２個のＮ型ＤＡＣを具備する。
全体的に見ればＰ型ＤＡＣ２個、Ｎ型ＤＡＣ４個、Ｐ型ＤＡＣ４個及びＮ型ＤＡＣ２個の順に配置される。ラッチブロック５１０及びＤＡＣブロック５２０の配置によって、ＤＡＣブロック５２０から出力されるアナログ電圧が該当バッファー５３０に連結されるためには、直線方向にまたは折曲がある形態のメタルラインが必要である。
図６は、本発明による液晶ディスプレイ駆動回路のレイアウトのさらに他の一実施例を示す。
図６を参照すれば、ラッチブロック６１０は、Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆ、Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆの手順でデジタルデータを出力し、ＤＡＣブロック６２０はラッチブロック６１０から出力されるデジタルデータ(Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆ、Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆ)に対応するアナログ電圧(Ａ‘、Ｃ’、Ｅ‘、Ｂ’、Ｄ‘、Ｆ’、Ａ‘、Ｃ’、Ｅ‘、Ｂ’、Ｄ‘、Ｆ’)を生成する。
ＤＡＣブロック６２０には３個のデジタルデータ(Ａ、Ｃ、Ｅ)をそれぞれ受信して、これに対応するポジティブアナログ電圧(Ａ‘、Ｃ’、Ｅ‘)を生成する３個のＰ型ＤＡＣ及び３個のデジタルデータ(Ｂ、Ｄ、Ｆ)をそれぞれ受信して、これに対応するネガティブアナログ電圧(Ｂ’、Ｄ‘、Ｆ’)を生成する３個のＮ型ＤＡＣが順に配列されている。ＤＡＣブロック６２０は、３個のデジタルデータ(Ａ、Ｃ、Ｅ)に対応するポジティブアナログ電圧(Ａ‘、Ｃ’、Ｅ‘)を生成する３個のＰ型ＤＡＣ、３個のデジタルデータ(Ｂ、Ｄ、Ｆ)に対応するネガティブアナログ電圧(Ｂ’、Ｄ‘、Ｆ’)を生成する３個のＮ型ＤＡＣをさらに具備する。
全体的に見ればＰ型ＤＡＣ３個及びＮ型ＤＡＣ３個が互いに交替しながら配置される。図６に示されたレイアウトは、図４及び図５と同じく、ラッチブロック６１０及びＤＡＣブロック６２０の配置によって、ＤＡＣブロック５２０から出力されるアナログ電圧が該当バッファー６３０に連結されるためには直線方向にまたは折曲がある形態のメタルラインが必要である。
図７は、本発明による液晶ディスプレイ駆動回路のレイアウトのさらに他の一実施例を示す。
図７を参照すれば、ラッチブロック７１０は、Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆ、Ｆ、Ｄ、Ｂ、Ｅ、Ｃ、Ａの順でデジタルデータを出力して、ＤＡＣブロック７２０はラッチブロック７１０から出力されるデジタルデータ(Ａ、Ｃ、Ｅ、Ｂ、Ｄ、Ｆ、Ｆ、Ｄ、Ｂ、Ｅ、Ｃ、Ａ)に対応するアナログ電圧(Ａ‘、Ｃ’、Ｅ‘、Ｂ’、Ｄ‘、Ｆ’、Ｆ‘、Ｄ’、Ｂ、Ｅ‘、Ｃ’、Ａ‘)を生成する。
ＤＡＣブロック７２０は、３個のデジタルデータ(Ａ、Ｃ、Ｅ)をそれぞれ受信して、これに対応するポジティブアナログ電圧(Ａ‘、Ｃ’、Ｅ‘)を生成する３個のＰ型ＤＡＣ、６個のデジタルデータ(Ｂ、Ｄ、Ｆ、Ｆ、Ｄ、Ｂ)をそれぞれ受信して、これに対応するネガティブアナログ電圧(Ｂ’、Ｄ‘、Ｆ’、Ｆ‘、Ｄ’、Ｂ‘)を生成する６個のＮ型ＤＡＣ及び３個のデジタルデータ(Ｅ、Ｃ、Ａ)をそれぞれ受信して、これに対応するポジティブアナログ電圧(Ｅ’、Ｃ‘、Ａ’)を生成する３個のＰ型ＤＡＣを具備する。
図４ないし図６と同じく、ラッチブロック７１０及びＤＡＣブロック７２０の配置によって、ＤＡＣブロック７２０から出力されるアナログ電圧が該当バッファー７３０に連結されるためには直線方向にまたは折曲がある形態のメタルラインが必要である。
図８は、図４に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。
図８の記載において、aはトランジスターとトランジスターの間の間隔、ｂはトランジスターとガードリング(guard ring)との間の間隔、そして、ｃはガードリングとガードリングを含むウェル(well)との間隔を意味して、以下で説明される図９ないし図１１でも他の言及がない限り同一に適用される。
図８を参照すれば、６チャンネルの場合ａが８個、ｂが６個、そしてｃが６個で合計２０個の間隔ポイントが存在し、これを１２チャンネルに確張すれば合計４０個の間隔ポイントが存在する。
図９は、図５に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。
図１０は、図６に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。
図９及び図１０を参照すれば、６チャンネルの場合ａが８個、ｂが４個、そして、ｃが４個で、合計１６個の間隔ポイントが存在し、これを１２チャンネルに拡張すれば、合計３２個の間隔ポイントが存在する。
図１１は、図７に示されたＤＡＣブロックのトランジスター水準の詳細レイアウトである。
図１１を参照すれば、６チャンネルの場合ａが９個、ｂが２個、そして、ｃが２個で、合計１３個の間隔ポイントが存在し、これを１２チャンネルに確張すれば、合計２６個の間隔ポイントが存在する。
図３に示された従来のＤＡＣブロックの場合、ａが６個、ｂが１２個、そして、ｃが１２個で、合計３０個の間隔ポイントが存在し、これを１２チャンネルに確張した場合、合計６０個の間隔ポイントが存在するという点で図８ないし図１１に示されるように、本発明によるレイアウトの間隔ポイントが相対的に少ないということが分かる。
実際の予想レイアウトの水平長さを比較すれば、上述したところのような間隔ポイント個数の差をより明らかに認識することができる。
６チャンネルの場合、従来の場合(図３)には、１０６．８μmが必要であるが、本発明によるレイアウトの場合(図８ないし図１１)には、９１．２μm、８５．３μm、８５．３μm及び８２．８μmがそれぞれ必要である。
以下、図８ないし図１１の下部に示されたトランジスター水準のレイアウトについて説明する。
図８を参照すればＤＡＣが２個ずつグループ化された場合、グループをなした同一なタイプのＤＡＣに配置されたトランジスターは、ＤＡＣの間の接触面(Ｒ１、Ｒ２)を中心に対称になるように配列されている。すなわち、２番目及び３番目のポジティブＤＡＣの場合及びつながる４番目及び５番目のネガティブＤＡＣの場合、それぞれのＤＡＣを構成するトランジスターが接触面(Ｒ１、Ｒ２)を中心にお互いに対称に配置されている。また、トランジスターの配列面では、前述したようにポジティブＤＡＣの内部及びネガティブＤＡＣの内部だけではなく、グループ化されたポジティブＤＡＣとグループ化されたネガティブＤＡＣの間にも、これらの接触面(Ｒ３)を中心に対称になるトランジスターの配列が形成されているということが分かる。
図９及び図１０を参照すれば、左側下部に示された３個のネガティブＤＡＣの場合、最後の２個のＤＡＣに具現されたトランジスターの配置が接触面(Ｒ１)を中心にお互いに対称されて、ポジティブＤＡＣの初めの２個のＤＡＣを構成するトランジスターの配置も接触面(Ｒ２)を中心にお互いに対称になるように配置されている。また、ネガティブＤＡＣのグループとポジティブＤＡＣのグループの接触面(Ｒ３)を中心に２個のＤＡＣグループを構成するトランジスターの配置された対称になる。
図１１を参照すれば、左側から２番目と３番目のネガティブＤＡＣを構成するトランジスター及び４番目と５番目のポジティブＤＡＣを構成するトランジスターは、それぞれ接触面(Ｒ１、Ｒ２)を中心に対称になる配置を有する。また、左側の３個のＤＡＣを構成するトランジスターの配列は、右側３個のＤＡＣを構成するトランジスターの配列と接触面(Ｒ３)を基準に対称になるようにレイアウトされる。
図８ないし図１１を参照すれば、ネガティブＤＡＣのグループ及びポジティブＤＡＣのグループを構成するトランジスターらの配列が互いに対称になる構造を少なくとも一つずつ具備するか、または同時にネガティブＤＡＣのグループ及びポジティブＤＡＣのグループとの間のレイアウトも互いに対称性を有するようにすれば、ＤＡＣブロックに消費するレイアウトの全体面積を最小限にすることができる。
特に、２個の接触面(Ｒ１、Ｒ２)に接する拡散領域にはポジティブ基準電圧(Ｖｒｅｆｐ)またはネガティブ基準電圧(Vrefn)が印加されることが望ましい。
しかし、一つのＤＡＣ単位セルをステップ＆リピート(step and repeat)形式で配置して使えば、前述したような対称構造を有する時に比べてレイアウトに消費する面積が増加するようになることは自明である。
図１２は、ＤＡＣ配置方法による横サイズを比較したものである。
図１２を参照すれば、１２チャンネルの場合、従来の場合(図３)には２１３．６μmの長さが必要となるが、本発明によるレイアウトの場合(図８ないし図１１)には、１８２．４μm(図８、type D)、１７０．６μm(図９、type B)、１７０．６μm(図１０、type C)及び１６５．６μm(図１１、type A)の長さがそれぞれ必要となる。
前述したように、液晶ディスプレイ駆動回路のラッチブロック及びＤＡＣブロックの配置を従来のようにＰ型とＮ型を交替しながら配置する代わりに、Ｐ型とＮ型を複数個で縛って、これを一つのグループで定義して、これを交替しながら配置する方法がレイアウトの効率を向上させることができるということが分かる。
前記の説明では、Ｐ型ＤＡＣ及びＮ型ＤＡＣがすべて２個以上に縛られることについて説明したが、Ｐ型ＤＡＣ及びＮ型ＤＡＣが一個である場合が含まれることも可能である。１２チャンネルの例を挙げると、Ｐ型ＤＡＣが１個、２個及び３個が繰り返される一つのグループにすることもでき、同じく、Ｎ型ＤＡＣが１個、２個及び３個が繰り返される一つのグループにすることもできる。
以上では、本発明に対する技術思想を添付図面と共に敍述したが、これは本発明の望ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰でも本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。
４００ 液晶ディスプレイ駆動回路
４１０ ラッチブロック
４２０ ＤＡＣブロック
４３０ バッファーブロック
４４０ スイッチブロック

Claims (9)

  1. ポジティブアナログ電圧及びネガティブアナログ電圧を液晶ディスプレイに伝達する液晶ディスプレイ駆動回路のレイアウトにおいて、
    ポジティブ基準電圧を利用して該当デジタルデータに対応する前記ポジティブアナログ電圧をそれぞれ生成するＮ／２(Ｎは整数)個のポジティブＤＡＣ及びネガティブ基準電圧を利用して該当デジタルデータに対応する前記ネガティブアナログ電圧をそれぞれ生成するＮ／２個のネガティブＤＡＣらを具備するＤＡＣブロック;及び
    前記Ｎ／２個のポジティブアナログ電圧をバッファリングするＮ／２個のポジティブバッファー及び前記Ｎ／２個のネガティブアナログ電圧をバッファリングするＮ／２個のネガティブバッファーが交替しながら配列されたバッファーブロックを具備して、
    前記Ｎ／２個のポジティブＤＡＣを１個または少なくとも２個ずつグループ化して、前記Ｎ／２個のネガティブＤＡＣも１個または少なくとも２個ずつグループ化して、それぞれのグループを交替しながら配列させたことを特徴とする液晶ディスプレイ駆動回路のレイアウト。
  2. 前記Ｎ／２個のポジティブアナログ電圧及び前記Ｎ／２個のネガティブアナログ電圧は順に交替しながら、前記該当バッファーにそれぞれ伝達することを特徴とする請求項１に記載の液晶ディスプレイ駆動回路のレイアウト。
  3. 前記デジタルデータを保存するＮ個のラッチ回路を具備するラッチブロックをさらに具備することを特徴とする請求項１に記載の液晶ディスプレイ駆動回路のレイアウト。
  4. 前記Ｎ個のラッチ回路は、
    対応する前記Ｎ個のＤＡＣが配列される手順と同一な手順に配列されることを特徴とする請求項３に記載の液晶ディスプレイ駆動回路のレイアウト。
  5. 前記バッファーブロックから出力されるバッファリングされたポジティブアナログ電圧及びネガティブアナログ電圧をマルチプレクシング(multiplexing)するスイッチングブロックをさらに具備することを特徴とする請求項１に記載の液晶ディスプレイ駆動回路のレイアウト。
  6. 前記スイッチングブロックは、
    前記バッファリングされたポジティブアナログ電圧及びネガティブアナログ電圧をポジティブアナログ電圧及びネガティブアナログ電圧に区分して、交替しながら前記液晶ディスプレイパネルに供給することを特徴とする請求項５に記載の液晶ディスプレイ駆動回路のレイアウト。
  7. 前記ネガティブＤＡＣのグループを構成する互いに接するネガティブＤＡＣの間のトランジスターのレイアウト及び前記ポジティブＤＡＣのグループを構成する互いに接するポジティブＤＡＣの間のトランジスターのレイアウトのうちで少なくとも一つは対称性を有することを特徴とする請求項１に記載の液晶ディスプレイ駆動回路のレイアウト。
  8. 前記ネガティブＤＡＣのグループに具現される複数のトランジスターのレイアウトと前記ポジティブＤＡＣのグループに具現される複数のトランジスターの間のレイアウトは、対称性を有することを特徴とする請求項７に記載の液晶ディスプレイ駆動回路のレイアウト。
  9. 前記ネガティブＤＡＣのグループに具現される複数のトランジスターの間にお互いに対称になる構造を有する時の少なくとも一つの接触面に接する拡散領域には、前記ネガティブ基準電圧(Vrefn)が印加されて、
    前記ポジティブＤＡＣのグループに具現される複数のトランジスターの間に互いに対称になる構造を有する時の少なくとも一つの接触面に接する拡散領域には、前記ポジティブ基準電圧(Vrefp)が印加されることを特徴とする請求項７に記載の液晶ディスプレイ駆動回路のレイアウト。
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