KR102218392B1 - 표시장치 및 데이터 구동 집적회로 - Google Patents

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Abstract

본 발명은 비디오 데이터를 저장하는 저장 레지스터와, 기준 감마 전압을 기준으로 정해진 극성 반전 방식에 따라 비디오 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 컨버터와, 아날로그 전압을 출력신호로서 출력하는 출력 버퍼를 포함하고, 디지털 아날로그 컨버터는, 포지티브(Positive) 구동을 위한 2가지 극형의 트랜지스터를 포함하는 포지티브 디지털 아날로그 컨버터와, 네거티브(Negative) 구동을 위한 2가지 극형의 트랜지스터를 포함하는 네거티브 디지털 아날로그 컨버터를 포함하는 데이터 구동 집적회로와 이를 포함하는 표시장치에 관한 것이다.

Description

표시장치 및 데이터 구동 집적회로{DISPLAY DEVICE AND DATA DRIVER INTEGRATED CIRCUIT}
본 발명은 표시장치 및 데이터 구동 집적회로에 관한 것이다.
종래의 표시장치의 데이터 구동 집적회로는, 디지털 비디오 데이터를 아날로그 전압으로 변환해주는 디지털 아날로그 컨버터(DAC: Digital Analog Converter)를 포함한다.
이러한 디지털 아날로그 컨버터는, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터와 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터를 포함한다.
이러한 디지털 아날로그 컨버터에 포함된 포지티브 디지털 아날로그 컨버터 및 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터만을 사용하기 때문에, 백 바이어스 효과(Back Bias Effect)를 발생시킬 수 있다.
이러한 백 바이어스 효과로 인해, 트랜지스터 동작 전압인 문턱 전압(Threshold Voltage)이 상승하여, 감마 전압이 채널(즉, 데이터 라인)로 출력될 때, 지연(Delay)가 생기게 되어, 리플(Ripple)이 발생할 수 있다. 이러한 리플은, 데이터 구동 집적회로의 소비 전력 및 온도를 증가시키는 문제점을 야기할 수 있다.
이러한 배경에서, 본 발명의 목적은, 리플(Ripple)이 없거나 감소한 출력신호를 출력하는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 데 있다.
본 발명의 다른 목적은, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하여 발생하는 백 바이어스 효과(Back Bias Effect)를 최소화시킬 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 리플을 방지하거나 줄일 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 데이터 구동 집적회로의 소비 전력 및 온도의 증가를 방지 또는 줄일 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 다수의 데이터 라인 및 다수의 게이트 라인이 형성된 표시패널; 상기 다수의 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부; 상기 다수의 게이트 라인으로 스캔 신호를 순차적으로 공급하는 게이트 구동부; 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함하고, 상기 데이터 구동부에 포함된 적어도 하나의 데이터 구동 집적회로 각각은, 포지티브(Positive) 구동을 위해 2가지 극형의 트랜지스터를 포함하는 포지티브 디지털 아날로그 컨버터와, 네거티브(Negative) 구동을 위해 2가지 극형의 트랜지스터를 포함하는 네거티브 디지털 아날로그 컨버터를 페어(Pair)로 포함하는 디지털 아날로그 컨버터를 둘 이상 포함하는 표시장치를 제공한다.
다른 측면에서, 본 발명은, 비디오 데이터를 저장하는 저장 레지스터; 기준 감마 전압을 기준으로 상기 비디오 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 컨버터; 및 상기 아날로그 전압을 출력신호로서 출력하는 출력 버퍼를 포함하되, 상기 디지털 아날로그 컨버터는, 포지티브(Positive) 구동을 위한 2가지 극형의 트랜지스터를 포함하는 포지티브 디지털 아날로그 컨버터; 및 네거티브(Negative) 구동을 위한 2가지 극형의 트랜지스터를 포함하는 네거티브 디지털 아날로그 컨버터를 포함하는 데이터 구동 집적회로를 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리플이 없거나 감소한 출력신호를 출력하는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하여 발생하는 백 바이어스 효과(Back Bias Effect)를 최소화시킬 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 리플을 방지하거나 줄일 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 데이터 구동 집적회로의 소비 전력 및 온도의 증가를 방지 또는 줄일 수 있는 데이터 구동 집적회로와 이를 포함하는 표시장치를 제공하는 효과가 있다.
도 1은 실시예에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 실시예에 따른 표시장치의 데이터 구동부를 개략적으로 나타낸 도면이다.
도 3은 실시예에 따른 데이터 구동 집적회로의 기능 블록도이다.
도 4는 실시예에 따른 표시장치의 극성 반전의 예시도이다.
도 5 및 도 6은 실시예에 따른 데이터 구동 집적회로 내 디지털 아날로그 컨버터(DAC)를 나타낸 도면이다.
도 7은 실시예에 따른 데이터 구동 집적회로 내 디지털 아날로그 컨버터(DAC)에 포함된 포지티브 디지털 아날로그 컨버터(P-DAC)의 회로 구성도이다.
도 8은 실시예에 따른 데이터 구동 집적회로 내 디지털 아날로그 컨버터(DAC)에 포함된 네거티브 디지털 아날로그 컨버터(N-DAC)의 회로 구성도이다.
도 9는 포지티브 디지털 아날로그 컨버터(P-DAC) 및 네거티브 디지털 아날로그 컨버터(N-DAC) 각각이 1가지 극형의 트랜지스터로 구현된 경우, DAC(340)를 나타낸 도면이다
도 10은 1가지 극형의 트랜지스터로 구현된 포지티브 디지털 아날로그 컨버터(P-DAC) 및 네거티브 디지털 아날로그 컨버터(N-DAC) 각각의 회로 구성도이다.
도 11은 포지티브 디지털 아날로그 컨버터(P-DAC) 및 네거티브 디지털 아날로그 컨버터(N-DAC) 각각을 1가지 극형의 트랜지스터를 이용하여 구현한 경우, 데이터 구동 집적회로의 출력신호를 나타낸 도면이다.
도 12는 포지티브 디지털 아날로그 컨버터(P-DAC) 및 네거티브 디지털 아날로그 컨버터(N-DAC) 각각을 2가지 극형의 트랜지스터를 이용하여 구현한 경우, 데이터 구동 집적회로의 출력신호를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예에 따른 표시장치(100)의 개략적인 시스템 구성도이다.
도 1을 참조하면, 실시예에 따른 표시장치(100)는, 다수의 데이터 라인(DL1, DL2, ... , DLm) 및 다수의 게이트 라인(GL1, GL2, ... , GLn)이 형성된 표시패널(110)과, 다수의 데이터 라인(DL1, DL2, ... , DLm)으로 데이터 전압을 공급하는 데이터 구동부(120)와, 다수의 게이트 라인(GL1, GL2, ... , GLn)으로 스캔 신호를 순차적으로 공급하는 게이트 구동부(130)와, 각종 제어신호를 출력하여 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
표시패널(110)에는, 다수의 데이터 라인(DL1, DL2, ... , DLm) 및 다수의 게이트 라인(GL1, GL2, ... , GLn)이 교차되는 지점에 화소(P: Pixel)가 형성될 수 있다.
타이밍 컨트롤러(140)는, 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync), 모든 동기 신호의 기본이 되는 클럭(Clock) 신호, 그리고, 비디오 데이터(R, G, B 신호)를 외부 시스템(예: 컴퓨터)로부터 입력받는다.
타이밍 컨트롤러(140)는, 일 예로, 입력받은 신호들을 이용하여, 소스 시작 신호(SSP: Source Start Pulse), 소스 쉬프트 클럭(SSC: Source Shift Clock) 신호, 소스 출력 인에이블(SOE: Source Output Enable) 신호 및 비디오 데이터 등을 데이터 구동부(120)로 출력하고, 게이트 시작 신호(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock) 신호, 게이트 출력 인에이블(GOE: Gate Output Enable) 신호 등을 게이트 구동부(130)로 출력함으로써, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.
전술한 데이터 구동부(120)는 다수의 데이터 구동 집적회로("소스 구동 집적회로"라고도 함)를 포함할 수 있는데, 이러한 다수의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 형성될 수도 있고, 표시패널(110)에 집적화되어 형성될 수도 있다.
전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시패널(110)의 양측에 위치할 수도 있다.
또한, 게이트 구동부(130)는, 다수의 게이트 구동 집적회로를 포함할 수 있는데, 이러한 다수의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수도 있고, 표시패널(110)에 집적화되어 형성될 수도 있다.
도 2는 실시예에 따른 표시장치(100)의 데이터 구동부(120)를 개략적으로 나타낸 도면이다.
도 2를 참조하면, 데이터 구동부(120)는, 하나 또는 둘 이상의 데이터 구동 집적회로(D-IC: Data Driver Integrated Circuit, 200)를 포함한다.
도 2를 참조하면, 각 데이터 구동 집적회로(200)는 하나 또는 둘 이상의 데이터 라인으로 데이터 전압을 공급한다.
도 2를 참조하면, 각 데이터 구동 집적회로(200)는, 타이밍 컨트롤러(140)로부터 비디오 데이터(Video Data)를 입력받고, 기준 감마 전압 공급부(210)로부터 기준 감마 전압을 입력받으며, 입력된 기준 감마 전압에 근거하여 입력된 비디오 데이터를 아날로그 전압(즉, 데이터 전압)으로 변환하여 해당 데이터 라인으로 공급한다.
도 2를 참조하여 간략하게 설명한 각 데이터 구동 집적회로(200)에 대하여, 도 3을 참조하여 더욱 상세하게 설명한다.
도 3은 실시예에 따른 데이터 구동 집적회로(200)의 기능 블록도이다.
도 3을 참조하면, 실시예에 따른 데이터 구동 집적회로(200)는, 시프트 레지스터(Shift Register, 310), 입력 레지스터(Input Register, 320), 저장 레지시터(Storage Register, 330), 디지털 아날로그 컨버터(DAC: Digital Analog Converter, 이하, “DAC”라 함, 340), 출력 버퍼(Output Buffer, 350) 등을 포함한다.
입력 레지스터(320)는, 시프트 레지스터(310)의 제어에 의해, 타이밍 컨트롤러(140)로부터 비디오 데이터(디지털 데이터)를 입력받는다.
이때, 시프트 레지스터(310)의 제어에 의해, 수평 동기 신호(Hsync)를 시작신호로 선택된 한 개의 게이트 라인(GLj)에 해당하는 모든 비디오 데이터가 수평 클럭 신호(Hclock)에 동기화되어 순차적으로 샘플링되어 입력 레지스터(320)에 입력되어 저장된다.
입력 레지스터(320)에 저장된 한 개의 선택된 게이트 라인(GLj)에 해당되는 비디오 데이터는 로드(Load) 제어신호에 의해 저장 레지스터(330)에 동시에 전달되어 저장된다.
저장 레지스터(330)에 저장된 비디오 데이터는 DAC(340)에서 아날로그 전압(데이터 전압)으로 변환된다.
이때, DAC(340)는, 기준 감마 전압 공급부(210)로부터 입력된 기준 감마 전압(Reference Gamma Voltage)을 기준으로 비디오 데이터를 아날로그 전압으로 변환한다.
출력 버퍼(350)는, DAC(340)에서 변환된 아날로그 전압을 해당 데이터 라인(DLi)을 구동하기에 충분한 전류 구동능력을 갖추도록 하여 출력신호(즉, 데이터 전압)로서 출력한다.
전술한 입력 레지스터(320) 및 저장 레지시터(330) 각각은 래치(Latch)로 구현될 수 있다.
도 3은 하나의 데이터 라인(DLi)에 대응되는 구성들만을 예시적으로 도시한 것일 뿐, 데이터 구동 집적회로(200)가 여러 데이터 라인들로 데이터 전압을 출력하는 경우, 도 3에 도시된 구성들이 각 데이터 라인에 대응되어 존재한다.
즉, 데이터 구동부(120)에 포함된 적어도 하나의 데이터 구동 집적회로(200) 각각은, 둘 이상의 DAC(340)를 포함할 수 있다.
한편, 액정표시장치(LCD: Liquid Crystal Display)의 경우, 전계가 한쪽 방향으로 일정 시간 이상 지속되면, 즉, 일정 시간 이상 DC(직류) 전압이 인가되면, 액정 셀 내의 이온 불순물 등이 배향막 표면에 흡착되어, 영상 고착 등의 문제가 발생할 수 있다. 이를 피하기 위하여, 액정에 인가하는 전압의 방향을 매 프레임마다 교번하여 준다. 이를 액정의 AC 구동 또는 극성 반전(Polarity Inversion) 구동이라 한다.
따라서, DAC(340)는, 정해진 극성 반전 방식에 따라, 기준 감마 전압 공급부(210)로부터 입력된 기준 감마 전압(Reference Gamma Voltage)을 기준으로 비디오 데이터를 양극성(포지티브) 또는 음극성(네거티브)의 아날로그 전압으로 변환한다.
도 4는 실시예에 따른 표시장치(100)의 극성 반전의 예시도이다.
도 4를 참조하면, 실시예에 따른 표시장치(100)의 극성 반전은, 프레임 반전(Frame Inversion), 열 반전(Column Inversion), 행 반전(Row Inversion), 점 반전(Dot Inversion) 등 중 하나일 수 있다.
도 4의 (a)를 참조하면, 프레임 반전(Frame Inversion)에서는, 한 프레임에서 모든 화소의 극성이 동일하고, 다음 프레임에서 모든 화소의 극성이 전부 반전된다.
도 4의 (b)를 참조하면, 열 반전(Column Inversion)에서는, 인접한 열의 극성이 서로 반대이다. 즉, 한 프레임에서 홀수 번째의 열의 극성이 양(Positive)이면, 짝수 번째 열의 극성이 음(Negative)이다. 다음 프레임에서는, 홀수 번째의 열의 극성이 음이고, 짝수 번째의 열의 극성이 양이 되어, 이전 프레임과 반대로 된다.
도 4의 (c)를 참조하면, 행 반전(Row Inversion)에서는, 인접한 행의 극성이 서로 반대이다. 즉, 한 프레임에서 홀수 번째의 행의 극성이 양(Positive)이면, 짝수 번째 행의 극성이 음(Negative)이다. 다음 프레임에서는, 홀수 번째의 행의 극성이 음이고, 짝수 번째의 행의 극성이 양이 되어, 이전 프레임과 반대로 된다.
도 4의 (d)를 참조하면,점 반전(Dot Inversion)에서는, 인접한 모든 화소끼리 극성이 서로 반대이다.
전술한 4가지 극성 반전 방식 모두의 경우, 개별 화소 기준으로 보면, 매 프레임마다 전압의 극성이 바뀌기 때문에, DC 전압이 인가되는 것을 막을 수 있다.
도 5는 실시예에 따른 데이터 구동 집적회로(200) 내 DAC(340)를 나타낸 도면이다.
도 5를 참조하면, 실시예에 따른 데이터 구동 집적회로(200) 내 DAC(340)는, 극성 반전을 위하여, 각 데이터 구동 집적회로(200)에 포함된 둘 이상의 DAC(340)각각은, 포지티브(Positive) 구동을 위한 포지티브 디지털 아날로그 컨버터(P-DAC: Positive Digital Analog Converter, 이하 “P-DAC”라 함, 510)와 네거티브(Negative) 구동을 위한 네거티브 디지털 아날로그 컨버터(N-DAC: Negative Digital Analog Converter, 이하 “N-DAC"라 함, 520)를 페어(Pair)로 포함한다.
도 6은 실시예에 따른 데이터 구동 집적회로(200) 내 DAC(340)를 더욱 상세하게 나타낸 도면이다.
도 6을 참조하면, P-DAC(510)는, 극성 반전 구동 시, 포지티브(Positive) 구동을 위해, 단일 극형의 1개의 트랜지스터(예: P형 트랜지스터)만을 포함하는 것이 아니라, 2가지 극형의 트랜지스터(611, 612)를 포함한다.
즉, P-DAC(510)는, 극성 반전 방식에 따른 포지티브(Positive) 구동을 위해, 포지티브 출력신호(610)의 라이징(Rising) 타이밍과 폴링(Falling) 타이밍 각각에 대하여 선택되는 2가지 극형의 트랜지스터(611, 612)를 포함한다.
마찬가지로, N-DAC(520)는, 도 6에 도시된 바와 같이, 극성 반전 구동 시, 네거티브(Negative) 구동을 위해, 단일 극형의 1개의 트랜지스터(예: N형 트랜지스터)만을 포함하는 것이 아니라, 2가지 극형의 트랜지스터(621, 622)를 포함한다.
즉, N-DAC(520)는, 극성 반전 방식에 따른 네거티브(Negative) 구동을 위해, 네거티브 출력신호(620)의 라이징 타이밍과 폴링 타이밍 각각에 대하여 선택되는 2가지 극형의 트랜지스터(621, 622)를 포함한다.
더욱 상세하게 설명하면, P-DAC(510)는, 2가지 극형의 트랜지스터(611, 612)로서, 포지티브 출력신호(610)의 라이징(Rising) 타이밍 시 선택되는 P형 트랜지스터(611)와, 포지티브 출력신호의 폴링(Falling) 타이밍 시 선택되는 N형 트랜지스터(612)를 포함한다.
여기서, 포지티브 출력신호(610)의 라이징 타이밍 및 폴링 타이밍은, 타이밍 컨트롤러(140)에서 출력되어 입력된 소스 출력 인에이블(SOE: Source Output Enable) 신호의 상승 또는 하강 타이밍에 대응된다.
N-DAC(520)는, 2가지 극형의 트랜지스터(621, 622)로서, 네거티브 출력신호(620)의 라이징 타이밍 시 선택되는 N형 트랜지스터(621)와, 네거티브 출력신호의 폴링 타이밍 시 선택되는 P형 트랜지스터(622)를 포함한다.
여기서, 네거티브 출력신호(620)의 라이징 타이밍 및 폴링 타이밍은, 타이밍 컨트롤러(140)에서 출력되어 입력된 소스 출력 인에이블(SOE: Source Output Enable) 신호의 상승 또는 하강 타이밍에 대응된다.
한편, P-DAC(510)에서 출력되는 포지티브 출력신호(610)와 N-DAC(520)에서 출력되는 네거티브 출력신호(620) 중 선택된 하나의 출력신호(예: 포지티브 출력신호(610))가 극성 반전 방식에 따라, 홀수 번째 또는 짝수 번째 데이터 라인(DLi)으로 출력된다. 여기서, P-DAC(510)에서 출력되는 포지티브 출력신호(610)와 N-DAC(520)에서 출력되는 네거티브 출력신호(620) 중 하나의 출력신호는 멀티플랙서(Multiplexer) 등의 스위칭 소자(SW)에 의해 선택될 수 있다.
이때, P-DAC(510)에서 출력되는 포지티브 출력신호(610)와 N-DAC(520)에서 출력되는 네거티브 출력신호(620) 중 선택된 하나의 출력신호(예: 포지티브 출력신호(610)) 이외에 나머지 출력신호(예: 네거티브 출력신호(620))는, 극성 반전 방식에 따라, 인접해 있는 짝수 번째 또는 홀수 번째 데이터 라인(DLi+1 또는 DLi-1)으로 출력될 수도 있다.
도 7은 실시예에 따른 데이터 구동 집적회로(200) 내 DAC(340)에 포함된 P-DAC(510)의 회로 구성도이다.
도 7을 참조하면, P-DAC(510)에 포함된 P형 트랜지스터(611)는, 게이트(G: Gate)에 로우 레벨 전압(예: GND)이 인가된 경우, 턴 온(Turn On) 되어 감마 전압(GMA: Gamma Voltage)을 포지티브 출력신호(610)의 라이징 타이밍 시 출력한다.
도 7을 참조하면, P-DAC(510)에 포함된 N형 트랜지스터(612)는, 게이트(G)에 하이 레벨 전압(예: VDD)이 인가된 경우, 턴 온 되어 감마 전압(GMA)을 포지티브 출력신호(610)의 폴링 타이밍 시 출력한다.
도 7을 참조하면, P-DAC(510)는, P-DAC(510)에 포함된 P형 트랜지스터(611)와 N형 트랜지스터(612) 중 하나를 선택하기 위하여, P-DAC(510)에 포함된 P형 트랜지스터(611)와 N형 트랜지스터(612) 각각의 게이트(G)로 로우 레벨 전압(예: GND) 또는 하이 레벨 전압(예: VDD)이 인가되도록 제어하는 스위칭 소자(예: SWa, SWb, SWc, SWd, SWe, SWf)를 더 포함할 수 있다.
한편, 도 7을 참조하면, P-DAC(510)에 포함된 P형 트랜지스터(611)는 바디(B: Body)에 하이 레벨 전압(예: VDD)이 인가되고, P-DAC(510)에 포함된 N형 트랜지스터(612)는 바디(B)에 로우 레벨 전압(예: GND)이 인가될 수 있다.
더욱 구체적으로 연결 구조의 예를 설명하면, 도 7을 참조하면, P-DAC(510)에 포함된 P형 트랜지스터(611)의 소스(S), 드레인(D) 및 바디(B)는, 감마 전압(GMA) 인가 단, 채널(CH, 데이터 라인에 해당함) 및 구동 전압(VDD: Driving Voltage) 인가 단과 각각 연결될 수 있다.
그리고, P-DAC(510)에 포함된 P형 트랜지스터(611)의 게이트(G)는, 그라운드 전압(GND)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWa) 및 구동 전압(VDD)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWb)와 연결될 수 있다.
또한, 도 7을 참조하면, P-DAC(510)에 포함된 N형 트랜지스터(612)의 소스(S), 드레인(D) 및 바디(B)는, 감마 전압(GMA) 인가 단, 채널(CH, 데이터 라인에 해당함) 및 그라운드 전압(GND) 인가 단과 각각 연결될 수 있다.
그리고, P-DAC(510)에 포함된 N형 트랜지스터(612)의 게이트(G)는, 구동 전압(VDD)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWc) 및 그라운드 전압(GND)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWd)와 연결될 수 있다.
도 8은 실시예에 따른 데이터 구동 집적회로(200) 내 DAC(340)에 포함된 N-DAC(520)의 회로 구성도이다.
도 8을 참조하면, N-DAC(520)에 포함된 N형 트랜지스터(621)는, 게이트(G)에 하이 레벨 전압(예: VDD)이 인가된 경우 턴 온 되어 감마 전압(GMA)을 네거티브 출력신호(620)의 라이징 타이밍 시 출력한다.
도 8을 참조하면, N-DAC(520)에 포함된 P형 트랜지스터(622)는, 게이트(G)에 로우 레벨 전압(예: GND)이 인가된 경우 턴 온 되어 감마 전압(GMA)을 네거티브 출력신호(620)의 폴링 타이밍 시 출력한다.
도 8을 참조하면, N-DAC(520)은, N-DAC(520)에 포함된 N형 트랜지스터(621)와 P형 트랜지스터(622) 중 하나를 선택하기 위하여, N-DAC(520)에 포함된 N형 트랜지스터(621)와 P형 트랜지스터(622) 각각의 게이트(G)로 하이 레벨 전압(예: VDD) 또는 로우 레벨 전압(예: GND)이 인가되도록 제어하는 스위칭 소자(예: SWa', SWb', SWc', SWd', SWe', SWf')를 더 포함할 수 있다.
한편, 도 8을 참조하면, N-DAC(520)에 포함된 N형 트랜지스터(621)는 바디(B)에 로우 레벨 전압(예: GND)이 인가되고, N-DAC(520)에 포함된 P형 트랜지스터(622)는 바디(B)에 하이 레벨 전압(예: VDD)이 인가될 수 있다.
더욱 구체적으로 연결 구조의 예를 설명하면, 도 8을 참조하면, N-DAC(520)에 포함된 N형 트랜지스터(621)의 소스(S), 드레인(D) 및 바디(B)는, 채널(CH), 감마 전압(GMA) 인가 단 및 그라운드 전압(GND) 인가 단과 각각 연결될 수 있다.
그리고, N-DAC(520)에 포함된 N형 트랜지스터(621)의 게이트(G)는, 구동 전압(VDD)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWa') 및 그라운드 전압(GND)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWb')와 연결될 수 있다.
도 8을 참조하면, N-DAC(520)에 포함된 P형 트랜지스터(622)의 소스(S), 드레인(D) 및 바디(B)는, 채널(CH), 감마 전압(GMA) 인가 단 및 구동 전압(VDD) 인가 단과 각각 연결될 수 있다.
그리고, N-DAC(520)에 포함된 P형 트랜지스터(622)의 게이트(G)는, 그라운드 전압(GND)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWc') 및 구동 전압(VDD)이 인가될 수 있도록 스위칭 동작을 하는 스위치(SWd')와 연결될 수 있다.
이상에서는, P-DAC(510) 및 N-DAC(520) 각각이 2가지 극형의 트랜지스터(P형 트랜지스터 및 N형 트랜지스터)를 이용하여 구현되었지만, 경우에 따라서는, 도 9 및 도 10에 도시된 바와 같이, P-DAC(510) 및 N-DAC(520) 각각이 1가지 극형의 트랜지스터(P형 트랜지스터 또는 N형 트랜지스터)를 이용하여 구현될 수도 있다.
도 9는 P-DAC(510) 및 N-DAC(520) 각각이 1가지 극형의 트랜지스터(P형 트랜지스터 또는 N형 트랜지스터)로 구현된 경우, DAC(340)를 나타낸 도면이고, 도 10은 1가지 극형의 트랜지스터(P형 트랜지스터 또는 N형 트랜지스터)로 구현된 P-DAC(510) 및 N-DAC(520) 각각의 회로 구성도이다.
도 9 및 도 10을 참조하면, P-DAC(510)은, 1가지 극형의 트랜지스터, 즉, P형 트랜지스터(910)로 구현될 수 있다.
도 10의 (a)를 참조하면, P-DAC(510)의 P형 트랜지스터(910)에서, 소스(S), 드레인(D) 및 바디(B)는, 감마 전압(GMA) 인가단, 채널(CH) 및 구동 전압(VDD) 인가 단과 각각 연결된다.
그리고, P-DAC(510)의 P형 트랜지스터(910)에서, 게이트(G)는 그라운드 전압(GND)이 인가되도록 하는 스위치(SWgnd)와 구동 전압(VDD)이 인가되도록 하는 스위치(SWvdd)와 연결된다.
P-DAC(510)의 P형 트랜지스터(910)는, 게이트(G)에 그라운드 전압(GND)이 인가되었을 때, 턴 온 된다.
도 10의 (b)를 참조하면, N-DAC(520)의 N형 트랜지스터(920)에서, 소스(S), 드레인(D) 및 바디(B)는, 감마 전압(GMA) 인가단, 채널(CH) 및 그라운드 전압(GND) 인가단과 각각 연결된다.
그리고, N-DAC(520)의 N형 트랜지스터(920)에서, 게이트(G)는 구동 전압(VDD)이 인가되도록 하는 스위치(SWvdd')와 그라운드 전압(GND) 이 인가되도록 하는 스위치(SWgnd')와 연결된다.
N-DAC(520)의 N형 트랜지스터(920)는, 게이트(G)에 구동 전압(VDD)이 인가되었을 때, 턴 온 된다.
도 11은, 도 9 및 도 10에서와 같이, P-DAC(510) 및 N-DAC(520) 각각을 단일 극형의 트랜지스터를 이용하여 구현한 경우, 데이터 구동 집적회로(D-IC, 200)의 출력신호(D-IC Output)를 나타낸 도면이다.
단, 도 11에 예시적으로 도시된 데이터 구동 집적회로(200)의 출력신호(D-IC Output)는 P형 트랜지스터(910)만으로 구현된 P-DAC(510)에 의해 출력된 포지티브 출력신호를 나타낸 도면이다.
도 11을 참조하면, 데이터 구동 집적회로(200)에서 출력되는 출력신호(D-IC Output)의 라이징 타이밍과 폴링 타이밍은, 한 프레임 시간(1H: 1 Horizontal)의 시작 지점에 한 차례 하이 레벨로 바뀌는 소스 출력 인에이블(SOE) 신호에 각각 동기화된다.
즉, 소스 출력 인에이블(SOE) 신호가 하이 레벨로 바뀌는 시점이 출력신호의 라이징 타이밍이 되고, 소스 출력 인에이블 신호(SOE)가 다시 하이 레벨로 바뀌는 시점이 출력신호의 폴링 타이밍이 된다.
라이징 타이밍 시 출력신호를 라이징(Rising) 시킬 때와 폴링 타이밍 시 출력신호(610)를 폴링(Falling) 시킬 때, 단일 극형의 P형 트랜지스터(910)만을 사용하기 때문에, 백 바이어스 효과(Back Bias Effect)로 인해, 트랜지스터 동작 전압인 문턱 전압(Threshold Voltage)이 상승하여, 감마 전압이 채널(즉, 데이터 라인)로 출력될 때, 지연(Delay)가 생기게 되어, 리플(Ripple, 1100)이 발생할 수 있다.
이러한 리플(1100)은, 데이터 구동 집적회로(200)의 소비 전력 및 온도를 증가시키는 문제를 야기할 수 있다.
도 12는, 도 6 내지 도 8에서와 같이, P-DAC(510) 및 N-DAC(520) 각각을 2가지 극형의 트랜지스터를 이용하여 구현한 경우, 데이터 구동 집적회로(200)의 출력신호(D-IC Output)를 나타낸 도면이다.
단, 도 12에 예시적으로 도시된 데이터 구동 집적회로(200)의 출력신호(D-IC Output)는 P형 트랜지스터(910)만으로 구현된 P-DAC(510)에 의해 출력된 포지티브 출력신호(610)를 나타낸 도면이다.
도 12를 참조하면, 데이터 구동 집적회로(200)에서 출력되는 출력신호(D-IC Output)의 라이징 타이밍과 폴링 타이밍은, 한 프레임 시간(1H: 1 Horizontal)의 시작 지점에 한 차례 하이 레벨로 바뀌는 소스 출력 인에이블(SOE) 신호에 각각 동기화된다.
즉, 소스 출력 인에이블(SOE) 신호가 하이 레벨로 바뀌는 시점이 출력신호의 라이징 타이밍이 되고, 소스 출력 인에이블 신호(SOE)가 다시 하이 레벨로 바뀌는 시점이 출력신호의 폴링 타이밍이 된다.
라이징 타이밍 시 출력신호를 라이징(Rising) 시킬 때와 폴링 타이밍 시 출력신호(610)를 폴링(Falling) 시킬 때, 각기 다른 극형의 트랜지스터를 사용하기 때문에, 즉, 라이징 타이밍 시 출력신호를 라이징(Rising) 시킬 때에는, P형 트랜지스터(611)를 사용하고, 라이징 타이밍 시 출력신호를 라이징(Rising) 시킬 때에는, N형 트랜지스터(612)를 사용하기 때문에, 단일 극형의 트랜지스터의 사용에 의해 발생하는 백 바이어스 효과(Back Bias Effect)를 최소화시킬 수 있다.
이로 인해, 도 12에서 보는 바와 같이, 리플(Ripple)이 발생하지 않거나, 리플이 최소화될 수 있다.
따라서, 리플 감소 또는 방지로 인해, 데이터 구동 집적회로(200)의 소비 전력 및 온도를 저감시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리플(Ripple)이 없거나 감소한 출력신호를 출력하는 데이터 구동 집적회로(200)와 이를 포함하는 표시장치(100)를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하여 발생하는 백 바이어스 효과(Back Bias Effect)를 최소화시킬 수 있는 데이터 구동 집적회로(200)와 이를 포함하는 표시장치(100)를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 리플(Ripple)을 방지하거나 줄일 수 있는 데이터 구동 집적회로(200)와 이를 포함하는 표시장치(100)를 제공하는 효과가 있다.
본 발명에 의하면, 포지티브 구동을 위한 포지티브 디지털 아날로그 컨버터 및 네거티브 구동을 위한 네거티브 디지털 아날로그 컨버터 각각이 단일 극형의 트랜지스터를 사용하기 때문에 발생하는 데이터 구동 집적회로의 소비 전력 및 온도의 증가를 방지 또는 줄일 수 있는 데이터 구동 집적회로(200)와 이를 포함하는 표시장치(100)를 제공하는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러
200: 데이터 구동 집적회로(D-IC: Data Driver IC)
210: 기준 감마 전압 공급부
340: 디지털 아날로그 컨버터(DAC: Digital Analog Converter)
510: 포지티브 디지털 아날로그 컨버터(P-DAC)
520: 네거티브 디지털 아날로그 컨버터(N-DAC)
611, 622, 910: P형 트랜지스터
612, 621, 920: N형 트랜지스터

Claims (11)

  1. 다수의 데이터 라인 및 다수의 게이트 라인이 형성된 표시패널;
    상기 다수의 데이터 라인으로 데이터 전압을 공급하는 데이터 구동부;
    상기 다수의 게이트 라인으로 스캔 신호를 순차적으로 공급하는 게이트 구동부; 및
    상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 데이터 구동부에 포함된 적어도 하나의 데이터 구동 집적회로 각각은,
    포지티브(Positive) 구동을 위해 2가지 극형의 트랜지스터를 포함하는 포지티브 디지털 아날로그 컨버터와, 네거티브(Negative) 구동을 위해 2가지 극형의 트랜지스터를 포함하는 네거티브 디지털 아날로그 컨버터를 페어(Pair)로 포함하는 디지털 아날로그 컨버터를 둘 이상 포함하되,
    상기 포지티브 디지털 아날로그 컨버터는, 포지티브 출력신호의 라이징(Rising) 타이밍 시 선택되는 P형 트랜지스터와, 상기 포지티브 출력신호의 폴링(Falling) 타이밍 시 선택되는 N형 트랜지스터를 포함하고,
    상기 네거티브 디지털 아날로그 컨버터는, 네거티브 출력신호의 라이징 타이밍 시 선택되는 N형 트랜지스터와, 상기 네거티브 출력신호의 폴링 타이밍 시 선택되는 P형 트랜지스터를 포함하는 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 포지티브 출력신호 및 상기 네거티브 출력신호 각각의 라이징 타이밍 및 폴링 타이밍은, 입력된 소스 출력 인에이블(SOE: Source Output Enable) 신호의 상승 또는 하강 타이밍에 대응되는 표시장치.
  4. 제1항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는, 게이트에 로우 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 포지티브 출력신호의 라이징 타이밍 시 출력하고,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는, 게이트에 하이 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 포지티브 출력신호의 폴링 타이밍 시 출력하며,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는, 게이트에 하이 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 네거티브 출력신호의 라이징 타이밍 시 출력하고,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는, 게이트에 로우 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 네거티브 출력신호의 폴링 타이밍 시 출력하는 표시장치.
  5. 제4항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터는, 상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터와 N형 트랜지스터 중 하나의 선택을 위해, 상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터와 N형 트랜지스터 각각의 게이트로 로우 레벨 전압 또는 하이 레벨 전압이 인가되도록 제어하는 스위칭 소자를 더 포함하고,
    상기 네거티브 디지털 아날로그 컨버터는, 상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터와 P형 트랜지스터 중 하나를 선택하기 위하여, 상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터와 P형 트랜지스터 각각의 게이트로 하이 레벨 전압 또는 로우 레벨 전압이 인가되도록 제어하는 스위칭 소자를 더 포함하는 표시장치.
  6. 제4항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는 바디에 하이 레벨 전압이 인가되고,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는 바디에 로우 레벨 전압이 인가되며,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는 바디에 로우 레벨 전압이 인가되고,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는 바디에 하이 레벨 전압이 인가되는 표시장치.
  7. 제6항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터의 소스, 드레인 및 바디는, 감마 전압 인가 단, 채널 및 구동 전압 인가 단과 각각 연결되고,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터의 소스, 드레인 및 바디는, 감마 전압 인가 단, 채널 및 그라운드 전압 인가 단과 각각 연결되며,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터의 소스, 드레인 및 바디는, 채널, 감마 전압 인가 단 및 그라운드 전압 인가 단과 각각 연결되고,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터의 소스, 드레인 및 바디는, 채널, 감마 전압 인가 단 및 구동 전압 인가 단과 각각 연결되는 표시장치.
  8. 비디오 데이터를 저장하는 저장 레지스터;
    기준 감마 전압을 기준으로 상기 비디오 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 컨버터; 및
    상기 아날로그 전압을 출력신호로서 출력하는 출력 버퍼를 포함하되,
    상기 디지털 아날로그 컨버터는,
    포지티브 구동을 위한 2가지 극형의 트랜지스터를 포함하는 포지티브 디지털 아날로그 컨버터; 및
    네거티브 구동을 위한 2가지 극형의 트랜지스터를 포함하는 네거티브 디지털 아날로그 컨버터를 포함하되,
    상기 포지티브 디지털 아날로그 컨버터는, 포지티브 출력신호의 라이징 타이밍 시 선택되는 P형 트랜지스터와, 상기 포지티브 출력신호의 폴링 타이밍 시 선택되는 N형 트랜지스터를 포함하고,
    상기 네거티브 디지털 아날로그 컨버터는, 네거티브 출력신호의 라이징 타이밍 시 선택되는 N형 트랜지스터와, 상기 네거티브 출력신호의 폴링 타이밍 시 선택되는 P형 트랜지스터를 포함하는 데이터 구동 집적회로.
  9. 삭제
  10. 제8항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는, 게이트에 로우 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 포지티브 출력신호의 라이징 타이밍 시 출력하고,
    상기 포지티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는, 게이트에 하이 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 포지티브 출력신호의 폴링 타이밍 시 출력하며,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터는, 게이트에 하이 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 네거티브 출력신호의 라이징 타이밍 시 출력하고,
    상기 네거티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터는, 게이트에 로우 레벨 전압이 인가된 경우 턴 온 되어 감마 전압을 상기 네거티브 출력신호의 폴링 타이밍 시 출력하는 데이터 구동 집적회로.
  11. 제10항에 있어서,
    상기 포지티브 디지털 아날로그 컨버터는, 상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터와 N형 트랜지스터 중 하나의 선택을 위해, 상기 포지티브 디지털 아날로그 컨버터에 포함된 P형 트랜지스터와 N형 트랜지스터 각각의 게이트로 로우 레벨 전압 또는 하이 레벨 전압이 인가되도록 제어하는 스위칭 소자를 더 포함하고,
    상기 네거티브 디지털 아날로그 컨버터는, 상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터와 P형 트랜지스터 중 하나를 선택하기 위하여, 상기 네거티브 디지털 아날로그 컨버터에 포함된 N형 트랜지스터와 P형 트랜지스터 각각의 게이트로 하이 레벨 전압 또는 로우 레벨 전압이 인가되도록 제어하는 스위칭 소자를 더 포함하는 데이터 구동 집적회로.
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