KR100992410B1 - 액정디스플레이 구동회로의 레이아웃 - Google Patents

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Abstract

본 발명은 레이아웃이 차지하는 면적을 최소한으로 하는 액정디스플레이 구동회로의 레이아웃을 개시한다. 상기 액정디스플레이 구동회로의 레이아웃은 포지티브 아날로그 전압 및 네거티브 아날로그 전압을 액정디스플레이에 전달하며, DAC 블록 및 버퍼블록을 구비한다. 상기 DAC 블록은, 포지티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 포지티브 아날로그 전압을 각각 생성하는
Figure 112008046804576-pat00001
(N은 정수)개의 포지티브 DAC들 및 네거티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 네거티브 아날로그 전압을 각각 생성하는
Figure 112008046804576-pat00002
개의 네거티브 DAC들을 구비한다. 상기 버퍼블록은, 상기
Figure 112008046804576-pat00003
개의 포지티브 아날로그 전압을 버퍼링하는
Figure 112008046804576-pat00004
개의 포지티브 버퍼들 및 상기
Figure 112008046804576-pat00005
개의 네거티브 아날로그 전압들을 버퍼링 하는
Figure 112008046804576-pat00006
개의 네거티브 버퍼들이 번갈아 가면서 배열된다. 여기서 상기
Figure 112008046804576-pat00007
개의 포지티브 DAC들을 1개 또는 적어도 2개씩 그룹화하고, 상기
Figure 112008046804576-pat00008
개의 네거티브 DAC들도 1개 또는 적어도 2개씩 그룹화하고, 각각의 그룹들을 번갈아 가면서 배열된다.
액정디스플레이 구동회로, 레이아웃

Description

액정디스플레이 구동회로의 레이아웃{Layout of liquid crystal display driving circuit}
본 발명은 액정디스플레이 구동회로에 관한 것으로, 특히 액정디스플레이 구동회로의 레이아웃에 관한 것이다.
도 1은 6채널의 종래 액정디스플레이 구동회로의 블록다이어그램이다.
도 1을 참조하면, 액정디스플레이 구동회로(100)는, 래치블록(110), DAC 블록(120), 버퍼블록(130) 및 스위치블록(140)을 구비한다.
래치블록(110)은 6개 채널(channel)에 해당하는 디지털 데이터를 저장하고 출력하는 6개의 래치회로(Latch)를 구비한다.
DAC 블록(120, Digital to Analog Convertor)은 3개의 P형 DAC(P DAC)들 및 3개의 N형 DAC(N DAC)들을 구비한다. 3개의 P형 DAC(P DAC)에서는 포지티브 기준전압(Vrefp, positive reference voltage)을 이용하여 해당 래치회로(Latch)로부터 출력되는 디지털 데이터(A, C, E)에 대응되는 포지티브 아날로그 전압(A', C', E')을 생성한다. 3개의 N형 DAC(N DAC)에서는 네거티브 기준전압(Vrefn, negative reference voltage)을 이용하여 해당 래치회로(Latch)로부터 출력되는 디지털 데이 터(B, D, F)에 대응되는 네거티브 아날로그 전압(B', D', F')을 생성한다. 여기서 디지털 데이터의 비트 수는 n(n은 정수)이다.
버퍼블록(130)은 3개의 P형 버퍼(P Buffer)들 및 3개의 N형 버퍼(N Buffer)들을 구비한다. 3개의 P형 버퍼(P Buffer)들은 3개의 P형 DAC(P DAC)들로부터 출력되는 3개의 포지티브 아날로그 전압(A', C', E')을 버퍼링 한다. 3개의 N형 버퍼(N Buffer)들은 3개의 N형 DAC(N DAC)들로부터 출력되는 3개의 네거티브 아날로그 전압(B', D', F')을 버퍼링 한다.
여기서 P형 버퍼(P Buffer)는 일정한 중심전압을 기준으로 중심전압 보다 큰 크기(amplitude)를 가지는 아날로그 전압인 포지티브 아날로그 전압을 생성하기에 적당하도록 맞춤형으로 제작된 버퍼이다. N형 버퍼(N Buffer)는 상기 중심전압을 기준으로 중심전압 보다 작은 크기를 가지는 아날로그 전압인 네거티브 아날로그 전압을 생성하기에 적당하도록 맞춤형으로 제작된 버퍼이다. 이렇게 맞춤형 버퍼를 사용하는 이유는 버퍼회로가 레이아웃을 차지하는 면적을 최소한으로 하기 위해서이다. P형 버퍼(P Buffer) 및 N형 버퍼(N Buffer)가 번갈아 가면서 배열되어 있으므로, 버퍼블록(130)과 연결되는 스위치블록(140)의 회로 구성이 간단해 진다.
스위치블록(140, switch block)에서는 버퍼블록(130)에서 버퍼링된 아날로그 전압(A'~F')들을 포지티브 아날로그 전압과 네거티브 아날로그 전압으로 구분하여 액정디스플레이 패널(미도시)에 번갈아 가면서 전달한다. 다시 말하면 액정디스플레이 패널에 전달되는 디지털 데이터의 극성(polarity)이 계속해서 바뀌도록 한다.
도 2는 12채널의 종래 액정디스플레이 구동회로의 레이아웃이다.
도 2를 참조하면, 12채널의 액정디스플레이 구동회로의 경우, 도 1에 도시된 6채널 액정디스플레이 구동회로를 2개 연결한 것과 동일하므로 구성요소에 대한 설명은 생략한다.
P형 DAC(P DAC)는 포지티브 아날로그 전압을 생성하는데 사용되고 N형 DAC(N DAC)는 네거티브 아날로그 전압을 생성하는데 사용되므로, CMOS(Complementary Metal Oxide Silicon)로 이들을 구현하는 경우, 각각 P형 트랜지스터 및 N형 트랜지스터 중 하나의 형태의 트랜지스터만을 이용하여 구현되는 것이 일반적이다.
도 2에는 P형 DAC(P DAC)는 N형 웰(Well)에 형성되는 P형 트랜지스터들로 구현되고, N형 DAC(N DAC)는 P형 웰에 형성되는 N형 트랜지스터들로 구현되는 것을 예로 들었다. 레이아웃을 할 때에는 각각의 기판(substrate) 내부 또는 기판의 상부에 형성되는 패턴들 사이에는 일정한 간격이 필요하다. 이를 일반적으로 디자인 룰(design rule)이라고 하는데, 결국 패턴과 패턴이 인접하게 되는 경우 패턴들 사이의 간격에 대해 정의하는 디자인 룰 때문에 레이아웃이 차지하는 면적이 증가하게 될 것이다.
도 3은 도 2에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 3은 상부에는 총 12개의 채널 그리고 하부에는 상부의 12개의 채널 중 중간의 6개의 채널에 대한 것만을 개략적으로 확대한 것인데, a는 트랜지스터와 트랜지스터들 사이의 간격을 의미하고, b는 트랜지스터와 가드링(guard-ring) 사이의 간격 그리고 c는 가드링과 가드링을 포함하는 웰(well)과의 간격을 의미한다.
하부에 도시된 6개의 채널의 경우 a가 6개, b가 12개, 그리고 c가 12개로 모 두 30개의 간격 포인트가 존재하고, 상부에 도시된 12개의 채널의 경우에는 이보다 2배인 모두 60개의 간격 포인트가 존재하게 된다.
도 3에 도시된 바와 같이 종래의 액정디스플레이 구동회로의 경우, P형 웰과 N형 웰이 번갈아 가면서 배치되고 상기 웰들의 내부에 N형 모스트랜지스터들 및 P형 트랜지스터들이 집단적으로 번갈아 가면서 배치되기 때문에, 이들 사이에 존재하게 되는 간격 포인트들이 불필요하게 많게 되는 단점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 레이아웃이 차지하는 면적을 최소한으로 하는 액정디스플레이 구동회로의 레이아웃을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 액정디스플레이 구동회로의 레이아웃은, 포지티브 아날로그 전압 및 네거티브 아날로그 전압을 액정디스플레이에 전달하며, DAC 블록 및 버퍼블록을 구비한다. 상기 DAC 블록은, 포지티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 포지티브 아날로그 전압을 각각 생성하는
Figure 112008046804576-pat00009
(N은 정수)개의 포지티브 DAC들 및 네거티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 네거티브 아날로그 전압을 각각 생성하는
Figure 112008046804576-pat00010
개의 네거티브 DAC들을 구비한다. 상기 버퍼블록은, 상기
Figure 112008046804576-pat00011
개의 포지티브 아날로 그 전압을 버퍼링하는
Figure 112008046804576-pat00012
개의 포지티브 버퍼들 및 상기
Figure 112008046804576-pat00013
개의 네거티브 아날로그 전압들을 버퍼링 하는
Figure 112008046804576-pat00014
개의 네거티브 버퍼들이 번갈아 가면서 배열된다. 여기서 상기
Figure 112008046804576-pat00015
개의 포지티브 DAC들을 1개 또는 적어도 2개씩 그룹화하고, 상기
Figure 112008046804576-pat00016
개의 네거티브 DAC들도 1개 또는 적어도 2개씩 그룹화하고, 각각의 그룹들을 번갈아 가면서 배열된다.
본 발명은 액정디스플레이 구동회로가 레이아웃에서 차지하는 면적이 감소하게 되는 장점이 있다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 4는 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 일실시예를 나타낸다.
도 4를 참조하면, 액정디스플레이 구동회로(400)는, 래치블록(410), DAC 블록(420), 버퍼블록(430) 및 스위치블록(440)을 구비한다.
버퍼블록(430) 및 스위치블록(440)의 배열은 도 2에 도시된 종래의 액정디스플레이 구동회로(200)와 동일하다.
래치블록(410)은 A, C, B, D, E, A, F, B, C, E, D, F의 순서로 디지털 데이터를 출력한다. DAC 블록(420)에서는 래치블록(410)으로부터 출력되는 디지털 데이 터(A, C, B, D, E, A, F, B, C, E, D, F)의 순서에 따라, 아날로그 전압(A', C', B', D', E', A', F', B', C', E', D', F')을 생성한다.
DAC 블록(420)에는 2개의 디지털 데이터(A, C)를 각각 수신하여 이에 대응되는 포지티브 아날로그 전압(A', C')을 생성하는 2개의 P형 DAC, 2개의 디지털 데이터(B, D)를 각각 수신하여 이에 대응되는 네거티브 아날로그 전압(B', D')을 생성하는 2개의 N형 DAC가 순서대로 배열되어 있다. 전체적으로 보면 P형 DAC 2개 그리고 N형 DAC 2개가 하나의 그룹이 되고, 이들 그룹들이 번갈아 가면서 배치된다.
버퍼블록(430)을 구성하는 12개의 버퍼들은 P형 및 N형이 번갈아 가면서 배열되어 있기 때문에, DAC 블록(420)으로부터 출력되는 아날로그 전압들(A', B', C', D', E', F', A', B', C', D', E', F')도 이에 대응되는 버퍼들에 전달되어야 한다.
첫 번째 DAC인 P형 DAC로부터 출력되는 포지티브 아날로그 전압(A')은 첫 번째로 배열된 버퍼인 P형 버퍼에 직접 연결시킬 수 있다. 두 번째 DAC인 P형 DAC로부터 출력되는 포지티브 아날로그 전압(C')는 세 번째로 배열된 버퍼인 P형 버퍼에 전달되어야 하므로 포지티브 아날로그 전압(C')이 전달되는 메탈라인에는 한 번의 절곡이 존재하게 된다.
세 번째 DAC인 N형 DAC로부터 출력되는 네거티브 아날로그 전압(B')은 두 번째로 배열된 버퍼인 N형 버퍼에 전달되어야 하므로, 네거티브 아날로그 전압(B')이 전달되는 메탈라인에는 한 개의 절곡이 존재하게 된다. 네 번째 DAC인 N형 DAC로부터 출력되는 네거티브 아날로그 전압(D')는 네 번째로 배열된 버퍼인 N형 버퍼에 전달되어야 하므로, 네거티브 아날로그 전압(D')이 전달되는 메탈라인의 절곡 없이 바로 연결이 가능하다.
다섯 번째 DAC인 P형 DAC로부터 출력되는 포지티브 아날로그 전압(E')은 다섯 번째로 배열된 버퍼인 P형 버퍼에 전달되어야 하므로, 포지티브 아날로그 전압(E')이 전달되는 메탈라인의 절곡 없이 바로 연결이 가능하다. 여섯 번째 DAC인 P형 DAC로부터 출력되는 포지티브 아날로그 전압(A')은 일곱 번째로 배열된 P형 버퍼에 전달되어야 하므로, 포지티브 아날로그 전압(A')이 전달되는 메탈라인에는 한 개의 절곡이 존재하게 된다.
일곱 번째 DAC인 N 형 DAC로부터 출력되는 네거티브 아날로그 전압(F')은 여섯 번째로 배열된 N형 버퍼에 전달되어야 하므로, 네거티브 아날로그 전압(F')이 전달되는 메탈라인에는 한 개의 절곡이 존재하게 된다. 계속 반복되는 구조에 대해서는 더 이상 설명을 하지 않더라도 이해할 수 있으므로, 도 4에 대한 설명은 생략한다.
요약하면, 래치블록(410) 및 DAC 블록(420)의 배치에 따라, DAC 블록(420)으로부터 출력되는 아날로그 전압이 해당 버퍼에 연결되기 위해서는 직선 방향으로 또는 절곡이 있는 형태의 메탈라인이 필요하다.
도 5는 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 다른 일실시예를 나타낸다.
도 5를 참조하면, 래치블록(510)은 A, C, B, D, F, B, E, A, C, E, D, F의 순서로 디지털 데이터를 출력하며 DAC 블록(520)은 래치블록(510)으로부터 출력되 는 디지털 데이터(A, C, B, D, F, B, E, A, C, E, D, F)에 대응되는 아날로그 전압(A', C', B', D', F', B', E', A', C', E', D', F')을 생성한다.
DAC 블록(520)에는 2개의 디지털 데이터(A, C)를 각각 수신하여 이에 대응되는 포지티브 아날로그 전압(A', C')을 생성하는 2개의 P형 DAC 및 4개의 디지털 데이터(B, D, F, B)를 각각 수신하여 이에 대응되는 네거티브 아날로그 전압(B', D', F', B')을 생성하는 4개의 N형 DAC가 순서대로 배열되어 있다. 이어서 4개의 디지털 데이터(E, A, C, E)에 대응되는 포지티브 아날로그 전압(E', A', C', E')을 생성하는 4개의 P형 DAC, 2개의 디지털 데이터(D, F)에 대응되는 네거티브 아날로그 전압(D', F')을 생성하는 2개의 N형 DAC를 구비한다.
전체적으로 보면 P형 DAC 2개, N형 DAC 4개, P형 DAC 4개 및 N형 DAC 2개의 순서로 배치된다. 래치블록(510) 및 DAC 블록(520)의 배치에 따라, DAC 블록(520)으로부터 출력되는 아날로그 전압이 해당 버퍼(530)에 연결되기 위해서는 직선 방향으로 또는 절곡이 있는 형태의 메탈라인이 필요하다.
도 6은 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 또 다른 일실시예를 나타낸다.
도 6을 참조하면, 래치블록(610)은 A, C, E, B, D, F, A, C, E, B, D, F의 순서로 디지털 데이터를 출력하며 DAC 블록(620)은 래치블록(610)으로부터 출력되는 디지털 데이터(A, C, E, B, D, F, A, C, E, B, D, F)에 대응되는 아날로그 전압(A', C', E', B', D', F', A', C', E', B', D', F')을 생성한다.
DAC 블록(620)에는 3개의 디지털 데이터(A, C, E)를 각각 수신하여 이에 대 응되는 포지티브 아날로그 전압(A', C', E')을 생성하는 3개의 P형 DAC 및 3개의 디지털 데이터(B, D, F)를 각각 수신하여 이에 대응되는 네거티브 아날로그 전압(B', D', F')을 생성하는 3개의 N형 DAC가 순서대로 배열되어 있다. DAC 블록(620)은 3개의 디지털 데이터(A, C, E)에 대응되는 포지티브 아날로그 전압(A', C', E')을 생성하는 3개의 P형 DAC, 3개의 디지털 데이터B, D, F)에 대응되는 네거티브 아날로그 전압(B', D', F')을 생성하는 3개의 N형 DAC를 더 구비한다.
전체적으로 보면 P형 DAC 3개 및 N형 DAC 3개가 서로 번갈아 가면서 배치된다. 도 4 및 도 5와 마찬가지로, 래치블록(610) 및 DAC 블록(620)의 배치에 따라, DAC 블록(520)으로부터 출력되는 아날로그 전압이 해당 버퍼(630)에 연결되기 위해서는 직선 방향으로 또는 절곡이 있는 형태의 메탈라인이 필요하다.
도 7은 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 또 다른 일실시예를 나타낸다.
도 7을 참조하면, 래치블록(710)은 A, C, E, B, D, F, F, D, B, E, C, A의 순서로 디지털 데이터를 출력하며 DAC 블록(720)은 래치블록(710)으로부터 출력되는 디지털 데이터(A, C, E, B, D, F, F, D, B, E, C, A)에 대응되는 아날로그 전압(A', C', E', B', D', F', F', D', B, E', C', A')을 생성한다.
DAC 블록(720)은 3개의 디지털 데이터(A, C, E)를 각각 수신하여 이에 대응되는 포지티브 아날로그 전압(A', C', E')을 생성하는 3개의 P형 DAC, 6개의 디지털 데이터(B, D, F, F, D, B)를 각각 수신하여 이에 대응되는 네거티브 아날로그 전압(B', D', F', F', D', B')을 생성하는 6개의 N형 DAC 및 3개의 디지털 데이 터(E, C, A)를 각각 수신하여 이에 대응되는 포지티브 아날로그 전압(E', C', A')를 생성하는 3개의 P형 DAC를 구비한다.
도 4 내지 도 6과 마찬가지로, 래치블록(710) 및 DAC 블록(720)의 배치에 따라, DAC 블록(720)으로부터 출력되는 아날로그 전압이 해당 버퍼(730)에 연결되기 위해서는 직선 방향으로 또는 절곡이 있는 형태의 메탈라인이 필요하다.
도 8은 도 4에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 8의 기재에 있어서, a는 트랜지스터와 트랜지스터들 사이의 간격을 의미하고, b는 트랜지스터와 가드 링(guard ring) 사이의 간격 그리고 c는 가드 링과 가드 링을 포함하는 웰(well)과의 간격을 의미하며, 이하에서 설명될 도 9 내지 11에서도 다른 언급이 없는 한 동일하게 적용된다.
도 8을 참조하면, 6채널의 경우 a가 8개, b가 6개 그리고 c가 6개로 모두 20개의 간격 포인트가 존재하며, 이를 12채널로 확장하면 모두 40개의 간격 포인트가 존재하게 된다.
도 9는 도 5에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 10은 도 6에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 9 및 도 10을 참조하면, 6채널의 경우 a가 8개, b가 4개 그리고 c가 4개로 모두 16개의 간격 포인트가 존재하며, 이를 12채널로 확장하면 모두 32개의 간격 포인트가 존재하게 된다.
도 11은 도 7에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 11을 참조하면, 6채널의 경우 a가 9개, b가 2개 그리고 c가 2개로 모두 13개의 간격 포인트가 존재하고, 이를 12채널로 확장하면 모두 26개의 간격 포인트가 존재한다.
도 3에 도시된 종래의 DAC 블록의 경우, a가 6개, b가 12개 그리고 c가 12개로 모두 30개의 간격 포인트가 존재하고, 이를 12채널로 확장한 경우 모두 60개의 간격 포인트가 존재한다는 점에서 본 발명에 따른 레이아웃의 간격 포인트가 상대적으로 적다는 것을 알 수 있다.
실제의 예상 레이아웃의 수평 길이를 비교하면 상술한 바와 같은 간격 포인트 개수의 차이를 보다 분명하게 인식할 수 있다.
6채널의 경우, 종래의 경우(도 3)에는 106.8㎛가 필요하지만, 본 발명에 따른 레이아웃의 경우(도 8내지 도 11)에는 91.2㎛, 85.3㎛, 85.3㎛ 및 82.8㎛이 각각 필요하다.
이하에서는 도 8 내지 도 11의 하부에 도시된 트랜지스터 수준의 레이아웃에 대하여 설명한다.
도 8을 참조하면 2개씩 DAC가 그룹화 된 경우 그룹을 이룬 동일한 타입의 DAC에 배치된 트랜지스터들은, DAC들 사이의 접촉면(R1, R2)을 중심으로 대칭되게 배열되어 있다. 즉 2번째 및 3번째 포지티브 DAC의 경우 및 이어지는 4번째 및 5번째 네거티브 DAC의 경우, 각각의 DAC를 구성하는 트랜지스터들이 접촉면(R1, R2)을 중심으로 서로 대칭으로 배치되어 있다. 또한 트랜지스터의 배열 면에서는, 상술한 바와 같이 포지티브 DAC들의 내부 및 네거티브 DAC들의 내부뿐만 아니라, 그룹화 된 포지티브 DAC들과 그룹화 된 네거티브 DAC들 사이도, 이들의 접촉면(R3)을 중심 으로 대칭되는 트랜지스터의 배열이 형성되어 있다는 것을 알 수 있다.
도 9 및 도 10을 참조하면, 왼쪽 하부에 도시된 3개의 네거티브 DAC의 경우 마지막 2개의 DAC에 구현된 트랜지스터들의 배치가 접촉면(R1)을 중심으로 서로 대칭되며, 포지티브 DAC의 처음 2개 DAC를 구성하는 트랜지스터의 배치도 접촉면(R2)을 중심으로 서로 대칭되도록 배치되어 있다. 또한 네거티브 DAC들의 그룹과 포지티브 DAC들의 그룹의 접촉면(R3)을 중심으로 2개의 DAC 그룹을 구성하는 트랜지스터들의 배치된 대칭이 된다.
도 11을 참조하면, 왼쪽으로부터 2번째와 3번째 네거티브 DAC를 구성하는 트랜지스터들 및 4번째와 5번째 네거티브 DAC를 구성하는 트랜지스터들은 각각 접촉면(R1, R2)을 중심으로 대칭되는 배치를 가진다. 또한 왼쪽의 3개의 DAC를 구성하는 트랜지스터들의 배열은 오른쪽의 3개의 DAC를 구성하는 트랜지스터들의 배열과 접촉면(R3)을 기준으로 대칭되도록 레이아웃 된다.
도 8 내지 도 11을 참조하면, 네거티브 DAC들의 그룹 및 포지티브 DAC들의 그룹을 구성하는 트랜지스터들의 배열이 서로 대칭되는 구조를 적어도 하나씩 구비하거나, 또는 동시에 네거티브 DAC들의 그룹 및 포지티브 DAC들의 그룹 사이의 레이아웃도 서로 대칭성을 가지도록 한다면, DAC블록에 소비되는 레이아웃의 전체 면적을 최소한으로 할 수 있을 것이다.
특히 2개의 접촉면(R1, R2)에 접하는 확산영역에는 포지티브 기준전압(Vrefp) 또는 네거티브 기준전압(Vrefn)이 인가되는 것이 바람직하다.
그러나 하나의 DAC 단위 셀을 스텝 & 리피트(step and repeat) 형식으로 배 치시켜 사용한다면, 상술한 바와 같은 대칭 구조를 가질 때에 비해 레이아웃에 소비되는 면적이 증가하게 될 것은 자명하다.
도 12는 DAC 배치 방법에 따른 가로 크기를 비교한 것이다.
도 12를 참조하면, 12채널의 경우, 종래의 경우(도 3)에는 213.6㎛의 길이가가 소요되지만, 본 발명에 따른 레이아웃의 경우(도 8내지 도 11)에는 182.4㎛(도 8, type D), 170.6㎛(도 9, type B), 170.6㎛(도 10, type C) 및 165.6㎛(도 11, type A)의 길이가 각각 소요된다.
상술한 바와 같이, 액정디스플레이 구동회로의 래치블록 및 DAC 블록의 배치를 종래와 같이 P형과 N형 을 번갈아 가면서 배치하는 대신, P형과 N형을 복수 개로 묶어 이를 하나의 그룹으로 정의하고 이를 번갈아 가면서 배치시키는 방법이 레이아웃의 효율을 향상시킬 수 있다는 것을 알 수 있다.
상기의 설명에서는 P형 DAC 및 N형 DAC가 모두 2개 이상으로 묶이는 것에 대하여 설명하였지만, P형 DAC 및 N형 DAC가 한 개인 경우가 포함되는 것도 가능하다. 12채널의 예를 들면, P형 DAC가 1개, 2개 및 3개가 반복되는 하나의 그룹이 될 수도 있으며, 마찬가지로 N형 DAC가 1개, 2개 및 3개가 반복되는 하나의 그룹이 되도록 할 수 도 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 이 가능함은 명백한 사실이다.
도 1은 6채널의 종래 액정디스플레이 구동회로의 블록다이어그램이다.
도 2는 12채널의 종래 액정디스플레이 구동회로의 레이아웃이다.
도 3은 도 2에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 4는 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 일실시예를 나타낸다.
도 5는 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 다른 일실시예를 나타낸다.
도 6은 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 또 다른 일실시예를 나타낸다.
도 7은 본 발명에 따른 액정디스플레이 구동회로의 레이아웃의 또 다른 일실시예를 나타낸다.
도 8은 도 4에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 9는 도 5에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 10은 도 6에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 11은 도 7에 도시된 DAC 블록의 트랜지스터 수준의 상세 레이아웃이다.
도 12는 DAC 배치 방법에 따른 가로 크기를 비교한 것이다.

Claims (9)

  1. 포지티브 아날로그 전압 및 네거티브 아날로그 전압을 액정디스플레이에 전달하는 액정디스플레이 구동회로의 레이아웃에 있어서,
    포지티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 포지티브 아날로그 전압을 각각 생성하는
    Figure 112010034698443-pat00017
    (N은 정수)개의 포지티브 DAC들 및 네거티브 기준전압을 이용하여 해당 디지털 데이터에 대응되는 상기 네거티브 아날로그 전압을 각각 생성하는
    Figure 112010034698443-pat00018
    개의 네거티브 DAC들을 구비하는 DAC블록; 및
    상기
    Figure 112010034698443-pat00019
    개의 포지티브 아날로그 전압을 버퍼링하는
    Figure 112010034698443-pat00020
    개의 포지티브 버퍼들 및 상기
    Figure 112010034698443-pat00021
    개의 네거티브 아날로그 전압들을 버퍼링 하는
    Figure 112010034698443-pat00022
    개의 네거티브 버퍼들이 번갈아 가면서 배열된 버퍼블록을 구비하며,
    상기
    Figure 112010034698443-pat00023
    개의 포지티브 DAC들을 적어도 2개씩 그룹화하고, 상기
    Figure 112010034698443-pat00024
    개의 네거티브 DAC들도 적어도 2개씩 그룹화하고, 각각의 그룹들을 번갈아 가면서 배열시킨 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  2. 제1항에 있어서,
    상기
    Figure 112008046804576-pat00025
    개의 포지티브 아날로그 전압들 및 상기
    Figure 112008046804576-pat00026
    개의 네거티브 아날로그 전압들은 순서대로 번갈아 가면서 상기 해당 버퍼들에 각각 전달되는 것을 특징으 로 하는 액정디스플레이 구동회로의 레이아웃.
  3. 제1항에 있어서,
    상기 디지털 데이터를 저장하는 N개의 래치회로를 구비하는 래치블록을 더 구비하는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  4. 제3항에 있어서, 상기 N개의 래치회로는,
    대응되는 상기 N개의 DAC가 배열되는 순서와 동일한 순서로 배열되는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  5. 제1항에 있어서,
    상기 버퍼블록들로부터 출력되는 버퍼링 된 포지티브 아날로그 전압 및 네거티브 아날로그 전압을 멀티플렉싱(multiplexing) 하는 스위칭블록을 더 구비하는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  6. 제5항에 있어서, 상기 스위칭블록은,
    복수 개의 포지티브 아날로그 전압 및 복수 개의 네거티브 아날로그 전압을 번갈아 가면서 상기 액정디스플레이 패널에 공급하는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  7. 제1항에 있어서,
    상기 네거티브 DAC들의 그룹을 구성하는 서로 인접하는 네거티브 DAC들 사이의 트랜지스터들의 레이아웃 및 상기 포지티브 DAC들의 그룹을 구성하는 서로 인접하는 포지티브 DAC들 사이의 트랜지스터들의 레이아웃 중 적어도 하나는 대칭성을 가지는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  8. 제7항에 있어서,
    상기 네거티브 DAC들의 그룹에 구현되는 트랜지스터들의 레이아웃과 상기 포지티브 DAC들의 그룹에 구현되는 트랜지스터들 사이의 레이아웃은 대칭성을 가지는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
  9. 제7항에 있어서,
    상기 네거티브 DAC들의 그룹에 구현되는 트랜지스터들 사이에 서로 대칭되는 구조를 가질 때의 적어도 하나의 상기 서로 인접하는 네거티브 DAC들 각각을 구성하는 트랜지스터들의 접촉면(R2)에 접하는 확산영역에는 상기 네거티브 기준전압(Vrefn)이 인가되고,
    상기 포지티브 DAC들의 그룹에 구현되는 트랜지스터들 사이에 서로 대칭되는 구조를 가질 때의 적어도 하나의 상기 서로 인접하는 포지티브 DAC들 각각을 구성하는 트랜지스터들의 접촉면(R1)에 접하는 확산영역에는 상기 포지티브 기준전압(Vrefp)이 인가되는 것을 특징으로 하는 액정디스플레이 구동회로의 레이아웃.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741141B2 (en) 2014-02-06 2020-08-11 Kopin Corporation Voltage reference and current source mixing method for video DAC
KR102218392B1 (ko) * 2014-06-30 2021-02-23 엘지디스플레이 주식회사 표시장치 및 데이터 구동 집적회로
KR20160017253A (ko) 2014-08-01 2016-02-16 삼성전자주식회사 디스플레이 구동용 집적 회로 칩

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005215317A (ja) 2004-01-29 2005-08-11 Renesas Technology Corp 表示装置用駆動回路
KR100803324B1 (ko) 2006-08-10 2008-02-14 손상희 디스플레이 장치의 데이터 구동 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3491814B2 (ja) * 1998-10-29 2004-01-26 関西日本電気株式会社 集積回路装置およびそれを用いた液晶表示装置
JP2000156639A (ja) * 1998-11-20 2000-06-06 Fujitsu Ltd 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置
JP3206590B2 (ja) * 1998-11-25 2001-09-10 関西日本電気株式会社 集積回路装置およびそれを用いた液晶表示装置
KR100343411B1 (ko) * 1999-05-26 2002-07-11 가네꼬 히사시 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛
JP3777913B2 (ja) * 1999-10-28 2006-05-24 株式会社日立製作所 液晶駆動回路及び液晶表示装置
KR100360298B1 (ko) * 2000-05-17 2002-11-08 주식회사 실리콘웍스 디지털-아날로그 변환 장치 및 그를 이용한 액정표시장치의 데이터 구동회로
KR100894643B1 (ko) * 2002-12-03 2009-04-24 엘지디스플레이 주식회사 액정표시장치의 데이터 구동 장치 및 방법
JP4847702B2 (ja) * 2004-03-16 2011-12-28 ルネサスエレクトロニクス株式会社 表示装置の駆動回路
JP2005345603A (ja) * 2004-06-01 2005-12-15 Hitachi Displays Ltd 液晶表示装置およびその駆動方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005215317A (ja) 2004-01-29 2005-08-11 Renesas Technology Corp 表示装置用駆動回路
KR100803324B1 (ko) 2006-08-10 2008-02-14 손상희 디스플레이 장치의 데이터 구동 회로

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