JP2012255860A - 半導体チップ及び表示装置 - Google Patents

Abstract

【課題】寄生抵抗及び寄生容量を低減し、より高速動作が可能な半導体チップ及び表示装置を提供する。
【解決手段】 半導体チップ１０は、第１、第２の階調電圧を発生させる階調電圧発生回路４０Ｐ，４０Ｎと、第１の方向へ延在し階調電圧発生回路４０Ｐにより発生された第１の階調電圧を選択するＤＡＣ群５０Ｐと、第２の方向へ延在し階調電圧発生回路４０Ｎにより発生された第２の階調電圧を選択するＤＡＣ群５０Ｎと、選択された第１の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する出力回路群６０Ｐと、選択された第２の階調電圧に基づき表示パネルの偶数番目のソース線群を駆動する第２の出力回路群６０Ｎと、を備えるものである。
【選択図】図３

Description

本発明は、半導体チップ及び表示装置に関し、特に、表示パネルのソース線を駆動する半導体チップ及び表示装置に関する。

携帯電話機等の電子機器では表示装置として液晶表示装置が広く利用されている。このような液晶表示装置では、一般に、表示パネルのソース線を駆動する半導体チップが用いられている。

従来の表示パネル駆動用の半導体チップとして、例えば、特許文献１のものが知られている。

図１２は、特許文献１に記載された従来の半導体チップの回路レイアウトを示している。この従来の半導体チップ９１０では、ロジック回路を配置するロジック回路領域９２０、表示メモリを配置する表示メモリ領域９３０ａ、９３０ｂ、ガンマ階調電圧発生回路を配置するガンマ階調電圧発生回路領域９４０、ＤＡＣ（Digital Analog Converter）を配置するＤＡＣ領域９５０ａ、９５０ｂ、出力回路を配置する出力回路領域９６０を備えている。

図１２では、従来の半導体チップ９１０において、Ｘ方向が長辺方向、Ｙ方向が短辺方向である。従来の半導体チップ９１０では、ソース線ＳＬ１〜ＳＬ（２ｎ）がＸ方向に向かう順に並んで接続され、この並び順は、表示パネルにおけるソース線の並ぶ順番と同じである。

従来の半導体チップ９１０では、これらのソース線群が接続される半導体チップの一端部から反対側の他端部へ向かって、つまり短辺方向に、出力回路領域９６０、その次にガンマ階調電圧発生回路領域９４０及びＤＡＣ領域９５０ａ、９５０ｂ、その次にロジック回路領域９２０及び表示メモリ領域９３０ａ、９３０ｂが、並んで配置されている。

出力回路領域９６０は、ソース線ＳＬ１付近からソース線ＳＬ（２ｎ）付近まで、つまり、両短辺近傍まで、長辺方向に延在している。

ガンマ階調電圧発生回路領域９４０は、半導体チップ９１０の長辺方向中央部に配置され、ガンマ階調電圧発生回路領域９４０の両側に、ガンマ階調電圧信号線群９４２ａ、９４２ｂがそれぞれ長辺方向に延びている。このガンマ階調電圧信号線群９４２ａ、９４２ｂと重なるように、ＤＡＣ領域９５０ａ、９５０ｂが配置される。

ロジック回路領域９２０は、半導体チップの長辺方向中央部に配置され、ロジック回路領域９２０の両側に、表示メモリ領域９３０ａ、９３０ｂがそれぞれ長辺方向に延在している。

ここで、ロジック回路、表示メモリから表示データ記憶装置が構成され、ガンマ階調電圧発生回路、ＤＡＣ、出力回路からソース駆動装置（ソースドライバ）が構成されることが一般的であり、従来の半導体チップ９１０では、このような表示データ記憶装置とソース駆動装置とを１チップの半導体装置に配置している。

図１３は、従来の半導体チップ９１０の具体的な回路構成を示している。

出力回路領域９６０には、ソース線ＳＬ１〜ＳＬ（２ｎ）に接続される出力回路９６１〜９６（２ｎ）が、ソース線と同じ順に配置される。

ガンマ階調電圧発生回路領域９４０には、ガンマ階調電圧発生回路として抵抗回路９４１が配置される。ここでは階調数は６４として、抵抗回路９４１から、電圧ＶＤＤＨとＶＳＳ間の階調電圧Ｖ０〜Ｖ６３がガンマ階調電圧信号線群９４２ａ、９４２ｂに供給される。

ＤＡＣ領域９５０ａには、ＤＡＣ９５１〜９５ｎが配置され、ＤＡＣ領域９５０ｂには、ＤＡＣ９５（ｎ＋１）〜ＤＡＣ９５（２ｎ）が配置される。ＤＡＣ９５１〜９５（２ｎ）は、ソース線及び出力回路と同じ順に配置されている。

ここでは、階調データはＤ０〜Ｄ５の６ビットであり、ＸＤ０〜ＸＤ５はＤ０〜Ｄ５の論理反転データである。ＤＡＣ９５１〜９５（２ｎ）は、表示メモリの階調データに応じて、ガンマ階調電圧信号線群９４２ａ、９４２ｂに供給されている階調電圧を選択することで、階調データを階調電圧に変換し出力回路９６１〜９６（２ｎ）へ出力する。

なお、従来の表示パネルの駆動回路として、特許文献２や特許文献３も知られている。特許文献２や特許文献３には、ガンマ階調電圧発生回路、ＤＡＣ、出力回路の具体的な回路構成及び回路配置について何ら記載されていない。

特開２００７−２１９０９１号公報 特開平６−３４８２３１号公報 特開２００４−３５４５７３号公報

携帯電話機等の電子機器では、搭載する半導体装置の小型化が要求されるとともに、半導体装置の製造コスト低減も要求される。

上記従来の半導体チップのように、ソース駆動装置と表示データ記憶装置とを１チップ化することで、半導体装置の小型化を図ることは可能でもある。しかし、安価に半導体チップを製造しようとすると、汎用の入出力パッドを採用しなければならない。このため、パッドピッチが汎用の間隔となることから、半導体チップのダイサイズが汎用パッドピッチにより制限される。

すなわち、半導体チップの小型化を図ろうとすると、汎用パッドピッチの影響により配置できるパッド数が限られる。したがって、小型化された半導体チップでは、パッド数が減ってしまうため、より高速動作が要求されることになる。例えば、高速化の例としては、ソース駆動装置のソース線のパッド数を減らした場合、１パッドで２画素を駆動することも考えられる。

このように、ソース線を駆動する半導体チップでは、半導体チップの小型化が進むにしたがって、より高速な動作が強く要求される。

従来の半導体チップ９１０において高速動作を図るためには、入力される階調データに対して、より高速に表示パネルへ階調電圧を出力しなければならない。

そこで、発明者は、従来の半導体チップにおいて、出力回路から表示パネルの画素まで延びるソース線については、出力回路の駆動能力により高速化は図れるものの、ガンマ階調電圧発生回路から出力回路までの信号線については、従来の半導体チップでは高速化を図ることができないことを見出した。

すなわち、図１２、図１３に示すように、従来の半導体チップ９１０では、ガンマ階調電圧信号線群９４２ａ、９４２ｂを、半導体チップの中央部のガンマ階調電圧発生回路から長辺方向に、それぞれ逆方向に延びるように設けている。このため、ガンマ階調電圧発生回路である抵抗回路９４１に接続される信号線は、一方の短辺近傍から他方の短辺近傍まで、つまり、ソース線ＳＬ１側からソース線ＳＬ（２ｎ）側まで長く延びることになる。

したがって、従来の半導体チップでは、ガンマ階調電圧信号線が長いことから、寄生抵抗及び寄生容量が大きくなり、回路の高速動作が困難であるという問題があった。

本発明に係る半導体チップは、半導体チップの第１の方向に延在する第１の階調電圧信号線群に対し、第１の階調電圧を発生させる第１の階調電圧発生回路と、前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在する第２の階調電圧信号線群に対し、前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、前記第１の階調電圧信号線群と重なるように前記第１の方向へ延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１のＤＡＣ群と、前記第２の階調電圧信号線群と重なるように前記第２の方向へ延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２のＤＡＣ群と、前記第１のＤＡＣ群により選択された第１の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、前記第２のＤＡＣ群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備えるものである。

本発明に係る表示装置は、複数のソース線及び複数のゲート線が格子状に配置された表示パネルと、前記複数のソース線を駆動するソース駆動部と前記複数のゲート線を駆動するゲート駆動部とを有する半導体チップと、を備え、前記ソース駆動部は、前記半導体チップの第１の方向に延在する第１の階調電圧信号線群に対し、第１の階調電圧を発生させる第１の階調電圧発生回路と、前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在する第２の階調電圧信号線群に対し、前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、前記第１の階調電圧信号線群と重なるように前記第１の方向へ延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１の選択回路群と、前記第２の階調電圧信号線群と重なるように前記第２の方向へ延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２の選択回路群と、前記第１の選択回路群により選択された第１の階調電圧に基づき前記表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、前記第２の選択回路群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備えるものである。

本発明に係る半導体チップは、第１の階調電圧を発生させる第１の階調電圧発生回路と、前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、半導体チップの第１の方向に延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１の選択回路群と、前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２の選択回路群と、前記第１の選択回路群により選択された第１の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、前記第２の選択回路群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備えるものである。

本発明では、第１の階調電圧信号線群及び第１の選択回路群を第１の方向へ延在配置し、第２の階調電圧信号線群及び第２の選択回路群を第１の方向と反対の第２の方向へ延在配置するため、階調電圧信号線の長さをより短くすることができるため、寄生抵抗及び寄生容量を低減し、回路の高速動作が可能となる。

本発明によれば、寄生抵抗及び寄生容量を低減し、より高速動作が可能な半導体チップ及び表示装置を提供することができる。

本発明の実施の形態１に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態１に係る半導体チップの回路構成を説明するための図である。 本発明の実施の形態１に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態１に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態１に係る半導体チップの回路構成を説明するための図である。 本発明の実施の形態１に係る半導体チップの回路構成を説明するための図である。 本発明の実施の形態２に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態２に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態３に係る表示システムの構成を説明するための図である。 本発明の実施の形態３に係る半導体チップのレイアウトイメージを説明するための図である。 本発明の実施の形態３に係る半導体チップのパッドのレイアウトイメージを説明するための図である。 従来の半導体チップのレイアウトイメージを説明するための図である。 従来の半導体チップの回路構成を説明するための図である。

本発明の実施の形態１
まず、本発明の実施の形態の説明に先立って、本発明で主に用いられる表示パネルの駆動方式について説明する。本発明では、駆動方式として主にドット反転駆動方式を採用する。

ドット反転駆動方式は、隣り合う画素を全て逆の極性で駆動する方式であり、表示パネルの表示品質を向上させ、低消費電力を図ることを可能とする。ドット反転駆動方式では、例えば、表示パネルにおける奇数番号(以下、「ＯＤＤ側」と呼ぶ)のソース線は正極性の電圧で駆動、表示パネルにおける偶数番号(以下、「ＥＶＥＮ側」と呼ぶ)のソース線は負極性の電圧で駆動する。

図１及び図２は、表示パネル駆動用の半導体チップにおいて、ドット反転駆動方式を適用した一例を示している。この半導体チップ１は、図１２及び図１３と同様なガンマ階調電圧発生回路、ガンマ階調電圧信号線群及びＤＡＣの回路配置により、ドット反転駆動を実現する例である。

図１は、半導体チップ１の回路レイアウトを示している。この半導体チップ１では、ロジック回路を配置するロジック回路領域２０、表示メモリを配置する表示メモリ領域３０ａ、３０ｂ、ガンマ階調電圧発生回路を配置するガンマ階調電圧発生回路領域４０Ｐ、４０Ｎ、ＤＡＣを配置するＤＡＣ領域１５０Ｐ、２５０Ｐ、１５０Ｎ、２５０Ｎ、出力回路を配置する出力回路領域６０を備えている。

ドット反転駆動方式の場合、ガンマ階調電圧として正極性と負極性の２種類の電圧を出力しなければならないため、正極用・負極用、すなわち、ＯＤＤ側・ＥＶＥＮ側にそれぞれガンマ階調電圧発生回路、ガンマ階調電圧信号線群、ＤＡＣが必要となる。

半導体チップ１では、ガンマ階調電圧発生回路領域４０Ｐ、ガンマ階調電圧信号線群１４２Ｐ、２４２Ｐ、ＤＡＣ領域１５０Ｐ、２５０Ｐが、ＯＤＤ側（正極用）であり、ガンマ階調電圧発生回路領域４０Ｎ、ガンマ階調電圧信号線群１４２Ｎ、２４２Ｎ、ＤＡＣ領域１５０Ｎ、２５０Ｎが、ＥＶＥＮ側（負極用）である。

図１のように、半導体チップ１では、図１２と同様のガンマ階調電圧発生回路領域、ガンマ階調電圧信号線群及びＤＡＣ領域をＯＤＤ側・ＥＶＥＮ側にそれぞれ設けて、ガンマ階調電圧発生回路、ガンマ階調電圧信号線群及びＤＡＣをＹ方向に並べて配置している。

図２は、半導体チップ１の具体的な回路配置を示している。

ＯＤＤ側のガンマ階調電圧発生回路領域４０Ｐには、ガンマ階調電圧発生回路の抵抗回路４１Ｐが配置され、正極性の電圧として、電圧ＶＤＤＨとＶＳＳ間の階調電圧Ｖ０Ｐ〜Ｖ６３Ｐをガンマ階調電圧信号線群１４２Ｐ、２４２Ｐに供給する。電圧ＶＤＤＨは、正極性の最大階調電圧である。ＥＶＥＮ側のガンマ階調電圧発生回路領域４０Ｎには、ガンマ階調電圧発生回路の抵抗回路４１Ｎが配置され、負極用の電圧として、電圧ＶＤＤＬとＶＳＳ間の階調電圧Ｖ０Ｎ〜Ｖ６３Ｎをガンマ階調電圧信号線群１４２Ｎ、２４２Ｎに供給する。電圧ＶＤＤＬは、負極性の最大階調電圧である。

ＯＤＤ側のＤＡＣ領域１５０Ｐには、ＯＤＤ側のソース線に対応して奇数番のＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（ｎ−１）が配置され、ＯＤＤ側のＤＡＣ領域２５０Ｐには、ＯＤＤ側のソース線に対応して奇数番のＤＡＣ（ｎ＋１）、ＤＡＣ（ｎ＋３）・・・ＤＡＣ（２ｎ−１）が配置される。

これらＯＤＤ側のＤＡＣであるＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）は、表示メモリの階調データに応じた正極用の階調電圧を、ＯＤＤ側の出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）へ出力し、ＯＤＤ側のソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）を駆動する。

ＥＶＥＮ側のＤＡＣ領域１５０Ｎには、ＥＶＥＮ側のソース線に対応して偶数番のＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（ｎ）が配置され、ＥＶＥＮ側のＤＡＣ領域２５０Ｎには、ＥＶＥＮ側のソース線に対応して偶数番のＤＡＣ（ｎ＋２）、ＤＡＣ（ｎ＋４）・・・ＤＡＣ（２ｎ）が配置される。

これらＥＶＥＮ側のＤＡＣであるＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（２ｎ）は、表示メモリの階調データに応じた負極用の階調電圧を、ＥＶＥＮ側の出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）へ出力し、ＥＶＥＮ側のソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）を駆動する。

図１及び図２のように、図１２及び図１３と同様のガンマ階調電圧発生回路、ガンマ階調電圧信号線群、ＤＡＣをＹ方向に並べて配置することで、半導体チップにおいて、ドット駆動方式により表示パネルを駆動することが可能である。

しかし、このように配置すると、一般にＤＡＣ領域のＹ方向の幅はガンマ階調電圧信号線の本数に比例するため、図１２及び図１３の半導体チップと比べて、図１及び図２の半導体チップでは、ＤＡＣ領域の大きさが２倍になってしまい、チップ面積が増大してしまう。

また、１つのガンマ階調電圧信号線群に接続される出力回路の数は、図１２及び図１３の半導体チップと比べて、半分になっているにも関わらず、ガンマ階調電圧信号線の長さは、図１２及び図１３のようにドット反転駆動方式でない場合と同じである。つまり、図１及び図２の半導体チップでは、従来の半導体チップと同様に、ガンマ階調電圧信号線が長いため高速動作が困難である。

そこで、本発明では、以下に説明するように、ドット反転駆動により高画質化及び低消費電力化を図るとともに、ガンマ階調電圧信号線を短くすることで高速動作を可能にする。

以下、本発明の実施の形態１に係る半導体チップについて説明する。図３は、本実施形態に係る半導体チップ１０の回路レイアウトを示している。この半導体チップ１０は、ドット反転駆動方式により表示パネルのソース線を駆動する半導体装置である。

図に示されるように、半導体チップ１０は、ロジック回路を配置するロジック回路領域２０、表示メモリを配置する表示メモリ領域３０ａ、３０ｂ、ガンマ階調電圧発生回路を配置するガンマ階調電圧発生回路領域４０Ｐ、４０Ｎ、ＤＡＣを配置するＤＡＣ領域５０Ｐ、５０Ｎ、出力回路を配置する出力回路領域６０を備えている。半導体チップ１０は、ロジック回路、表示メモリからなる表示データ記憶装置と、ガンマ階調電圧発生回路、ＤＡＣ、出力回路からなるソース駆動装置とを１チップの半導体装置とし、半導体装置の小型化を可能にしている。

表示メモリ領域３０ａ、３０ｂに配置される表示メモリは、階調データメモリであり、外部から入力される表示データとしての階調データを記憶する。そして、ロジック回路領域２０に配置されるロジック回路が、表示メモリの書き込み／読み出しを制御することで、表示メモリへの階調データの記憶、表示メモリからＤＡＣへの階調データの出力が行われる。

階調データは、ガンマ補正により、階調表示を行うための階調データである。例えば、表示メモリは、複数のソース線に対応した複数のメモリセルにより各ソース線を駆動するための複数の階調データを記憶し、表示メモリ領域３０ａ側では、ＯＤＤ側のソース線のための階調データを記憶し、表示メモリ領域３０ｂ側では、ＥＶＥＮ側のソース線のための階調データを記憶する。なお、ＯＤＤ側、ＥＶＥＮ側のＤＡＣにそれぞれ対応した階調データを出力できれば、いずれの階調データをいずれの表示メモリに記憶してもよい。

ガンマ階調電圧発生回路領域４０Ｐに配置されるガンマ階調電圧発生回路は、ＯＤＤ側のソース線を駆動するための基準となる複数の階調電圧を発生させる。すなわち、このガンマ階調電圧発生回路は、複数のガンマ階調電圧信号線からなるガンマ階調電圧信号線群４２Ｐへ複数の正極性の階調電圧を供給する。また、ガンマ階調電圧発生回路領域４０Ｎに配置されるガンマ階調電圧発生回路は、ＥＶＥＮ側のソース線を駆動するための基準となる複数の階調電圧を発生させる。すなわち、このガンマ階調電圧発生回路は、複数のガンマ階調電圧信号線群からなるガンマ階調電圧信号線群４２Ｎへ複数の負極性の階調電圧を供給する。

ＤＡＣ領域５０Ｐには、複数のＤＡＣ（選択回路）からなるＤＡＣ群が配置され、これらのＤＡＣ群は、ＯＤＤ側のソース線を駆動するための階調電圧を出力回路へ出力する。すなわち、これらのＤＡＣ群は、入力される階調データに応じてガンマ階調電圧信号線群４２Ｐの信号線を選択することで、階調データを正極性の階調電圧に変換し出力する。また、ＤＡＣ領域５０Ｎには、複数のＤＡＣ（選択回路）からなるＤＡＣ群が配置され、これらのＤＡＣ群は、ＥＶＥＮ側のソース線を駆動するための階調電圧を出力回路へ出力する。すなわち、これらのＤＡＣ群は、入力される階調データに応じてガンマ階調電圧信号線群４２Ｎの信号線を選択することで、階調データを負極性の階調電圧に変換し出力する。

出力回路領域６０には、複数の出力回路からなる出力回路群が配置され、さらに、出力回路領域６０Ｐ、６０Ｎに区分される。出力回路領域６０Ｐの出力回路群は、ＯＤＤ側のソース線群を駆動する駆動回路であり、ＤＡＣ領域５０ＰのＤＡＣ群から出力された階調電圧に基づいてソース線群に正極性の駆動電圧を出力する。また、出力回路領域６０Ｎの出力回路群は、ＥＶＥＮ側のソース線群を駆動する駆動回路であり、ＤＡＣ領域５０ＮのＤＡＣ群から出力された階調電圧に基づいてソース線群に負極性の駆動電圧を出力する。

図３に示すように、半導体チップ１０では、ソース線群がＸ方向に並び、ＯＤＤ側のソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）がＸ方向に向かって奇数の昇順に並んで接続され、さらに、ＥＶＥＮ側のソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）がＸ方向に向かって偶数の昇順に並んで接続される。

半導体チップ１０では、これらのソース線群が接続される半導体チップの一端部（一方の長辺）から反対側の他端部（他方の長辺）へ向かって、つまり短辺方向に、出力回路領域６０、その次にガンマ階調電圧発生回路領域４０Ｐ、４０Ｎ、ＤＡＣ領域５０Ｐ、５０Ｎ、その次にロジック回路領域２０及び表示メモリ領域３０ａ、３０ｂが、並んで配置されている。

出力回路領域６０は、一方の短辺近傍から他方の短辺近傍まで延び、ソース線ＳＬ１の接続付近からソース線ＳＬ（２ｎ）の接続付近まで、長辺方向に延在している。出力回路領域６０の中央部付近で、出力回路領域６０Ｐと出力回路領域６０Ｎとに区分されており、出力回路領域６０Ｐは、中央部から一方の短辺近傍まで延在し、出力回路領域６０Ｎは、中央部から他方の短辺近傍まで延在している。すなわち、出力回路領域６０Ｐは、中央部から見て一方の短辺へ向かう第１の方向へ延びているのに対し、出力回路領域６０Ｎは、第１の方向と反対側の、中央部から見て他方の短辺へ向かう第２の方向へ延びており、出力回路領域６０Ｐ、６０Ｎは、ともに長辺方向に沿って延びている。

ガンマ階調電圧発生回路領域４０Ｐ、４０Ｎは、半導体チップ中央部の中央部領域４に配置され、長辺方向に並んで配置されている。

ガンマ階調電圧信号線群４２Ｐは、ガンマ階調電圧発生回路領域４０Ｐから一方の短辺近傍まで延びており、ガンマ階調電圧信号線群４２Ｎは、ガンマ階調電圧発生回路領域４０Ｎから他方の短辺近傍まで延びている。すなわち、上記の出力回路領域と同様に、ガンマ階調電圧信号線群４２Ｐは、中央部から第１の方向へ延びているのに対し、ガンマ階調電圧信号線群４２Ｎは、中央部から第２の方向へ延びており、ガンマ階調電圧信号線群４２Ｐ、４２Ｎは、ともに長辺方向に沿って延びている。したがって、ガンマ階調電圧信号線の長さは、ガンマ階調電圧発生回路から一方の短辺近傍もしくは他方の短辺近傍までの長さである。

ＤＡＣ領域５０Ｐは、ガンマ階調電圧信号線群４２Ｐと重なって、中央部から一方の短辺近傍まで延在し、ＤＡＣ領域５０Ｎは、ガンマ階調電圧信号線群４２Ｎと重なって、中央部から他方の短辺近傍まで延在している。すなわち、上記の出力回路領域と同様に、ＤＡＣ領域５０Ｐは、中央部から第１の方向へ延びているのに対し、ＤＡＣ領域５０Ｎは、中央部から第２の方向へ延びており、ＤＡＣ領域５０Ｐ、５０Ｎは、ともに長辺方向に沿って延びている。

ロジック回路領域２０は、半導体チップの長辺方向中央部に配置され、その両側に、表示メモリ領域３０ａ、３０ｂがそれぞれ長辺方向に延在している。すなわち、上記の出力回路と同様に、表示メモリ領域３０ａは、中央部から第１の方向に延びているのに対し、表示メモリ領域３０ｂは、中央部から第２の方向に延びており、表示メモリ領域３０ａ、３０ｂは、ともに長辺方向に沿って延びている。

図４は、本発明の実施の形態１に係る半導体チップ１０の領域内の具体的な回路配置を示している。

図４に示されるように、半導体チップ１０は、図３の構成に加えて、ソース線を接続するための出力パッドを配置する出力パッド領域７０を備えている。

出力パッド領域７０は、複数の出力パッドからなる出力パッド群が配置され、さらに、ＯＤＤ側のソース線群を接続する出力パッド領域７０ＰとＥＶＥＮ側のソース線群を接続する出力パッド領域７０Ｎとに区分される。

出力パッド領域７０は、一方の短辺近傍から他方の短辺近傍まで、長辺方向に延在している。出力パッド領域７０の中央部付近で、出力パッド領域７０Ｐと出力パッド領域７０Ｎとに区分されており、出力パッド領域７０Ｐは、中央部から一方の短辺近傍まで延在し、出力パッド領域７０Ｎは、中央部から他方の短辺近傍まで延在している。すなわち、上記の出力回路領域と同様に、出力パッド領域７０Ｐは、中央部から第１の方向へ延びているのに対し、出力パッド領域７０Ｎは、中央部から第２の方向へ延びており、出力パッド領域７０Ｐ、７０Ｎは、ともに長辺方向に沿って延びている。

具体的には、出力パッド領域７０Ｐには、ＯＤＤ側のソース線に接続される出力パッドＰＤ１、ＰＤ３・・・ＰＤ（２ｎ−１）が、Ｘ方向に向かって奇数の昇順に配置される。出力パッドＰＤ１、ＰＤ３・・・ＰＤ（２ｎ−１）は、ソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）に接続される出力パッドである。出力パッド領域７０Ｎには、ＥＶＥＮ側のソース線に接続される出力パッドＰＤ２、ＰＤ４・・・ＰＤ（２ｎ）が、Ｘ方向に向かって偶数の昇順に配置される。出力パッドＰＤ２、ＰＤ４・・・ＰＤ（２ｎ）は、ソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）に接続される出力パッドである。

つまり、ＯＤＤ側の出力パッド群は、中央部から第１の方向に延在配置され、ＥＶＥＮ側の出力パッド群は、中央部から第２の方向に延在配置され、ＯＤＤ側及びＥＶＥＮ側の出力パッド群は、長辺方向に沿って一列に配置されている。

出力回路領域６０Ｐには、ＯＤＤ側のソース線を駆動する出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）が、Ｘ方向に向かって奇数の昇順に配置される。出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）は、出力パッドＰＤ１、ＰＤ３・・・ＰＤ（２ｎ−１）に接続され、ソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）を駆動する。出力回路領域６０Ｎには、ＥＶＥＮ側のソース線を駆動する出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）が、Ｘ方向に向かって偶数の昇順に配置される。出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）は、出力パッドＰＤ２、ＰＤ４・・・ＰＤ（２ｎ）に接続され、ソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）を駆動する。

つまり、ＯＤＤ側の出力回路群は、出力パッド群と同様に、中央部から第１の方向に延在配置され、ＥＶＥＮ側の出力回路群は、中央部から第２の方向に延在配置され、ＯＤＤ側及びＥＶＥＮ側の出力回路群は、長辺方向に沿って一列に配置されている。

ＤＡＣ領域５０Ｐには、ＯＤＤ側のソース線を駆動するための階調電圧を出力するＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）が、Ｘ方向に向かって奇数の昇順に配置されている。ＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）は、出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）に接続され、ソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）のための階調電圧を出力する。ＤＡＣ領域５０Ｎには、ＥＶＥＮ側のソース線のための階調電圧出力するＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（２ｎ）が、Ｘ方向に向かって偶数の昇順に配置される。ＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（２ｎ）は、出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）に接続され、ソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）のための階調電圧を出力する。

つまり、ＯＤＤ側のＤＡＣ群は、出力パッド群及び出力回路群と同様に、中央部から第１の方向に延在配置され、ＥＶＥＮ側のＤＡＣ群は、中央部から第２の方向に延在配置され、ＯＤＤ側及びＥＶＥＮ側のＤＡＣ群は、長辺方向に沿って一列に配置されている。

図５は、本発明の実施の形態１に係る半導体チップ１０の領域内の具体的な回路構成を示している。

ガンマ階調電圧発生回路領域４０Ｐに配置されるＯＤＤ側のガンマ階調電圧発生回路は、抵抗回路４１Ｐを有している。抵抗回路４１Ｐは、一端に正極性の最大階調電圧である電圧ＶＤＤＨが印加され、他端に電圧ＶＳＳが印加され、電圧ＶＤＤＨと電圧ＶＳＳ間を分圧して、正極性の階調電圧を出力する。ここでは６４階調として、正極性の階調電圧Ｖ０Ｐ〜Ｖ６３Ｐをガンマ階調電圧信号線群４２Ｐの各信号線に供給する。

ガンマ階調電圧発生回路領域４０Ｎに配置されるＥＶＥＮ側のガンマ階調電圧発生回路も、ＯＤＤ側と同様に、抵抗回路４１Ｎを有し、負極性の最大階調電圧である電圧ＶＤＤＬと電圧ＶＳＳ間を分圧して、負極性の階調電圧Ｖ０Ｎ〜Ｖ６３Ｎをガンマ階調電圧信号線群４２Ｎの各信号線に供給する。

ＤＡＣ領域５０Ｐに配置されるＯＤＤ側のＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）は、ガンマ階調電圧信号線群４２Ｐと階調データを入力する階調データ線とが交差する位置にスイッチＳＷを有し、スイッチＳＷは出力回路に接続される。

例えば、このスイッチＳＷは、図６のような選択回路であり、階調データＤがＨｉｇｈの時にはＹとＶが導通し、階調データＤがＬｏｗの時にはＹとＶは遮断している。つまり、階調データのビットがＨｉｇｈであれば、ガンマ階調電圧信号線と出力回路とを接続して、デジタルの階調データに応じたアナログのガンマ階調電圧を出力する。

ここでは、階調データを６ビットとして、階調データＤ０〜Ｄ５、反転データＸＤ０〜ＸＤ５が入力される。ＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）は、階調データＤ０〜Ｄ５及び反転データＸＤ０〜ＸＤ５に応じて、ガンマ階調電圧信号線群４２Ｐによるガンマ階調電圧Ｖ０Ｐ〜Ｖ６３Ｐのいずれかを選択し、出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）へ出力する。

ＤＡＣ領域５０Ｎに配置されるＥＶＥＮ側のＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（２ｎ）も、ＯＤＤ側と同様の構成であり、スイッチＳＷにより、階調データＤ０〜Ｄ５及び反転データＸＤ０〜ＸＤ５に応じて、ガンマ階調電圧信号線群４２Ｎによるガンマ階調電圧Ｖ０Ｎ〜Ｖ６３Ｎのいずれか選択し、出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）へ出力する。

出力回路領域６０Ｐに配置されるＯＤＤ側の出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）は、オペアンプを有している。このオペアンプは、正転入力端子をＤＡＣに接続し、出力端子と反転入力端子とを接続し、ボルテージフォロワ回路を構成する。したがって、出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）は、ボルテージフォロワ回路によりインピーダンス変換し、ＤＡＣ１、ＤＡＣ３・・・ＤＡＣ（２ｎ−１）が選択したの階調電圧に基づいた駆動電圧をソース線ＳＬ１、ＳＬ３・・・ＳＬ（２ｎ−１）へ出力する。

出力回路領域６０Ｎに配置されるＥＶＥＮ側の出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）も、ＯＤＤ側と同様の構成であり、ボルテージフォロワ回路によりインピーダンス変換し、ＤＡＣ２、ＤＡＣ４・・・ＤＡＣ（２ｎ）が選択したの階調電圧に基づいた駆動電圧をソース線ＳＬ２、ＳＬ４・・・ＳＬ（２ｎ）へ出力する。

以上のように、本実施形態では、２つのガンマ階調電圧発生回路によりＯＤＤ側とＥＶＥＮ側の階調電圧を発生させ、各々の階調電圧をＯＤＤ側とＥＶＥＮ側のソース線に出力するため、表示パネルをドット判定駆動方式により駆動することができ、高画質化及び低消費電力化を図ることができる。

そして、各ガンマ階調電圧発生回路から、ＯＤＤ側のガンマ階調電圧信号線群及びＤＡＣ群を第１の方向に延在配置し、ＥＶＥＮ側のガンマ階調電圧信号線群及びＤＡＣ群を、反対側の第２の方向に延在配置することにより、ガンマ階調電圧信号線の長さを短くすることができる。すなわち、図１２、図１３、図１、図２のように、１つのガンマ階調電圧発生回路から両方向に延びるガンマ階調電圧信号線と比べて、本実施形態では、１つのガンマ階調電圧発生回路からは一方向のみにしかガンマ階調電圧信号線が延びないため、ガンマ階調電圧信号線の長さを半分程度に短くすることができる。

ガンマ階調電圧信号線の配線が短くなると、寄生抵抗及び寄生容量が小さくなるため、ガンマ階調電圧発生回路からＤＡＣへの信号伝播波形が急峻になる。すると、ＤＡＣから出力回路への入力波形が急峻になるため、ソース線への出力波形も急峻となり、ソース線駆動動作が高速化できる。

ガンマ階調電圧発生回路の駆動能力を上げれば、ガンマ階調電圧信号線の寄生抵抗＆容量の影響を小さくし得るが、駆動能力を上げると消費電力が大きくなるため、低消費電力が要求される携帯電話等の電子機器では採用することが困難である。本実施形態では、１つのガンマ階調電圧発生回路が、中央部から一方向のガンマ階調電圧信号線にのみ階調電圧を供給すればよいため、駆動能力を上げる必要がなく、低消費電力を図ることができる。

また、本実施形態では、ＯＤＤ側の出力回路群を第１の方向に延在配置し、ＥＶＥＮ側の出力回路群を第２の方向に延在配置し、ＤＡＣ群と出力回路群が対応して並んでいるため、各ＤＡＣと各出力回路間の信号線が無駄に長くなることを防止できる。したがって、ガンマ階調電圧発生回路からＤＡＣ及び出力回路までの信号線の長さを確実に短くすることができ、寄生抵抗及び寄生抵抗を低減し、高速動作が可能となる。

図１及び図２では、ドット反転駆動のために短辺方向にＯＤＤ側とＥＶＥＮ側のＤＡＣ群を並べていたため、ＤＡＣ群の短辺方向の幅が増大していたが、本実施形態では、ＯＤＤ側のＤＡＣ群とＥＶＥＮ側のＤＡＣ群を長辺方向に一列に並べている。このため、ドット反転駆動を採用しない図１２や図１３と同様のＤＡＣ幅により、ドット反転駆動を実現することが可能であり、チップ面積の増大を防止することができる。

本発明の実施の形態２
次に、図７及び図８を用いて、本発明の実施の形態２に係る半導体チップついて説明する。本実施形態では、実施の形態１と比べて、ソース線群及び出力パッド群の並ぶ順番のみが相違しており、他の構成については同様である。

図７に示すように、この半導体チップ１０では、ソース線ＳＬ１、ＳＬ２・・・ＳＬ（２ｎ）がＸ方向に昇順に並んで接続される。すなわち、この接続順は、表示パネルにおけるソース線の並びと同じ順番であり、ソース線の番号が１ずつ増加するように接続される。そして、昇順に並ぶソース線ＳＬ１、ＳＬ２・・・ＳＬ（２ｎ）と、出力回路領域６０Ｐ、６０ＮにＯＤＤ側、ＥＶＥＮ側の順に並ぶ出力回路群とを、それぞれ接続する。

ソース線を昇順に接続するため、図８に示すように、この半導体チップ１０では、出力パッド領域７０に、出力パッドＰＤ１、ＰＤ２・・・ＰＤ（２ｎ）をＸ方向に昇順に並んで配置する。すなわち、出力パッドも表示パネルにおけるソース線と同じ順に並んでいる。

出力パッド領域７０の出力パッドＰＤ１、ＰＤ２・・・ＰＤ（２ｎ）と、出力回路領域６０Ｐの出力回路ＯＰ１、ＯＰ３・・・ＯＰ（２ｎ−１）及び出力回路領域６０Ｎの出力回路ＯＰ２、ＯＰ４・・・ＯＰ（２ｎ）とにおいて、それぞれ対応する番号の出力パッドと出力回路とを接続する。

出力回路領域６０Ｐの１つ目の出力回路ＯＰ１は、出力パッド領域７０の１つ目の出力パッドＰＤ１と接続され、出力回路領域６０Ｎの１つ目の出力回路ＯＰ２は、出力パッド領域７０の２つ目の出力パッドＰＤ２と接続される。同様に、出力回路領域６０Ｐに並ぶ出力回路、出力回路領域６０Ｎに並ぶ出力回路が、順次、出力パッド領域７０に並ぶ出力パッドに接続される。

このように本実施形態では、接続されるソース線及び出力パッドの並びを、ＯＤＤ側、ＥＶＥＮ側の順ではなく、１ずつ増加するよう昇順に配置した。これにより、半導体チップに接続されるソース線及び出力パッドの並び順が、表示パネルにおけるソース線と同じ並び順になるため、表示パネルと半導体チップ間のソース線の接続が容易になる。

なお、本実施形態では、出力回路と出力パッドまでの出力配線が実施の形態１より長くなり寄生抵抗及び寄生容量が増え得る。しかし、ソース線及び表示パネルによる寄生抵抗及び寄生容量に比べると、出力回路と出力パッド間の寄生抵抗及び寄生容量は２桁程度小さく、また、出力回路の駆動能力が大きい。このため、出力回路から出力パッドまでの出力配線が長くなることによる影響は小さく、実施の形態１と同様に、高速動作が可能である。

また、本実施形態では、出力回路と出力パッド間で出力配線同士が交差し、複数の配線が近接し得る。しかし、半導体チップの複数の配線層を用いて配線をレイアウトすることにより、配線が近接しないように接続することができる。

本発明の実施の形態３
次に、図９〜図１３を用いて、本発明の実施の形態３に係る半導体チップを用いた表示システムについて説明する。本実施形態は、上記した実施の形態１、実施の形態２の半導体チップを表示システムに適用した一例である。

図９は、本発明の実施の形態３に係る表示システムの構成を示している。この表示システムは、例えば、携帯電話等の電子機器に内臓されるシステムである。

図に示されるように、表示システムは、表示装置１００と画像処理装置２００とを備えている。画像処理装置２００は、表示する画像データを生成し、表示装置１００が表示を行うために必要なデータを生成する画像エンジンである。例えば、画像処理装置２００は、画像データに基づいて階調データ及び走査データを生成し、表示装置１００へ出力する。

表示装置１００は、画像処理装置２００から入力される階調データ及び走査データに基づいて表示画面に画像表示を行う表示パネルモジュールである。この表示装置１００は、表示パネル４００と半導体チップ３００を備えている。

表示パネル４００は、画像表示を行う表示画面であり、例えば、液晶表示（Liquid Crystal Display）パネルである。表示パネル４００は、複数行・複数列のマトリクス状に複数の画素が配列されており、各行に対応してゲート線が設けられ、各列に対応してソース線が設けられている。

半導体チップ３００は、階調データ及び走査データに基づいて、表示パネルのソース線及びゲート線を駆動する。後述のように、この半導体チップ３００は、実施の形態１または実施の形態２の半導体チップの構成を含んでおり、さらにゲートドライバ、電源回路を備えている。

半導体チップ３００は、画像処理装置２００と接続配線４０１により接続され、接続配線４０１を介して階調データ及び走査データが入力される。半導体チップ３００は、表示パネル４００と接続配線４０２、４０３により接続される。

表示パネル４００と半導体チップ３００は、互いに一つの辺が対抗するように配置されており、互いに対抗する対抗辺の近傍に接続端子（パッド）が設けられている。接続配線４０２は、この対向辺部の接続端子間を接続する。ここでは、後述するように、接続配線４０２は、表示パネル４００のソース線と半導体チップ３００のソースドライバ用パッドとを接続する。

表示パネル４００と半導体チップ３００とは、対抗する対向辺の両端から延びる両端辺の近傍に接続端子が設けられている。接続配線４０３は、この両端辺部の接続端子間を接続する。ここでは、後述するように、接続配線４０３は、表示パネル４００のゲート線と半導体チップ３００のゲートドライバ用パッドとを接続する。

なお、ここでは、ソース線を接続配線４０２により接続し、ゲート線を接続配線４０３により接続しているが、１つの接続配線により、ソース線及びゲート線を接続してもよい。

図１０は、本発明の実施の形態３に係る半導体チップ３００における回路レイアウトを示している。すなわち、図１０は、半導体チップ３００における回路を実装する回路実装面のレイアウトである。

図に示されるように、半導体チップ３００は、表示パネルのソース線を駆動するソースドライバ３０１、表示データを記憶する表示データ記憶部３０２、表示パネルのゲート線を駆動するゲートドライバ３０３、各回路に電源を供給する電源回路３０４を備えており、その他、各回路が動作するために必要な動作クロックや信号の入出力等のために、Ｉ／Ｏ３０５、ＰＬＬ（Phase locked loop）、ＭＩＰＩ（Mobile Industry Processor Interface）、フューズを備えている。

ここで、ソースドライバ３０１及び表示データ記憶部３０２は、実施の形態１または実施の形態２の半導体チップ１０の構成に対応している。

すなわち、このソースドライバ３０１は、図３、図７と同様のガンマ階調電圧発生回路領域４０Ｐ、４０Ｎ、ＤＡＣ領域５０Ｐ、５０Ｎ、出力回路領域６０Ｐ、６０Ｎを有しており、表示データ記憶部３０２は、図３、図７と同様のロジック回路領域２０、表示メモリ領域３０ａ、３０ｂを有している。

半導体チップ３００は、表示パネル４００に対抗する対抗辺（一方の長辺）の近傍において、中央部にソースドライバ３０１が配置され、ソースドライバの長辺方向両側、つまり、対抗辺の両端部近傍にゲートドライバ３０３が配置されている。さらに、ゲートドライバ３０３に隣接して電源回路３０４が配置されている。

ソースドライバ３０１及びゲートドライバ３０３に対し短辺方向に並んで、つまり、半導体チップの短辺方向中央部に表示データ記憶部３０２が配置されている。

さらに、表示データ記憶部３０２に対し短辺方向に並んで、つまり、画像処理装置２００に対抗する側の辺（他方の長辺）の近傍に、電源回路３０４、Ｉ／Ｏ３０５等が配置されている。

すなわち、半導体チップ３００では、半導体チップの表示パネル側に、表示パネルと信号入出力を行うソースドライバ、ゲートドライバ等を配置し、半導体チップの画像処理装置側に、画像処理装置と信号入出力を行うＩ／Ｏ３０５等を配置し、半導体チップの中央部に、表示データ記憶部を配置している。

図１１は、本発明の実施の形態３に係る半導体チップ３００におけるパッドレイアウトを示している。すなわち、図１１は、半導体チップ３００におけるパッドを実装するパッド実装面のレイアウトである。例えば、半導体チップ３００は、図１０の回路実装面と図１１のパッド実装面とを積層して形成されており、図１０の回路実装面の外周形状と図１１のパッド実装面の外周形状とは同じ形状である。

半導体チップ３００は、ソース線を接続するためのソースドライバ用パッド３１１、ゲート線を接続するためのゲートドライバ用パッド３１２、内部回路のテスト等を行うためのテスト用パッド３１３、電源供給等を行うための電源用パッド３１４を備えている。ソースドライバ用パッド３１１は、ソースドライバ３０１の出力回路に接続され、ゲートドライバ用パッド３１２は、ゲートドライバ３０３に接続され、電源用パッド３１４は、電源回路３０４に接続される。ソースドライバ用パッド３１１は、図４、図８の出力パッドに対応している。

ソースドライバ用パッド３１１は、表示パネルと対抗する対向辺（一方の長辺）の近傍に配置されている。ソースドライバ用パッド３１１は、この対抗辺の両端部まで延在し、さらに、両短辺（対抗辺の両端に接する両端辺）の中央付近まで延在している。そして、ゲートドライバ用パッド３１２が、この両短辺の中央付近から、画像処理装置２００と対抗する側の辺（他方の長辺）へ向かって延在している。ソースドライバ用パッド３１１を表示パネル側に配置することで、表示パネルと接続する配線の長さを短くすることができる。

電源用パッド３１４は、画像処理装置２００と対抗する側の辺の近傍に配置されている。テスト用パッド３１３は、半導体チップ３００の中央部に配置されており、周辺部に配置されたソースドライバ用パッド３１１、ゲートドライバ用パッド３１２、電源用パッド３１４に囲まれている。

このように、本実施形態では、半導体チップが、実施の形態１、実施の形態２の構成を含んでいるため、実施の形態１、実施の形態２と同様に高速動作が可能である。さらに、本実施形態では、半導体チップに、ソースドライバ及び表示データ記憶部に加えて、ゲートドライバ、電源回路を含めて１チップの半導体装置とすることができ、半導体装置の小型化を図ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の例では、奇数番号のソース線を正極性の電圧で駆動し、偶数番号のソース線を負極性の電圧で駆動したが、逆の極性として、奇数番号のソース線を負極性の電圧で駆動し、偶数番号のソース線を正極の電圧で駆動してもよい。上記の例では、駆動方式としてドット反転駆動方式を採用したが、ソース線毎に極性が異なればよく、ライン反転駆動方式でもよい。

１ 半導体チップ
４ 中央部領域
１０ 半導体チップ
２０ ロジック回路領域
３０ａ、３０ｂ 表示メモリ領域
４０Ｐ、４０Ｎ ガンマ階調電圧発生回路領域
４１Ｐ、４１Ｎ 抵抗回路
４２Ｐ、４２Ｎ ガンマ階調電圧信号線群
５０Ｐ、５０Ｎ ＤＡＣ領域
６０、６０Ｐ、６０Ｎ 出力回路領域
７０、７０Ｐ、７０Ｎ 出力パッド領域
１００ 表示装置
１４２Ｐ、１４２Ｎ、２４２Ｐ、２４２Ｎ ガンマ階調電圧信号線群
１５０Ｐ、１５０Ｎ、２５０Ｐ、２５０Ｎ ＤＡＣ領域
２００ 画像処理装置
３００ 半導体チップ
３０１ ソースドライバ
３０２ 表示データ記憶部
３０３ ゲートドライバ
３０４ 電源回路
３０５ Ｉ／Ｏ
３１１ ソースドライバ用パッド
３１２ ゲートドライバ用パッド
３１３ テスト用パッド
３１４ 電源用パッド
４００ 表示パネル
４０１、４０２、４０３ 接続配線

Claims (20)

1. 半導体チップの第１の方向に延在する第１の階調電圧信号線群に対し、第１の階調電圧を発生させる第１の階調電圧発生回路と、
   前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在する第２の階調電圧信号線群に対し、前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、
   前記第１の階調電圧信号線群と重なるように前記第１の方向へ延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１の選択回路群と、
   前記第２の階調電圧信号線群と重なるように前記第２の方向へ延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２の選択回路群と、
   前記第１の選択回路群により選択された第１の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、
   前記第２の選択回路群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備える半導体チップ。
2. 前記第１の階調電圧発生回路と前記第２の階調電圧発生回路とは、前記半導体チップの第１の辺方向に沿って並んで配置されている、請求項１に記載の半導体チップ。
3. 前記第１の選択回路群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の選択回路を有し、
   前記第２の選択回路群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の選択回路を有する、請求項１または２に記載の半導体チップ。
4. 前記第１の出力回路群は前記第１の方向へ延在し、前記第２の出力回路群は前記第２の方向へ延在している、請求項１乃至３のいずれかに記載の半導体チップ。
5. 前記第１の出力回路群と前記第２の出力回路群とは、前記半導体チップの第１の辺方向に沿って並んで配置されている、請求項４に記載の半導体チップ。
6. 前記第１の出力回路群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の出力回路を有し、
   前記第２の出力回路群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の出力回路を有する、請求項１乃至５のいずれかに記載の半導体チップ。
7. 前記第１の出力回路群に接続されるとともに、前記表示パネルの奇数番目のソース線群に接続される第１の出力パッド群と、
   前記第２の出力回路群に接続されるとともに、前記表示パネルの偶数番目のソース線群に接続される第２の出力パッド群と、を備える請求項１乃至６のいずれかに記載の半導体チップ。
8. 前記第１の出力パッド群は前記第１の方向へ延在し、前記第２の出力パッド群は前記第２の方向へ延在している、請求項７に記載の半導体チップ。
9. 前記第１の出力パッド群と前記第２の出力パッド群とは、前記半導体チップの第１の辺方向に沿って並んで配置されている、請求項８に記載の半導体チップ。
10. 前記第１の出力パッド群は、前記表示パネルにおける奇数番目のソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有し、
    前記第２の出力パッド群は、前記表示パネルにおける偶数番目のソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有する、請求項７乃至９のいずれかに記載の半導体チップ。
11. 前記第１の出力回路群及び前記第２の出力回路群に接続されるとともに、前記表示パネルの奇数番目及び偶数番目のソース線群に接続される出力パッド群を備える請求項１乃至６のいずれかに記載の半導体チップ。
12. 前記出力パッド群は前記第１の方向または前記第２の方向へ延在している、請求項１１に記載の半導体チップ。
13. 前記出力パッド群は、前記半導体チップの第１の辺方向に沿って並んで配置されている、請求項１２に記載の半導体チップ。
14. 前記出力パッド群は、前記表示パネルにおけるソース線の並ぶ順番に対応した順で配置された複数の出力パッドを有する、請求項１１乃至１３のいずれかに記載の半導体チップ。
15. 前記第１の選択回路群及び前記第２の選択回路群へ入力する入力データを記憶する表示メモリと、
    前記表示メモリにおけるデータの入出力を制御するロジック回路と、を備える請求項１乃至１４のいずれかに記載の半導体チップ。
16. 複数のソース線及び複数のゲート線が格子状に配置された表示パネルと、
    前記複数のソース線を駆動するソース駆動部と前記複数のゲート線を駆動するゲート駆動部とを有する半導体チップと、を備え、
    前記ソース駆動部は、
    前記半導体チップの第１の方向に延在する第１の階調電圧信号線群に対し、第１の階調電圧を発生させる第１の階調電圧発生回路と、
    前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在する第２の階調電圧信号線群に対し、前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、
    前記第１の階調電圧信号線群と重なるように前記第１の方向へ延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１の選択回路群と、
    前記第２の階調電圧信号線群と重なるように前記第２の方向へ延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２の選択回路群と、
    前記第１の選択回路群により選択された第１の階調電圧に基づき前記表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、
    前記第２の選択回路群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備える表示装置。
17. 前記半導体チップは、前記表示パネルと対向配置され、
    前記ソース駆動部は、前記表示パネルと対抗する対抗辺の中央部近傍に配置され、
    前記ゲート駆動部は、前記対抗辺の両端部近傍に配置される、請求項１６に記載の表示装置。
18. 前記半導体チップは、
    前記表示パネルと対抗配置され、
    前記表示パネルと対抗する対抗辺の近傍に配置されるとともに、前記ソース駆動部と前記表示パネルのソース線とを接続するソース駆動用出力パッドと、
    前記対抗辺の両端に接する両端辺の近傍に配置されるとともに、前記ゲート駆動部と前記表示パネルのゲート線とを接続するゲート駆動用出力パッドと、を備える請求項１６または１７に記載の表示装置。
19. 前記半導体チップは、
    前記第１の選択回路群及び前記第２の選択回路群へ入力する入力データを記憶する表示メモリと、
    前記表示メモリにおけるデータの入出力を制御するロジック回路と、を備える請求項１６乃至１８のいずれかに記載の表示装置。
20. 第１の階調電圧を発生させる第１の階調電圧発生回路と、
    前記第１の階調電圧とは極性が異なる第２の階調電圧を発生させる第２の階調電圧発生回路と、
    半導体チップの第１の方向に延在し、前記第１の階調電圧発生回路により発生された第１の階調電圧を入力データに応じて選択する第１の選択回路群と、
    前記半導体チップの第１の方向と反対側へ向かう第２の方向に延在し、前記第２の階調電圧発生回路により発生された第２の階調電圧を入力データに応じて選択する第２の選択回路群と、
    前記第１の選択回路群により選択された第１の階調電圧に基づき表示パネルの奇数番目のソース線群を駆動する第１の出力回路群と、
    前記第２の選択回路群により選択された第２の階調電圧に基づき前記表示パネルの偶数番目のソース線群を駆動する第２の出力回路群と、を備える半導体チップ。

Images