KR100594655B1 - 라인 구동 회로, 전기 광학 장치 및 표시 장치 - Google Patents

라인 구동 회로, 전기 광학 장치 및 표시 장치 Download PDF

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Abstract

본 발명은 프로세스의 미세화에 의하여 저비용화를 효율적으로 도모하고, 표시 패널의 개발 TAT를 효과적으로 단축할 수 있는 라인 구동 회로, 전기 광학 장치, 표시 장치를 제공한다.
액정 장치의 LCD 패널을 표시 구동하는 신호 드라이버(30)는, I/O 회로 영역(280)을 포함하여, 입력 신호군이 입력되는 입력 단자군(282)과, 출력 신호군이 출력되는 출력 단자군(284)을 갖는다. I/O 회로 영역(280)은, 입력 단자군(282)을 거쳐서 입력된 입력 신호군의 위상을 반전하는 위상 반전 회로(286)와, 위상 반전 회로(286)에 의해서 위상 반전된 신호군의 저내압계의 전압을 고내압계의 전압으로 변환하는 레벨 변환 회로(L/S)(288)를 포함한다. 입력 단자군(282) 및 출력 단자군(284)에 관해서는, 신호 드라이버(30)의 복수의 단자군의 속에서 임의로 선택할 수 있도록 한다.

Description

라인 구동 회로, 전기 광학 장치 및 표시 장치{LINE DRIVER CIRCUIT, ELECTRO-OPTIC DEVICE, AND DISPLAY DEVICE}
도 1은 본 실시형태에 있어서의 라인 구동 회로를 포함하는 표시 장치의 구성의 개요를 나타내는 블럭도이다.
도 2는 본 실시형태에 있어서의 액정 장치의 LCD 패널의 구동 파형의 일례를 나타내는 설명도이다.
도 3은 비교예로서 액정 장치를 구성하는 각 반도체 장치의 접속 관계의 일례를 나타내는 설명도이다.
도 4는 본 실시형태에 있어서의 액정 장치를 구성하는 각 반도체 장치의 접속 관계의 일례를 나타내는 설명도이다.
도 5(a)는, 유리 기판 상에 LCD 패널, 신호 드라이버 등이 실장되는 COG 모듈의 모식도이며, 도 5(b)는, CPU 등이 실장되는 PCB를 나타내는 모식도이며, 도 5(c)는, COG 모듈과 PCB를 가로 방향에서 본 모식도이다.
도 6(a)는, 유리 기판 상에 LCD 패널, 플렉서블 테이프 상에 신호 드라이버 등이 실장되는 COF 모듈의 모식도이며, 도 6(b)는, CPU 등이 실장되는 PCB를 나타내는 모식도이며, 도 6(c)는, COF 모듈과 PCB를 가로 방향에서 본 모식도이다.
도 7은 본 실시형태에 있어서의 신호 드라이버의 원리적 구성을 나타내는 구성도이다.
도 8(a)는, 보다 구체적인 신호 드라이버의 구성의 제 1 예를 나타내는 설명도이며, 도 8(b)는, 보다 구체적인 신호 드라이버의 구성의 제 2 예를 나타내는 설명도이며, 도 8(c)는, 보다 구체적인 신호 드라이버의 구성의 제 3 예를 나타내는 설명도이다.
도 9(a)는, 입력 단자군 및 출력 단자군을 설정한 신호 드라이버(30)의 제 1 예를 나타내는 설명도이며, 도 9(b)는, 입력 단자군 및 출력 단자군을 설정한 신호 드라이버(30)의 제 2 예를 나타내는 설명도이다.
도 10은 본 실시형태에 있어서의 신호 드라이버의 구성의 개요를 나타내는 구성도이다.
도 11은 본 실시형태에 있어서의 신호 드라이버의 I/O 회로의 레이아웃 이미지를 모식적으로 나타내는 모식도이다.
도 12는 본 실시형태에 있어서의 I/O 회로의 회로 구성의 일례의 개요를 나타내는 구성도이다.
도 13은 본 실시형태에 있어서의 LV-LV 출력 버퍼 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 14는 본 실시형태에 있어서의 LV-LV 입력 버퍼 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 15는 본 실시형태에 있어서의 LV-HV 출력 버퍼 회로의 회로 구성의 일례 를 나타내는 회로도이다.
도 16은 본 실시형태에 있어서의 HV-LV 입력 버퍼 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 17은 본 실시형태에 있어서의 제어 회로의 회로 구성의 일례를 나타내는 구성도이다.
도 18은 본 실시형태에 있어서의 신호 드라이버가 적용된 액정 장치의 구성의 개요를 나타내는 설명도이다.
도 19(a)는, I/O 회로 영역의 중심부 부근에 신호 드라이버 제어용의 입력 신호군이 입력되는 입력 단자군을 설정한 경우의 신호 드라이버의 설명도이며, 도 19(b)는, 이 신호 드라이버를 적용한 경우의 액정 장치의 신호 배선의 일례를 나타내는 설명도이다.
도 20(a)는, 중심부에서 corner부의 방향에 순서대로, LCD 콘트롤러의 각종 입력 신호군이 입력되는 입력 단자군, 주사 드라이버 제어용의 출력 신호군이 출력되는 출력 단자군, 전원 회로 제어용의 출력 신호군이 출력되는 출력 단자군을 설정한 경우의 신호 드라이버의 설명도이며, 도 20(b)는, 이 신호 드라이버를 적용한 경우의 액정 장치의 신호 배선의 일례를 나타내는 설명도이다.
도 21은 본 실시형태에 있어서의 신호 드라이버에 있어서, 버스를 중계하는 경우의 단자의 설정 순서에 대하여 설명하기 위한 설명도이다.
도 22는 본 실시형태에 있어서의 신호 드라이버에 있어서, I/O 회로 영역의 배치에 대하여 설명하기 위한 설명도이다.
도 23은 유기 EL 패널에 있어서의 2 트랜지스터방식의 화소 회로의 일례를 나타내는 회로도이다.
도 24(a)는, 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 나타내는 회로도이며, 도 24(b)는, 4 트랜지스터 방식의 화소 회로의 표시 제어 타이밍의 일례를 나타내는 타이밍도이다.
도면의 주요 부분에 대한 부호의 설명
10, 100 : 액정 장치 20, 120 : LCD 패널
22nm : TFT 24nm : 액정 용량
26nm : 화소 전극 28nm : 대향 전극
30, 130 : 신호 드라이버 50, 150 : 주사 드라이버
60, 160 : LCD 콘트롤러 80, 180 : 전원 회로
200, 210 : 인터페이스부 280 : I/O 회로 영역
282 : 입력 단자군 284 : 출력 단자군
286 : 위상 반전 회로 288 : L/S
4001∼400Q : 입출력 패드 4101∼410Q : I/O 회로
412j : LV-LV 버퍼 회로 414j : LV-LV 출력 버퍼 회로
416j : LV-LV 입력 버퍼 회로 418j : LV-HV 버퍼 회로
420j : LV-HV 출력 버퍼 회로 422j : HV-LV 입력 버퍼 회로
424j : 선택기 회로 426j : G/A 회로
430 : 선택기 라인 440j : 제어 회로
500j, 504j, 524j, 540j, 544j, 548j, 552j, 556j, 560j, 570j : 인버터 회로
502j, 526j, 542j, 572j : EXOR 회로 506j, 520j, 550j, 558j : LS
508j, 522j : 트랜스퍼 회로
528j, 532j, 564j, 576j : n 형 트랜지스터
530j, 562j, 574j : p 형 트랜지스터
546j : NAND 회로 554j : NOR 회로
본 발명은, 라인 구동 회로, 이것을 이용한 전기 광학 장치와, 표시 장치에 관한 것이다.
예컨대 휴대 전화기와 같은 전자기기의 표시부에는, 액정 패널 등의 표시 패널이 이용되고 있고, 전자기기의 저소비 전력화나 소형 경량화 등이 도모되고 있 다. 이 표시 패널에 관해서는, 최근의 휴대 전화기의 보급에 의해서 정보성이 높은 정지 화상이나 동화상이 통신되게 되면, 그 고화질화가 요구되고 있다.
이러한 전자기기의 표시부의 고화질화를 실현하는 액정 패널로서, 박막 트랜지스터(Thin Film Transistor: 이하, TFT) 액정을 이용한 액티브 매트릭스형 액정 패널이 알려져 있다. 그밖에, 유기 EL 소자를 이용한 유기 EL 패널이 알려져 있다.
예컨대 TFT 액정을 이용한 액티브 매트릭스형 액정 패널에서는, 액정재나 TFT의 트랜지스터 능력에 의존하여, 표시 구동하기 위해서 높은 전압이 필요하게 된다. 그 때문, 액정 패널 등을 표시 구동하는 드라이버 회로(라인 구동 회로)나 전원 회로는, 고내압 프로세스로 제조하여야 한다.
따라서, 액정 패널을 표시 구동하는 경우에는, 프로세스의 미세화가 진행되어도, 미세화에 의한 저비용화의 장점을 누릴 수 없다고 하는 문제가 있다.
또한, 실장 기술이나 통신 기술 등의 진보에 의해, 예컨대 휴대 전화기가 급속히 보급되어, 통신 사업자 사이에서, 사용자를 획득하기 위한 통신 서비스 향상이 행하여지고 있다.
따라서, 휴대 전화기의 제조자 측에서, 각 통신 서비스에 대응하는 제품을 재빨리 시장에 투입해야 한다. 그 때문에, 제조자에게 있어서는, 제품의 개발 TAT를 단축하는 것이 필수적으로 되어있다.
휴대 전화기를 예로 들면, 그 표시부의 표시 패널을 표시 구동하는 각종 반도체 장치의 배치가 실장 방식에 따라 다르거나, 개발 도중의 사양 변경 등에 의해 서 표시 제어 타이밍이 다른 경우가 있다. 이러한 경우에는, 제품의 재설계 등에 의한 시장 투입의 지연이 원인이 되어, 상술한 경우가 되더라도, 유연하게 대응하여 개발 TAT을 단축할 수 있는 것이 바람직하다.
본 발명은 이상과 같은 기술적 과제에 비추어, 그 목적은, 프로세스의 미세화에 의한 저비용화를 효율적으로 도모하는 라인 구동 회로 및 이것을 이용한 전기 광학 장치와, 표시 장치를 제공하는 것에 있다.
또한 본 발명의 다른 목적은, 표시 패널의 개발 TAT를 효과적으로 단축할 수 있는 라인 구동 회로와, 이것을 이용한 전기 광학 장치 및 표시 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해서 본 발명은, 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치의 제 1 라인을 구동하는 라인 구동 회로로서, 전기 광학 장치를 표시 제어하는 표시 콘트롤러로부터, 제 2 라인을 구동하는 제 2 라인 구동 회로에 대하여 공급되어야 할 신호군이 입력되는 제 1 단자군과, 상기 제 2 라인 구동 회로에 대하여, 상기 신호군을 출력하기 위한 제 2 단자군과, 상기 제 1 단자군을 거쳐서 입력된 신호군을, 상기 제 2 단자군에 출력하는 회로를 포함하는 I/O 회로 영역을 포함하는 것을 특징으로 하고 있다.
여기서 전기 광학 장치로서, 예컨대 서로 교차하는 제 1 내지 제 N 주사 라인 및 제 1 내지 제 M 신호 라인과, 제 1 내지 제 N 주사 라인과 제 1 내지 제 M 신호 라인에 접속된 N ×M의 스위칭 수단과, 스위칭 수단에 접속된 N ×M의 화소 전극을 갖도록 구성하더라도 좋다. 또한, 전기 광학 장치로서, 유기 EL 패널이더라도 좋다.
본 발명에 의하면, 제 1 및 제 2 라인에 의해 특정되는 화소에 대하여, 표시 콘트롤러의 제어에 의해, 협조하여 표시 구동을 하는 라인 구동 회로와 제 2 라인 구동 회로 중, 라인 구동 회로에 있어서, 표시 콘트롤러로부터 제 2 라인 구동 회로에 대하여 공급되어야 할 신호를 제 1 군의 단자군으로 받아, 이것을 제 2 단자군을 거쳐서, 제 2 라인 구동 회로에 대하여 공급하도록 하였다. 따라서, 제 1 및 제 2 단자군의 배치에 의해서, 표시 구동에 필요한 배선의 교차를 회피하여, 다층화에 대응할 필요가 없이 저비용인 라인 구동 회로를 제공할 수 있다.
또한 본 발명은, 상기 I/O 회로 영역은, 상기 제 2 단자군을, 소정의 복수의 단자군 중 어느 하나의 단자군으로 전환하기 위한 전환 회로를 포함하는 것을 특징으로 하고 있다.
본 발명에 의하면, I/O 회로 영역에서, 제 2 단자군을 임의로 전환할 수 있도록 했기 때문에, 실장 방식에 의존하여 배선의 교차가 발생하는 사태를 회피할 수 있어, 제품 개발의 TAT의 단축화, 실장의 유연성을 대폭 향상시킬 수 있다.
또한 본 발명은, 상기 I/O 회로 영역이, 전기 광학 장치 측의 제 1 변에 대 향하는 제 2 변 측에 배치되어 있는 것을 특징으로 하고있다.
본 발명에 의하면, 전기 광학 장치에 대하여, 표시 구동에 필요한 각종 제어 신호나 화상 데이터를 공급하는 라인 구동 회로, 제 2 라인 구동 회로의 배치의 유연성을 향상시킬 수 있다.
또한 본 발명은, 상기 제 1 단자군은, 적어도 상기 전기 광학 장치 측의 제 1 변에 대향하는 제 2 변의 중앙부에 배치되어 있는 것을 특징으로 하고 있다.
본 발명에 의하면, 신호군이 입력되는 제 1 단자군을 제 2 변의 중앙부 부근에 배치함으로써, 이 신호군을 출력하기 위한 단자군을 제 2 변의 코너부에 배치시킬 수 있기 때문에, 입력되는 신호군의 배선과 출력되는 신호군의 배선의 교차를 효율적으로 회피할 수 있다.
또한 본 발명은, 상기 I/O 회로 영역이, 내부에 전원 전압을 공급하는 전원 배선의 아래의 영역에 배치되어 있는 것을 특징으로 하고있다.
본 발명에 의하면, 상술한 I/O 회로 영역을 칩 형상에 효율적으로 배치할 수 있어, 칩 면적의 축소화를 도모할 수 있다.
또한 본 발명은, 상기 I/O 회로 영역이, 단자마다 마련된 I/O 회로를 갖고, 상기 I/O 회로는, 복수의 선택기 라인과, 소정의 제 1 선택 신호에 근거하여, 상기 제 1 단자군 중 어느 하나와 상기 복수의 선택기 라인 중 어느 하나의 제 1 선택기라인을, 접속하기 위한 제 1 선택기 회로와, 소정의 제 2 선택 신호에 근거하여, 상기 제 2 단자군 중 어느 하나와 상기 제 1 선택기 라인을, 접속하기 위한 제 2 선택기 회로를 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 제 1 및 제 2 선택기 회로에 의해, 복수의 선택기 라인 중 어느 하나를 거쳐서, 제 1 및 제 2 단자군을 접속하도록 하였기 때문에, 임의의 제 1 및 제 2 단자군의 조합을 복수 설정할 수 있게 된다. 이것에 의해, 라인 구동 회로의 임의의 단자에, 표시 콘트롤러로부터의 신호를 접수하여, 임의의 단자로부터, 공급되어야 할 신호를 출력시킬 수 있다.
또한 본 발명은, 상기 제 1 선택기 라인의 전압을, 저내압계의 전압으로 변환하여 상기 출력 단자에 공급하는 제 1 출력 버퍼 회로와, 상기 제 1 선택기 라인의 전압을, 고내압계의 전압으로 변환하여 상기 출력 단자에 공급하는 제 2 출력 버퍼 회로와, 상기 입력 단자에 공급된 저내압계의 전압을, 저내압계의 전압대로 상기 제 1 선택기 라인에 공급하는 제 1 입력 버퍼 회로와, 상기 입력 단자에 공급된 고내압계의 전압을, 저내압계의 전압으로 변환하여 상기 제 1 선택기 라인에 공급하는 제 2 입력 버퍼 회로를 포함하고, 상기 제 1 및 제 2 출력 버퍼 회로와 상기 제 1 및 제 2 입력 버퍼 회로 중 어느 하나의 버퍼 회로를 동작 상태로 하고, 다른 버퍼 회로를 비동작 상태로 하는 배타적 동작 제어가 행하여지는 것을 특징으로 하고있다.
본 발명에 의하면, 제 1 및 제 2 출력 버퍼 회로와 제 1 및 제 2 입력 버퍼 회로에 의해, 내부의 저내압계의 전압을 그대로 저내압계의 전압으로서 공급하거나, 혹은 고내압계의 전압으로 변환하거나, 혹은 외부에서의 저내압계 또는 고내압계의 전압을 저내압계의 전압으로서 내부에 취입하는 회로를, 단자마다 마련할 수 있기 때문에, 임의의 단자를 상기한 입력 단자 또는 출력 단자에 설정할 수 있다. 이것에 의해, 사용자의 사용의 용이성을 대폭 향상시킬 수 있다.
또한 본 발명은, 상기 제 1 및 제 2 출력 버퍼 회로와 상기 제 1 및 제 2 입력 버퍼 회로 중 적어도 하나가, 소정의 반전 제어 신호에 근거하여 출력 신호 또는 입력 신호의 위상을 반전하는 위상 반전 회로를 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 입력 신호 또는 출력 신호의 위상(논리 레벨)을 반전 제어 신호에 근거하여 반전하는 위상 반전 회로를 버퍼 회로 중 적어도 하나에 마련하도록 했기 때문에, 개발 도중의 인터페이스 사양의 변경에 의해, 예컨대 상승 에지의 하강 에지로의 변경 등의 표시 제어 타이밍이 변경된 경우와 같은, 회로의 재설계에 따른 제품 개발의 지연을 해소할 수 있다.
또한 본 발명은, 상기 제 1 및 제 2 입력 버퍼 회로의 입력 단자와 상기 제 1 및 제 2 출력 버퍼 회로의 출력 단자가 공통 접속되는 제 1 노드와, 상기 제 1 선택기 라인 사이에 삽입된 스위칭 수단을 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 스위칭 수단에 의해 적절히 제 1 노드와 제 1 선택기 라인을 전기적으로 절단하는 것에 의해, 버퍼 회로의 출력 부하를 경감할 수 있기 때문에, 버퍼 회로의 구동 능력을 크게 할 필요가 없어져, 회로 규모를 축소화할 수 있다.
또한 본 발명은, 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치의 제 1 라인을 구동하는 라인 구동 회로로서, 전기 광학 장치를 표시 제어하는 표시 콘트롤러로부터, 제 2 라인을 구동하 는 제 2 라인 구동 회로 및 전원 회로에 대하여 공급되어야 할 신호군이 입력되는 제 1 단자군과, 상기 제 2 라인 구동 회로에 대하여, 상기 신호군을 출력하기 위한 제 2 단자군과, 상기 제 1 단자군을 거쳐서 입력된 신호군을, 상기 제 2 단자군에 출력하는 회로를 포함하는 I/O 회로 영역과, 상기 전원 회로에 대하여, 상기 신호군을 출력하기 위한 제 3 단자군을 포함하고, 상기 제 2 단자군은, 상기 전기 광학 장치가 배치되는 측의 제 1 변에 대향하는 제 2 변의 중앙부에서 코너부를 따라, 상기 제 2, 제 3 단자군의 순서대로 배치되어 있는 것을 특징으로 하고있다.
본 발명에 의하면, 제 2 변의 중앙부에서 코너부를 따라, 제 2 라인 구동 회로에 공급하기 위한 출력 단자군과, 전원 회로에 공급하기 위한 출력 단자군을 순서대로 배치되도록 하였기 때문에, 라인 구동 회로 및 제 2 라인 구동 회로의 중간 위치에 전원 회로를 배치한 경우에, 전원 회로로부터 라인 구동 회로 및 제 2 라인 구동 회로 등에 전원 전압을 제공하는 전원 배선이, 다른 신호선과 교차하는 일이 없게 된다.
또한 본 발명은, 상기 I/O 회로 영역이, 상기 제 2 또는 제 3 단자군을, 소정의 복수의 단자군 중 어느 하나의 단자군으로 전환하기 위한 전환 회로를 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 임의의 위치에 제 2 또는 제 3 단자군을 배치할 수 있게 되기 때문에, 실장 방식에 의존하지 않고서 알맞은 배선을 실현하는 라인 구동 회로를 제공할 수 있다.
또한 본 발명은, 상기 제 1 라인이, 화상 데이터에 근거하는 전압이 공급되 는 신호 라인인 것을 특징으로 하고있다.
본 발명에 의하면, 예컨대 신호 라인을 구동하는 신호 구동 회로에 적용하였기 때문에, 신호 구동 회로를 제어하는 표시 콘트롤러의 저비용화나, 신호 구동 회로 자체의 개발 TAT의 단축화를 도모하는 것이 가능해진다.
또한 본 발명에 따른 전기 광학 장치는, 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소와, 상기 기재의 라인 구동 회로와, 상기 제 2 라인을 구동하는 제 2 라인 구동 회로를 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 개발 TAT의 단축, 프로세스의 미세화에 의해 표시 콘트롤러의 저비용화를 실현할 수 있는 전기 광학 장치를 제공할 수 있다.
또한 본 발명에 따른 표시 장치는, 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치와, 상기 기재의 라인 구동 회로와, 상기 제 2 라인을 구동하는 제 2 라인 구동 회로를 포함하는 것을 특징으로 하고있다.
본 발명에 의하면, 개발 TAT의 단축, 프로세스의 미세화에 의해 표시 콘트롤러의 저비용화를 실현할 수 있는 표시 장치를 제공할 수 있다.
(발명의 실시형태)
이하, 본 발명이 바람직한 실시예에 대하여 도면을 이용하여 상세히 설명한다.
1. 표시 장치
1.1 표시 장치의 구성
도 1에, 본 실시형태에 있어서의 라인 구동 회로를 포함하는 표시 장치의 구성의 개요를 나타낸다.
표시 장치로서의 액정 장치(10)는, 액정 디스플레이(Liquid Crystal Display: 이하, LCD), 패널(20), 신호 드라이버(신호 구동 회로, 라인 구동 회로)(협의로는, 소스 드라이버)(30), 주사 드라이버(주사 구동 회로, 제 2 라인 구동 회로)(협의로는, 게이트 드라이버)(50), LCD 콘트롤러(광의로는, 표시 콘트롤러)(60), 전원 회로(광의로는, 전압 공급 회로)(80)를 포함한다.
LCD 패널(광의로는, 전기 광학 장치)(20)은, 예컨대 유리 기판 상에 형성된다. 이 유리 기판 상에는, Y 방향에 복수 배열되고 각각 X 방향에 신장하는 주사라인(협의로는, 게이트라인)(제 2 라인) G1 내지 GN(N은, 2 이상의 자연수)과, X 방향에 복수 배열되고 각각 Y 방향에 신장하는 신호 라인(협의로는, 소스라인)(제 1라인) S1 내지 SM(M은, 2 이상의 자연수)이 배치되어 있다. 또한, 주사 라인 Gn(1≤n≤N, n은 자연수)과 신호 라인 Sm(1≤m≤M, m은 자연수)의 교차점에 대응하여, TFT(22nm)(광의로는, 스위칭 수단)가 마련되고 있다.
TFT(22nm)의 게이트 전극은, 주사 라인 Gn에 접속되어 있다. TFT(22nm)의 소스 전극은, 신호라인 Sm에 접속되어 있다. TFT(22nm)의 드레인 전극은, 액정 용량( 광의로는 액정 소자)(24nm)의 화소 전극(26nm)에 접속되어 있다.
액정 용량(24nm)에서는, 화소 전극(26nm)에 대향하는 대향 전극(28nm)과의 사이에 액정이 봉입되어 형성되고, 이들 전극 사이의 인가 전압에 따라 화소의 투과율이 변화되게 되어 있다.
대향 전극(28nm)에는, 전원 회로(80)에 의해 생성된 대향 전극 전압 Vcom이 공급되고 있다.
신호 드라이버(30)는, 1 수평 주사 단위의 화상 데이터에 근거하여, LCD 패널(20)의 신호라인 S1 내지 SM을 구동한다.
보다 구체적으로는, 신호 드라이버(30)는, 직렬 입력된 화상 데이터를 순차적으로 래치하여 1 수평 주사 단위의 화상 데이터를 생성한다. 그리고, 신호 드라이버(30)는, 수평 동기 신호에 동기하여, 이 화상 데이터에 근거하는 구동 전압으로, 각 신호 라인을 구동한다.
주사 드라이버(50)는, 1 수직 주사 기간 내에, 수평 동기 신호에 동기하여, LCD 패널(20)의 주사 라인 G1 내지 GN을 순차적으로 주사 구동한다.
보다 구체적으로는, 주사 드라이버(50)는, 각 주사 라인에 대응하는 플립플롭을 갖고, 각 플립플롭이 순차적으로 접속된 시프트 레지스터를 갖고 있다.
주사 드라이버(50)는, LCD 콘트롤러(60)로부터 공급된 수직 동기 신호를 순차적으로 시프트 하는 것으로, 1 수직 주사 기간 내에 각 주사 라인을 순차적으로 선택한다.
LCD 콘트롤러(60)는, 도시하지 않는 중앙 처리 장치(Central Processing Unit: 이하, CPU) 등의 호스트에 의해 설정된 내용에 따라서, 신호 드라이버(30),주사 드라이버(50) 및 전원 회로(80)를 제어한다. 보다 구체적으로는, LCD 콘트롤러(60)는, 신호 드라이버(30) 및 주사 드라이버(50)에 대하여, 예컨대 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 하여, 전원 회로(80)에 대하여 대향 전극 전압 Vcom의 극성 반전 타이밍의 공급을 한다.
전원 회로(80)는, 외부에서 공급되는 기준 전압에 근거하여, LCD 패널(20)의 액정 구동에 필요한 전압 레벨이나, 대향 전극 전압 Vcom을 생성한다. 이러한 각종 전압 레벨은, 신호 드라이버(30), 주사 드라이버(50) 및 LCD 패널(20)에 공급된다. 또한, 대향 전극 전압 Vcom은, LCD 패널(20)의 TFT의 화소 전극에 대향하여 마련된 대향 전극에 공급된다.
이러한 구성의 액정 장치(10)는, LCD 콘트롤러(60)의 제어하에, 외부에서 공급되는 화상 데이터에 근거하여, 신호 드라이버(30), 주사 드라이버(50) 및 전원 회로(80)가 협조하여 LCD 패널(20)을 표시 구동한다.
또, 도 1에서는, 액정 장치(10)에 LCD 콘트롤러(60)를 포함해서 구성하도록 되어 있지만, LCD 콘트롤러(60)를 액정 장치(10)의 외부에 마련하여 구성하도록 하더라도 좋다. 혹은, LCD 콘트롤러(60)와 같이 호스트를 액정 장치(10)에 포함시키도록 구성하는 것도 가능하다.
1.2 액정 구동 파형
도 2에, 상술한 구성의 액정 장치(10)의 LCD 패널(20)의 구동 파형의 일례를 나타낸다. 여기서는, 라인 반전 구동 방식에 의해 구동하는 경우를 나타내고 있다.
액정 장치(10)에서는, LCD 콘트롤러(60)에 의해서 생성된 표시 타이밍에 따라서, 신호 드라이버(30), 주사 드라이버(50) 및 전원 회로(80)가 제어된다. LCD 콘트롤러(60)는, 신호 드라이버(30)에 대하여 1 수평 주사 단위의 화상 데이터를 순차적으로 전송함과 동시에, 내부에서 생성한 수평 동기 신호나 반전 구동 타이밍을 나타내는 극성 반전 신호 POL을 공급한다. 또한, LCD 콘트롤러(60)는, 주사 드라이버(50)에 대하여는, 내부에서 생성한 수직 동기 신호를 공급한다. 또한, LCD 콘트롤러(60)는, 전원 회로(80)에 대하여 대향 전극 전압 극성 반전 신호 VCOM을 공급한다.
이것에 의해, 신호 드라이버(30)는, 수평 동기 신호에 동기하여, 1 수평 주사 단위의 화상 데이터에 근거하여 신호 라인의 구동을 한다. 주사 드라이버(50)는, 수직 동기 신호를 트리거하여, LCD 패널(20)에 매트릭스 형상으로 배치된 TFT의 게이트 전극에 접속되는 주사 라인을, 순차적으로 구동 전압 Vg에서 주사 구동한다. 전원 회로(80)는, 내부에서 생성한 대향 전극 전압 Vcom을, 대향 전극 전압 극성 반전 신호 VCOM에 동기하여 극성 반전을 하면서, LCD 패널(20)의 각 대향 전극에 공급한다.
액정 용량에는, TFT의 드레인 전극에 접속되는 화소 전극과 대향 전극의 전 압 Vcom과의 전압에 따른 전하가 충전된다. 액정 용량에 축적된 전하에 의해서 유지된 화소 전극 전압 Vp가, 소정의 임계값 VCL을 넘으면 화상 표시가 가능해진다. 화소 전극 전압 Vp가 소정의 임계값 VCL을 넘으면, 그 전압 레벨에 따라 화소의 투과율이 변화되어, 계조 표현이 가능해진다.
2. 본 실시형태의 특징
2.1 제조 프로세스
한편, 액정 장치는, 표시 구동하기 위해서 필요로 되는 전압이, 각 반도체 장치(LCD 콘트롤러, 신호 드라이버, 주사 드라이버, 전원 회로)마다 다르다.
도 3에, 액정 장치를 구성하는 각 반도체 장치의 접속 관계의 일례를 나타낸다.
여기서는, 각 반도체 장치 사이에서 송수신되는 신호의 전원 전압 레벨의 값을 합쳐 나타낸다.
액정 장치(100)를 구성하는 LCD 패널(120), 신호 드라이버(130), 주사 드라이버(150), LCD 콘트롤러(160), 전원 회로(180)는, 각각 도 1에 나타내는 액정 장치(10)를 구성하는 각부와 같은 기능을 갖는다.
예컨대, 신호 드라이버(130)는, 회로 구성이 그정도 복잡하지 않기 때문에, 최첨단의 미세화 프로세스가 아니라, 집적화와 저비용화를 양립 가능한 중내압 프로세스(예컨대, 0.35μ프로세스)로 제조된다.
또한, 주사 드라이버(150)는, 회로 구성이 간소하기 때문에, 칩 사이즈의 축소화는 요구되지 않고, 주사 드라이버(150)는, 액정재와 TFT의 트랜지스터 능력과의 관계로 결정되는 높은 전압(예컨대 20V 내지 50V)을 구동하기 때문에, 고내압 프로세스로 제조된다.
또한, 전원 회로(180)는, 주사 드라이버(150)에 대하여 공급되는 고전압을 생성하기 때문에, 고내압 프로세스로 제조된다.
한편, LCD 콘트롤러(160)는, 회로 구성이 복잡하고, 범용성이 높기 때문에, 칩 사이즈의 축소화에 의해, 한층 더 저비용화를 도모할 수 있다. 그 때문, LCD 콘트롤러(160)는, 최첨단의 미세화 프로세스(예컨대, 0.18μ프로세스)로 제조된다. 즉, LCD 콘트롤러(160)는, 저내압 프로세스로 제조되게 되기 때문에, 저내압 프로세스용의 인터페이스 회로와, 고내압 프로세스용 인터페이스 회로를 함께 갖는다.
저내압 프로세스용의 인터페이스 회로는, 중내압 프로세스로 제조되는 신호 드라이버(130)에 대하여, 저내압의 미세화 프로세스의 전원 레벨로 생성한 신호를 공급한다. 고내압 프로세스용의 인터페이스 회로는, 고내압 프로세스로 제조되는 주사 드라이버(150) 및 전원 회로(180)에 대하여, 고내압 프로세스용의 전원 레벨로 변환한 신호를 공급한다.
이와 같이, LCD 콘트롤러(160)는, 고내압 프로세스용의 인터페이스 회로를 포함하게 된다. 상기한 고내압 프로세스용의 인터페이스 회로는, 프로세스의 미세화가 진전되더라도, 내압을 확보하기 위한 물리적 한계값이 디자인 룰(design rule) 중에 존재하기 때문에, IC 내의 면적을 작게 할 수 없다. 따라서, 미세화에 의한 저비용화의 장점을 그다지 누릴 수 없다.
이것에 대하여, 본 실시형태에 있어서의 액정 장치(10)에서는, 저내압 프로세스로 제조된 LCD 콘트롤러(60)로부터, 고내압 프로세스로 제조된 주사 드라이버(50) 및 전원 회로(80)에 대하여 공급되어야 할 신호군을, 일단 중내압 프로세스로 제조된 신호 드라이버(30)로 중계하여, 신호 드라이버(30)가 이들 신호군을 주사 드라이버(50) 및 전원 회로(80)에 대하여 공급하는 것을 특징으로 한다.
도 4에, 본 실시형태에 있어서의 액정 장치를 구성하는 각 반도체 장치의 접속관계의 일례를 나타낸다.
이와 같이, 본 실시형태에 있어서의 신호 드라이버(30)는, 인터페이스부(200)에 있어서 중내압 프로세스를 이용하여 저내압계의 전압을 고내압계의 전압으로 변환하는 인터페이스 회로를 포함하여, LCD 콘트롤러(60)로부터 공급된 저내압계의 신호군을 받아, 고내압계의 높은 전압으로 변환한 후에, 주사 드라이버(50) 또는 전원 회로(80)에 공급한다.
이렇게 함으로써, LCD 콘트롤러(60)의 인터페이스부(210)는, 높은 전압을 구동하는 인터페이스 회로를 마련할 필요가 없어지기 때문에, 프로세스의 미세화에 따라, 복잡한 구성의 회로를 축소화하여, 저비용화를 도모할 수 있게 된다.
2.2 실장 방식
또한, 액정 장치에서는, 신호 드라이버, 주사 드라이버 및 전원 회로가 협조하여, LCD 패널을 표시 구동하기 때문에, LCD 패널, 이들 각 드라이버 및 전원 회 로의 실장 위치에 의해서, 각 회로를 접속하는 신호선이 교차하는 경우가 있다.
따라서, 기판이 배선의 다층화에 대응하지 않고 있는 경우는, 이제는 배선할 수가 없게 된다. 또한, 기판이 배선의 다층화에 대응하고 있는 경우에는, 고비용을 초래한다.
이하, 이 점에 대하여, COG(Chip On Glass) 실장 방식과, COF(Chip On Film) 실장 방식을 예로 하여, 구체적으로 설명한다.
도 5(a),(b),(c)에, COG 실장된 액정 장치의 구성의 개요를 나타낸다.
COG 실장방식의 경우, 도 5(a)에 도시하는 바와 같이 COG 모듈로서, LCD 패널(20)이 만들어 넣어진 유리 기판(250)상에, 신호 드라이버(30) 및 주사 드라이버(50)나, 기타 용량 소자 등의 부가 회로가 실장된다. 이 COG 모듈의 커넥터부(252) A와, 도 5(b)에 나타내는 것 같은 CPU나 메모리 등이 실장되는 PCB(Printed Circuit Board)(254)의 커넥터부(252) B가, 도 5(c)에 도시하는 바와 같이 예컨대 스프링 커넥터를 거쳐서 전기적으로 접속된다.
도 6(a),(b),(c)에, COF 실장된 액정 장치의 구성의 개요를 나타낸다.
COF 실장 방식의 경우, 도 6(a)에 도시하는 바와 같이 COF 모듈로서, 신호 드라이버(30) 및 주사 드라이버(50)나, 기타 용량 소자 등의 부가 회로가 실장된 플렉서블 테이프(flexible tape)(260)와, LCD 패널(20)이 형성된 유리 기판(262)이, 전기적으로 접속된다. 이 COF 모듈의 커넥터부(264) A와, 도 6(b)에 나타난 것과 같은 CPU나 메모리 등이 실장되는 PCB(266)의 커넥터부(264) B가, 도 6(c)에 도시하는 바와 같이 예컨대 스프링 커넥터를 거쳐서 전기적으로 접속된다.
COG 실장 방식의 경우, 유리 기판(250) 상에 직접 칩을 플립 칩 실장하기 때문에, LCD 패널(20)의 인출 전극과의 접속이 용이하여, 칩의 능동면을 유리 기판(250)에 향한 페이스 다운(face down)의 상태로 실장하는 경우가 있다.
이것에 대하여, COF 실장 방식의 경우, 플렉서블 테이프(260) 상에, 칩을 실장한 반도체 장치를 실장하기 때문에, LCD 패널(20)의 인출 전극과, 이 반도체 장치의 단자가 전기적으로 접속된다. 즉, COF 실장 방식의 경우, 칩의 능동면은 상측이 된다.
이와 같이, 케이스 내에서의 실장 방식에 의해서, LCD 패널(20)을 표시 구동하는 신호 드라이버(30) 등의 칩의 능동면의 방향이 변한다. 즉, 신호 드라이버(30) 등의 단자의 위치가 실장 방식에 의해서 변하고, 실장 방식에 따라서는, LCD 패널(20)과 신호 드라이버(30) 등의 배선이 교차하거나, 교차하지 않는 것을 의미한다.
3. 본 실시형태의 원리적 구성
도 7에, 본 실시형태에 있어서의 신호 드라이버(30)의 원리적 구성을 나타낸다.
신호 드라이버(30)는, I/O 회로 영역(280)을 포함하고, 입력 신호군이 입력되는 입력 단자군(제 1 단자군)(282)과, 출력 신호군이 출력되는 출력 단자군(제 2 단자군, 제 3 단자군)(284)을 갖는다.
I/O 회로 영역(280)은, 제 1 단자군을 거쳐서 입력된 신호군을, 제 2 또는 제 3 단자군에 출력하는 회로를 포함한다. 보다 구체적으로는, I/O 회로 영역(280)은, 입력 단자군(282)을 거쳐서 입력된 입력 신호군의 위상을 반전하는 위상 반전 회로(286)와, 위상 반전 회로(286)에 의해서 위상 반전된 신호군의 저내압계의 전압을 고내압계의 전압으로 변환하는 레벨 변환 회로(Level Shifter: 이하, L/S)(288)를 포함한다.
따라서, 입력 단자군(282)을 저내압 프로세스로 제조된 LCD 콘트롤러(60)에 접속하여, 출력 단자군(284)을 고내압 프로세스로 제조된 주사 드라이버(50) 및 전원 회로(80) 중 어느 하나에 접속함으로써, LCD 콘트롤러(60)에 고내압용의 인터페이스 회로를 갖출 필요가 없어져, LCD 콘트롤러(60)의 미세화에 의한 저비용화가 가능해진다.
또한, 위상 반전 회로(286)에 의해 위상(논리 레벨)을 적절히 반전시킬 수 있도록 했기 때문에, 개발 도중에 인터페이스 사양의 변경에 의해, 표시 제어 타이밍이 변경된 경우라도, 회로의 재설계에 따르는 제품 개발의 지연을 해소할 수 있다.
도 8(a),(b),(c)에, 보다 구체적인 신호 드라이버(30)의 구성의 일례를 나타낸다.
도 8(a)에서, 입력 단자군(282)을 거쳐서 입력된 신호군은, L/S(288)에 의해서 고내압계의 전압에 레벨 변환된 뒤, 위상 반전 회로(286)로서의 배타적 논리합(EXclusive OR: 이하, EXOR) 회로(290)에 입력되어 있다. EXOR 회로(290)에는, 또한 반전 제어 신호가 입력되어 있고, 이 반전 제어 신호의 논리 레벨이「H」 인 때, L/S(288)의 출력 신호의 논리 레벨을 반전하여, 출력 단자군(284)으로부터 출력한다. 한편, 이 반전 제어 신호의 논리 레벨이「L」인 때, L/S의 출력 신호의 논리 레벨을 그대로, 출력 단자군(284)으로부터 출력한다. 이러한 반전 제어 신호는, 예컨대 LCD 콘트롤러(60)에 의해서 설정된 레지스터 내용에 따라서, 생성할 수 있다. 이 경우, 소프트웨어적으로 임의로 위상 반전을 할 수 있다.
도 8(b)에서는, 상술한 반전 제어 신호를 퓨즈(292)의 절단에 의해 생성한다. 즉, EXOR 회로(290)의 반전 제어 신호가 입력되는 노드와 전원 전압 레벨 및 접지 레벨 사이에 접속되는 한쪽 퓨즈를, 절단함으로써, 이 노드의 논리 레벨을「H」또는 「L」에 고정할 수 있다. 이 경우, 반전 제어 신호를 생성하기 위한 제어 회로가 불필요하여 지기 때문에, 회로가 간소화될 수 있다.
도 8(c)에서는, 입력 단자군(282)을 거쳐서 입력된 신호군은, 위상 반전 회로(286)로서의 EXOR 회로(290)에 입력되어, EXOR 회로(290)의 출력 신호가 L/S(288)에 의해서 고내압계의 전압으로 레벨 변환되어, 출력 단자군(284)으로부터 출력된다. 이 경우, 도 8(a),(b)와 비교하여, EXOR 회로(290)를 저내압계의 트랜지스터로 구성할 수 있어, EXOR 회로(290)를 보다 소형화할 수 있다.
또한, 본 실시형태에서는, 상술의 위상 반전 회로(286) 및 L/S(288)를 I/O 회로 영역에 마련하여, 신호 드라이버(30)의 복수의 단자군 속에서 임의로 입력 단자군 및 출력 단자군으로 전환하는 전환 회로를 마련하도록 하고 있다. 따라서, 도 9(a),(b)에 도시하는 바와 같이 LCD 패널(20)의 신호 라인에 대한 신호 구동 전극에 대향하는 변(전기 광학 장치(화소) 측의 제 1 변에 대향하는 제 2 변)에 I/O 회로 영역(280)을 마련하여, 실장 방식에 의해서 입력 단자군 및 출력 단자군의 위치를 임의로 전환하도록 함으로써, 실장 방식에 의해서 LCD 패널의 인출 전극에 접속해야 할 신호의 단자의 위치가 변화되더라도, 유리 기판 또는 플렉서블 테이프 등으로 배선이 교차하는 일이 없게 되어, 액정 장치의 저비용화를 도모할 수 있다.
4. 본 실시형태에 있어서의 신호 드라이버(라인 구동 회로)
이하에서는, 이러한 신호 드라이버(라인 구동 회로)(30)에 대하여 구체적으로 설명한다.
도 10에, 본 실시형태에 있어서의 신호 드라이버(30)의 구성의 개요를 나타낸다.
신호 드라이버(30)는, 반도체 장치의 각 단자에 대응하여 마련된 입출력 패드(4001 내지 400Q(Q는, 자연수))를 갖는다.
신호 드라이버(30)는, 또한 입출력 패드 400j(1≤j≤Q, j는 자연수)에 대응하여, I/O 회로(410j)를 갖고, I/O 회로 영역을 형성한다. I/O 회로(4101 내지 410Q)는, 1 또는 복수의 선택기 라인(430)이 공통 접속되어 있다. 이하에서는, 선택기 라인이 16개인 것으로 한다.
I/O 회로(410j)는, 복수의 입력 버퍼 회로, 복수의 출력 버퍼 회로를 포함하고, 소정의 선택 신호에 따라서, 입력 I/O 회로 또는 출력 I/O 회로 중 어느 하나 로서 기능하게 되어 있다. 예컨대, I/O 회로(4101)를 입력 I/O 회로로서, I/O 회로(410Q)를 출력 I/O 회로로서 설정한 경우, 입출력 패드(4001)를 거쳐서 입력된 신호는, 소정의 제 1 선택 신호에 의해, I/O 회로(4101)의 선택기 회로에 의해서, 선택기 라인(430) 중 어느 하나(제 1 선택기 라인)에 출력된다. 그 때, 입력된 고내압계 또는 저내압계의 신호는, 저내압계의 전압 레벨로 변환된다.
I/O 회로(410Q)에서는, 소정의 제 2 선택 신호에 의해, 선택기 회로에 의해서 제 1 선택기 라인과, 입출력 패드(410Q)가 전기적으로 접속된다. 그 때, 제 1 선택기 라인을 경유한 신호는, 고내압계 또는 저내압계의 전압 레벨로 변환된다.
이렇게 하여, 임의의 입력 단자로부터의 신호를, 소정의 전압으로 레벨 변환하여, 임의의 출력 단자로부터 출력시킬 수 있게 된다.
도 11에, 상술한 I/O 회로(410j)의 레이아웃 이미지를 모식적으로 나타낸다.
I/O 회로(410j)(1≤j≤Q)는, 입출력 패드(400j)와 전기적으로 접속되는 LV(Low Voltage)-LV 버퍼 회로(412j), LV-HV(High Voltage) 버퍼 회로(418j), 선택기 회로(424j), 게이트 어레이(Gate Array: 이하, G/A) 회로(426j)를 포함한다.
LV-LV 버퍼 회로(412j)는, LV-LV 출력 버퍼 회로(414j), LV-LV 입력 버퍼 회로(416j)를 포함한다.
LV-LV 출력 버퍼 회로(제 1 출력 버퍼 회로)(414j)는, 저내압(LV)계의 신호의 전압을, LV 계의 전원 전압 레벨에 접속된 버퍼 회로로 버퍼링하고, 입출력 패드(400j)에 출력하는 회로이다.
LV-LV 입력 버퍼 회로(제 1 입력 버퍼 회로)(416j)는, 입출력 패드(400j)를 거쳐서 입력된 LV 계의 신호의 전압을, LV 계의 전원 전압 레벨에 접속된 버퍼 회로로 버퍼링하여, 선택기 회로(424j)에 출력하는 회로이다.
LV-HV 버퍼 회로(418j)는, LV-HV 출력 버퍼 회로(420j), HV-LV 입력 버퍼 회로(422j)를 포함한다.
LV-HV 출력 버퍼 회로(제 2 출력 버퍼 회로)(420j)는, LV 계의 신호의 전압을, HV 계의 신호의 전압으로 변환하여, 입출력 패드(400j)에 출력하는 회로이다.
HV-LV 입력 버퍼 회로(제 2 입력 버퍼 회로)(422j)는, 입출력 패드(400j)를 거쳐서 입력된 HV 계의 신호의 전압을, LV 계의 전원 전압 레벨에 접속된 버퍼 회로로 버퍼링하여, 선택기 회로(424j)에 출력하는 회로이다.
선택기 회로(424j)는, LV-LV 출력 버퍼 회로(414j), LV-LV 입력 버퍼 회로(416j), LV-HV 출력 버퍼 회로(420j), HV-LV 입력 버퍼 회로(422j) 중 어느 하나를, 선택기 라인(430) 중 어느 하나에 접속하기 위한 회로이다.
G/A 회로(426j)는, LV-LV 출력 버퍼 회로(414j), LV-LV 입력 버퍼 회로(416j), LV-HV 출력 버퍼 회로(420j), HV-LV 입력 버퍼 회로(422j) 중 어느 하나를 배타적으로 동작 제어하기 위한 제어 신호와, 선택기 회로(424j)의 선택 신호를 생성하는 논리 회로이다.
이러한 I/O 회로(410j)는, G/A 회로(426j)에 의해서, LV-LV 출력 버퍼 회로(414j), LV-LV 입력 버퍼 회로(416j), LV-HV 출력 버퍼 회로(420j), HV-LV 입력 버퍼 회로(422j) 중 어느 하나만이 배타적으로 제어되게 되어 있다. 즉, 선택되지 않은 입력 버퍼 회로 및 출력 버퍼 회로는, 적어도 그 출력이 하이 임피던스 상태가 되도록 제어된다. 선택된 입력 버퍼 회로 또는 출력 버퍼 회로는, G/A 회로(426j)에 의해서 선택된 선택기 라인 중 하나와 전기적으로 선택된다. 이 선택된 선택기 라인은, 다른 I/O 회로를 거쳐서, 입출력 패드에 전기적으로 접속되게 되어 있다.
이렇게 함으로써, I/O 회로와 입출력 패드를 임의로 선택하여, 선택기 라인을 거쳐, 이들 선택한 I/O 회로를 전기적으로 접속함으로써, 임의의 단자 사이에서 LV 계 또는 HV 계의 신호의 전압을 변환하여 출력시킬 수 있다.
또, 도 11에 나타난 바와 같이, A-A 라인, B-B 라인, C-C 라인 중 어느 하나에 따라, 예컨대 Al이 증착된 입출력 패드(400j)를 절단하여, 서로 전기적으로 분리 한 패드를 형성함으로써, I/O 회로(410j) 내에서 LV 계 및 HV 계의 신호 인터페이스 기능을 갖게 하도록 하더라도 좋다.
도 12에, I/O 회로(410j)의 회로 구성의 일례의 개요를 나타낸다.
입출력 패드(400j)는, LV-LV 출력 버퍼 회로(414j)의 출력 단자, LV-LV 입력 버퍼 회로(416j)의 입력 단자, LV-HV 출력 버퍼 회로(420j)의 출력 단자, HV-LV 입력 버퍼 회로(422j)의 입력 단자와 전기적으로 접속되어 있다.
LV-LV 출력 버퍼 회로(414j)의 입력 단자, LV-LV 입력 버퍼 회로(416j)의 출력 단자, LV-HV 출력 버퍼 회로(420j)의 입력 단자, HV-LV 입력 버퍼 회로(422j)의 출력 단자는, 스위치 회로 SWA의 한쪽 단부로서의 노드 ND(제 1 노드)와 전기적으로 접속되어 있다.
스위치 회로 SWA의 다른쪽 단부는, 선택기 스위치 SW1 내지 SW16을 포함하는 선택기 회로(424j)를 거쳐서, 선택기 라인 SL1 내지 SL16과 접속되어 있다.
각 버퍼 회로를 배타적으로 제어하는 제어 신호 SB1 내지 SB4와, 스위치 회로 SWA의 온·오프 제어를 하는 스위치 제어 신호 SA와, 선택기 스위치 SW1 내지 SW16을 택일적으로 선택하기 위한 선택 신호 SEL1 내지 SEL16은, 제어 회로(440j)에 의해서 생성된다. 이 제어 회로(440j)는, 도 7에 나타난 바와 같이 G/A에 의해 구성된다. 제어 회로(440j)는, 도시하지 않는 호스트에 의한 설정 내용에 따라서, 제 어 신호 SB1 내지 SB4, 선택 신호 SEL1 내지 SEL16을 생성하게 되어 있다.
스위치 회로 SWA는, 각 버퍼 회로와, 선택기 스위치 SW1 내지 SW16을 전기적으로 절단하는 것에 의해, LV-LV 입력 버퍼 회로(416j), HV-LV 입력 버퍼 회로(422j)의 출력 부하를 경감시킨다. 이 때문에, LV-LV 입력 버퍼 회로(416j), HV-LV 입력 버퍼 회로(422j)의 소형화를 도모할 수 있다.
또, 본 실시형태에서는, LV-LV 출력 버퍼 회로(414j), LV-LV 입력 버퍼 회로(416j), LV-HV 출력 버퍼 회로(420j), HV-LV 입력 버퍼 회로(422j)는, 제어 신호 SB1 내지 SB4와 같이 제어 회로(440j)에서 공급되는 반전 제어 신호 INV1 내지 INV4에 의해, 입력된 신호의 논리 레벨을 반전(위상을 반전)하여, 출력할 수 있게 되어 있다. 또, 여기서는 각 버퍼 회로에 위상 반전 회로를 마련하도록 하고 있지만, 이것에 한정되는 것이 아니다.
이하에서는, 각 버퍼 회로의 구체적인 구성예에 대하여 설명한다.
여기서는, LV 계의 전원 전압을 VCC, HV 계의 전원 전압을 VDD, 접지 레벨을 VSS로 한다. 또한, 예컨대 제어 신호 CONT의 반전 신호를 XCONT와 나타내고 있다.
도 13에, LV-LV 출력 버퍼 회로(414j)의 회로 구성의 일례를 나타낸다.
LV-LV 출력 버퍼 회로(414j)는, 인버터 회로(500j, 504j), EXOR 회로(502 j), 레벨 시프터(Level Shifter: 이하, LS)(506j), 트랜스퍼 회로(508j)를 포함한다.
LS(506j) 및 트랜스퍼 회로(508j)는, HV 계의 트랜지스터에 의해 구성된다. 인버터 회로(500j, 504j), EXOR 회로(502j)는, LV 계의 트랜지스터에 의해 구성된다. HV 계의 트랜지스터는, 예컨대 LV 계의 트랜지스터의 산화막 두께를 보다 두텁게 형성하여, 고내압성을 향상시키고 있다. 그 때문에, HV 계의 트랜지스터의 디자인 룰은, LV 계의 트랜지스터의 디자인 룰 보다 완화시킬 수 없고, 회로 면적이 커져 버린다.
LS(506j)는, 제어 신호 SB1과 그 반전 신호 XSB1의 전위차를 HV 계의 전압으로 변환하여, 트랜스퍼 회로(508j)의 온 또는 오프의 제어를 한다.
입력 노드 ND는, 인버터 회로(500j)의 입력 노드에 접속된다.
인버터 회로(500j)의 입력 노드 및 출력 노드는, EXOR 회로(502j)에 접속된다. EXOR 회로(502j)는, 반전 제어 신호 INV1과, 입력 노드 ND의 논리 레벨의 배타적 논리합을 연산하여, 그 결과가 인버터 회로(504j)의 입력 노드에 공급된다.
인버터 회로(504j)의 출력 노드는, 트랜스퍼 회로(508j)를 거쳐서, 입출력 패드(400j)에 접속된다.
이와 같이 LV-LV 출력 버퍼 회로(414j)는, 입력 노드 ND의 논리 레벨을, 반전 제어 신호 INV1에 의해 논리 레벨의 반전을 임의로 실행하도록 하고 있다. 또한, 그 출력 노드를, HV 계의 트랜스퍼 회로(508j)를 거쳐서, 입출력 패드(400j)에 접속하도록 하고 있다. 이것에 의해, 입출력 패드(400j)에, 잘못하여 HV 계의 전압이 공급되어, LV 계의 트랜지스터를 파괴하는 일 없이 신뢰성을 유지할 수 있다. 또한, 반전 제어 신호 INV1에 의해 논리 레벨의 반전을 임의로 실행할 수 있기 때문에, 외부의 인터페이스 사양의 변경에 따른 설계 변경을 회피하고, 개발 기간의 단축을 도모하는 것도 가능해진다.
도 14에, LV-LV 입력 버퍼 회로(416j)의 회로 구성의 일례를 나타낸다.
LV-LV 입력 버퍼 회로(416j)는, LS(520j), 트랜스퍼 회로(522j), 인버터 회로(524j), EXOR 회로(526j)를 포함한다.
LS(520j) 및 트랜스퍼 회로(522j)는, HV 계의 트랜지스터에 의해 구성된다. 인버터 회로(524j), EXOR 회로(526j)는, LV 계의 트랜지스터에 의해 구성된다.
LS(520j)는, 제어 신호 SB2와 그 반전 신호 XSB2의 전위차를 HV 계의 전압으로 변환하여, 트랜스퍼 회로(522j)의 온 또는 오프의 제어를 한다.
이러한 트랜스퍼 회로(522j)를 거쳐서, 입출력 패드(400j)는, LV 계의 트랜지스터에 의해 구성된 인버터 회로(524j)에 접속된다.
또, 인버터 회로(524j)의 입력 노드와, 접지 레벨 VSS 사이에 n 형 트랜지스터(528j)가 접속되어 있다. n 형 트랜지스터(528j)의 게이트 전극에는, 제어 신호 SB2의 반전 신호 XSB2가 공급되어 있다. 따라서, 반전 신호 XSB2가「H」인 때에, LV-LV 입력 버퍼 회로(416j)는 비선택 상태이기 때문에, n 형 트랜지스터(528j)를 거쳐서 인버터 회로(524j)의 입력 노드의 전압을 접지 레벨 VSS에 고정할 수 있고, 비선택 상태에 있어서의 인버터 회로(524j)의 관통 전류를 삭감한다.
인버터 회로(524j)의 입력 노드 및 출력 노드는, EXOR 회로(526j)에 접속된다. EXOR 회로(526j)는, 반전 제어 신호 INV2와, 인버터 회로(524j)의 입력 노드의 논리 레벨과의 배타적 논리합을 연산하여, 그 결과가 노드 ND의 논리 레벨이 된다.
EXOR 회로(526j)는, p 형 트랜지스터(530j)를 거쳐서 LV 계의 전원 전압 VCC와, n 형 트랜지스터(532j)를 거쳐서 접지 레벨 VSS에 접속된다.
p 형 트랜지스터(530j)의 게이트 전극에는, 반전 신호 XSB2가 공급되고, n 형 트랜지스터(532j)의 게이트 전극에는, 제어 신호 SB2가 공급된다.
따라서, LV-LV 입력 버퍼 회로(416j)가 선택 상태인 때에, 노드 ND는 상술한 배타적 논리합의 연산 결과가 출력되고, 비선택 상태인 때에 노드 ND는 하이 임피던스 상태가 된다.
이와 같이 LV-LV 입력 버퍼 회로(416j)는, 입출력 패드(400j)에서의 신호를 HV 계의 트랜스퍼 회로(522j)에서 받아, EXOR 회로(526j)에서 논리 레벨의 반전을 임의로 실행하도록 하였다. 이것에 의해, 입출력 패드(400j)에, 잘못하여 HV 계의 전압이 공급되더라도 신뢰성을 손상하는 일이 없이, LV 계의 전압을 노드 ND에 공급할 수 있다. 또한, 반전 제어 신호 INV2에 의해 논리 레벨의 반전을 임의로 실행할 수 있기 때문에, 외부의 인터페이스 사양의 변경에 따른 설계 변경을 회피하고, 개발 기간의 단축을 도모하는 것도 가능해진다.
도 15에, LV-HV 출력 버퍼 회로(420j)의 회로 구성의 일례를 나타낸다.
LV-HV 출력 버퍼 회로(420j)는, 인버터 회로(540j, 544j), EXOR 회로(542 j)를 포함한다. 또한, LV-HV 출력 버퍼 회로(420j)는, NAND 회로(546j), 인버터 회로(548j, 552j), LS(550j)를 포함한다. 또한, LV-HV 출력 버퍼 회로(420 j)는, NOR 회로(554j), 인버터 회로(556j, 560j), LS(558j)를 포함한다.
이 LV-HV 출력 버퍼 회로(420j)는, 입출력 패드(400j)에의 출력을 하이 임피던스 제어하기 위해서, HV 계의 전원 전압 VDD와 접지 레벨 VSS 사이에, 서로간의 드레인 단자가 접속된 p 형 트랜지스터(562j)와 n 형 트랜지스터(564j)가 접속되어 있다.
인버터 회로(540j, 544j, 548j, 556j), EXOR 회로(542j ), NOR 회로(546j), NAND 회로(554j)는, LV 계의 트랜지스터에 의해 구성된다. LS(550j, 558j), 인버터 회로(552j, 560j), p 형 트랜지스터(562j), n 형 트랜지스터(564j )는, HV 계의 트랜 지스터에 의해 구성된다.
입력 노드 ND는, 인버터 회로(540j)의 입력 노드에 접속된다.
인버터 회로(540j)의 입력 노드 및 출력 노드는, EXOR 회로(542j)에 접속된다. EXOR 회로(542j)는, 반전 제어 신호 INV3과, 입력 노드 ND의 논리 레벨의 배타적 논리합을 연산하여, 그 결과가 인버터 회로(544j)의 입력 노드에 공급된다.
인버터 회로(544j)의 출력 노드는, NOR 회로(546j) 및 NAND 회로(554j)에 접속된다.
NOR 회로(546j)는, 제어 신호 SB3의 논리 레벨과, 인버터 회로(544j)의 출력 노드의 논리 레벨과의 반전 논리합(NOR)을 연산하여, 그 결과를 인버터 회로(548j)의 입력 노드에 공급한다.
NAND 회로(554j)는, 제어 신호 SB3의 논리 레벨과, 인버터 회로(544j)의 출력 노드의 논리 레벨과의 반전 논리곱(NAND)을 연산하여, 그 결과를 인버터 회로(556j)의 입력 노드에 공급한다.
LS(550j)는, 인버터 회로(548j)의 입력 노드 및 출력 노드의 전위차를 HV 계의 전압으로 변환하여, HV 계의 트랜지스터에 의해 구성된 인버터 회로(552j)의 입력 노드에 공급한다. 인버터 회로(552j)의 출력 노드는, p 형 트랜지스터(562j)의 게이트 전극에 접속된다.
LS(558j)는, 인버터 회로(556j)의 입력 노드 및 출력 노드의 전위차를 HV 계의 전압으로 변환하여, HV 계의 트랜지스터에 의해 구성된 인버터 회로(560j)의 입력 노드에 공급한다. 인버터 회로(560j)의 출력 노드는, n 형 트랜지스터(564j)의 게이트 전극에 접속된다.
이와 같이 LV-HV 출력 버퍼 회로(420j)는, 입력 노드 ND의 논리 레벨을, 반전 제어 신호 INV3에 의해 논리 레벨의 반전을 임의로 실행하도록 하고 있다. 또한, 그 출력 노드와 제어 신호 SB3으로부터 생성한 게이트 제어 신호를, LS(550j, 558j)에 의해 HV 계의 전압으로 변환하여, p 형 트랜지스터(562j) 및 n 형 트랜지스터(564j)를 제어하도록 하고 있다.
이것에 의해, 반전 제어 신호 INV3에 의해 논리 레벨의 반전을 임의로 실행할 수 있기 때문에, 외부의 인터페이스 사양의 변경에 따른 설계 변경을 회피하고, 개발 기간의 단축을 도모하는 것도 가능해진다. 또한, LV 계의 전압을 HV 계의 전압으로 레벨 변환함과 동시에, 그 출력을 하이 임피던스 제어할 수 있는 출력 버퍼 회로를 제공한다.
도 16에, HV-LV 입력 버퍼 회로(422j)의 회로 구성의 일례를 나타낸다.
HV-LV 입력 버퍼 회로(422j)는, 인버터 회로(570j), EXOR 회로(572j)를 포함 한다.
인버터 회로(570j)는, HV 계의 트랜지스터에 의해 구성되어, 전원 전압 레벨로서, LV 계의 전원 전압 VCC가 공급된다.
입출력 패드(400j)는, 인버터 회로(570j)의 입력 노드에 접속된다.
이것에 의해, 입출력 패드(400j)에 LV 계의 신호의 전압이 공급되었을 때에, 인버터 회로(570j)는, 이 신호를 검출하여, 출력 노드에 반전 신호를 생성한다.
인버터 회로(570j)의 입력 노드 및 출력 노드는, EXOR 회로(572j)에 접속된다. EXOR 회로(572j)는, 반전 제어 신호 INV4와, 입출력 패드(400j)의 논리 레벨과의 배타적 논리합을 연산하여, 그 결과가 노드 ND의 논리 레벨이 된다.
EXOR 회로(572j)는, p 형 트랜지스터(574j)를 거쳐서 LV 계의 전원 전압 VCC와, n 형 트랜지스터(576j)를 거쳐서 접지 레벨 VSS에 접속된다.
p 형 트랜지스터(574j)의 게이트 전극에는, 반전 신호 XSB4가 공급되고, n 형 트랜지스터(576j)의 게이트 전극에는, 제어 신호 SB4가 공급된다.
따라서, HV-LV 입력 버퍼 회로(422j)가 선택 상태인 때에, 노드 ND는 상술한 배타적 논리합의 연산 결과가 출력되고, 비선택 상태의 때에 노드 ND는 하이 임피던스 상태가 된다.
이와 같이 HV-LV 입력 버퍼 회로(422j)는, 입출력 패드(400j)에서의 신호를, LV 계의 전원 전압 VCC가 접속된 HV 계의 인버터 회로(570j)에서 받아, EXOR 회로(526j)에서 논리 레벨의 반전을 임의로 실행하도록 하고 있다. 이것에 의해, 입출력 패드(400j)에, 잘못하여 HV 계의 전압이 공급되더라도 신뢰성을 손상하는 일이 없이, LV 계의 전압을 노드 ND에 공급할 수 있다.
또한, 반전 제어 신호 INV2에 의해 논리 레벨의 반전을 임의로 실행할 수 있기 때문에, 외부의 인터페이스 사양의 변경에 따른 설계 변경을 회피하고 개발 기간의 단축을 도모하는 것도 가능해진다.
상술한 바와 같이 각종 버퍼 회로를 배타적으로 제어하는 제어 회로(440j)는, 제어 신호 SB1 내지 SB4, 선택 신호 SEL1 내지 SEL16, 스위치 제어 신호 SA를 생성한다.
도 17에, 제어 회로(440j)의 회로 구성의 일례를 나타낸다.
제어 회로(440j)는, 예컨대 LCD 콘트롤러(60)에 의해, 소정의 커맨드 레지스터를 설정하는 것에 의해, 상술한 제어 신호 SB1 내지 SB4, 선택 신호 SEL1 내지 SEL16, 스위치 제어 신호 SA를 생성한다.
예컨대, LCD 콘트롤러(60)에 의해서 소정의 커맨드 레지스터에의 액세스가 있었을 때에 생성되는 어드레스 디코드 펄스와, 클럭 신호 CK에 동기하여, 데이터 버스 D7 내지 D0을 1 비트씩 플립플롭에 유지한다.
각 플립플롭은, 예컨대 초기 상태 설정용의 초기 데이터 S7 내지 S0에 대응하는 비트 데이터 또는 반전 리세트 신호 XRES에 의해 세트, 리세트가 행하여진다. 이 경우, 초기 데이터 S7 내지 S0을 Al으로 전환하여, 전원 전압 또는 접지 레벨에 고정시킴으로써 일괄적으로 초기 상태의 설정을 할 수 있다.
이와 같이 각 플립플롭에 유지된 데이터는, 디코더 회로에 의해서 제어 신호 SB1 내지 SB4 등이 디코드 출력된다. 이러한 제어 회로(440j)에 의해, 선택기 회로(424j)에서, 선택기 라인(430) 중 임의의 선택기 라인을 하나 선택할 수 있고, 4개의 버퍼 회로를 배타적으로 동작 제어할 수 있다.
또, 스위치 제어 신호 SA에 의해, 적절히 버퍼 회로와 선택기 라인을 전기적으로 절단함으로써, 출력 부하의 저감을 도모할 수 있게 된다.
또한, 반전 제어 신호 INV1 내지 INV4에 관해서도, 마찬가지로 생성할 수 있다.
5. 본 실시형태에 있어서의 신호 드라이버가 적용된 액정 장치
도 18에, 본 실시형태에 있어서의 신호 드라이버가 적용된 액정 장치(10)의 구성의 개요를 나타낸다.
단, 도 4와 동일 부분에는 동일 부호를 부여하여, 적절히 설명을 생략한다.
LCD 콘트롤러(60)는, 신호 드라이버(30)에 대하여, 클럭 신호 CPH, 수평 동기 신호로서의 래치 펄스 LP, 커맨드를 지정하기 위한 커맨드 신호 CMD, 신호의 반 전 신호 INV, 화상 데이터나 커맨드 데이터가 전송되는 데이터 D0 내지 D17, 극성 반전 구동 타이밍으로서의 극성 반전 신호 POL, 출력 인에이블 신호 OE, 인에이블 입출력 신호 EIO, 반전 리세트 신호 XRESH를 공급하고, 신호 구동 제어를 한다.
또한, LCD 콘트롤러(60)는, 주사 드라이버(50)에 대하여, 클럭 신호 CPV, 수직 동기 신호로서의 스타트 신호 STV, 반전 출력 인에이블 신호 XOEV, 전주사라인의 출력을 제어하는 출력 제어 신호 XOHV, 반전 리세트 신호 XRESV를 공급하고, 주사 구동 제어를 할 수 있게 되어 있다. 본 실시형태에서는, 이들 LCD 콘트롤러(60)로부터 주사 드라이버(50)에 대하여 공급되어야 할 제어 신호를, 상술했던 것 같은 I/O 회로를 갖는 신호 드라이버(30)로 중계하여, 레벨 변환한 뒤에, 주사 드라이버(50)에 대하여 공급하게 되어 있다.
또한, LCD 콘트롤러(60)는, 전원 회로(80)에 대하여, 스탠바이 제어 신호 XSTBY, 승압 모드의 설정 신호 PMDE, 1차 및 2차 승압계 클럭 PCK1, PCK2, 대향 전극 전압의 극성 반전 신호 VCOM을 공급하고, 전원 제어를 할 수 있게 되어 있다. 본 실시형태에서는, 이들 LCD 콘트롤러(60)로부터 전원 회로(80)에 대하여 공급되어야 할 제어 신호를, 상술한 바와 같은 I/O 회로를 갖는 신호 드라이버(30)로 중계하여, 레벨 변환한 뒤에, 전원 회로(80)에 대하여 공급하게 되어 있다.
이렇게 하여, 보다 복잡한 회로 구성을 갖는 LCD 콘트롤러(60)에 있어서, HV 계의 인터페이스 회로를 마련할 필요가 없어져, 중내압 프로세스로 제조되는 신호 드라이버(30)로 레벨 변환을 하여 중계시키도록 하였다. 따라서, LCD 콘트롤러(60)는, 범용성이 높고, 미세화 프로세스에 의한 칩 사이즈의 축소화에 의 해, 대폭적인 저비용화를 도모할 수 있게 된다.
도 19(a),(b)에, 상술한 액정 장치(10)를 표시 구동하는 신호 드라이버(30) 등의 배치의 일례를 나타낸다.
도 19(a)에 도시하는 바와 같이 신호 드라이버(30)의 LCD 패널(20)의 신호 라인 구동측에 대향하는 변(전기 광학 장치 측의 제 1 변에 대향하는 제 2 변)에 그 양 이웃에 전원 회로 제어용의 입력 신호군이 입력되는 입력 단자군, 주사 드라이버 제어용의 입력 신호군이 입력되는 입력 단자군을 설정한다. 또한, 그 양 단 측에, 전원 회로 제어용의 입력 단자군을 거쳐서 입력된 입력 신호군을 상술한 바와 같이 레벨 변환 등을 행한 출력 신호군이 출력되는 전원 회로용의 출력 단자군과, 주사 드라이버 제어용의 입력 단자군을 거쳐서 입력된 입력 신호군을 상술한 바와 같이 레벨 변환 등을 행한 출력 신호군이 출력되는 주사 드라이버용의 출력 단자군을 설정한다.
이 경우, 도 19(b)에 나타낸 바와 같이, 신호 드라이버(30)의 신호 라인 구동 측에 대향하는 변(전기 광학 장치 측의 제 1 변에 대향하는 제 2 변)측의 중심부에, LCD 콘트롤러(60)로부터 신호 드라이버 제어용, 전원 회로 제어용 및 주사 드라이버 제어용의 각 입력 신호군이 입력되고, 그 양단부에서 중계한 전원 회로용 및 주사 드라이버 제어용의 출력 신호군이 출력되기 때문에, 상기 제어 신호가 서로 교차하는 일이 없다.
도 20(a),(b)에, 상술한 액정 장치(10)를 표시 구동하는 신호 드라이버 등의 배치의 다른 예를 나타낸다.
도 20(a)에 도시하는 바와 같이 신호 드라이버(30)의 LCD 패널(20)의 신호 라인 구동측에 대향하는 변(전기 광학 장치 측의 제 1 변에 대향하는 제 2 변)에 I/O 회로 영역을 마련하여, 그 중심부에서 코너부의 방향에 순서대로, LCD 콘트롤러(60)로부터의 각종 입력 신호군이 입력되는 입력 단자군, 주사 드라이버 제어용의 출력 신호군이 출력되는 출력 단자군, 전원 회로 제어용의 출력 신호군이 출력되는 출력 단자군을 설정한다.
이 경우, 도 20(b)에 나타낸 바와 같이, 신호 드라이버(30)와 주사 드라이버(50) 사이에 전원 회로(80)를 배치시킬 수 있기 때문에, LCD 패널(20) 및 주사 드라이버(50)에 대하여 소정의 전원 전압을 공급하기 위한 전원선의 배선은, 다른 신호의 배선과 교차하는 일이 없이, 효율적으로 배선할 수 있다.
또한, 도 21에 도시하는 바와 같이 예컨대 A0 내지 A2와 같은 버스의 경우, 입력 신호군에 관해서는 방향 E에 따라, A0, A1, A2의 순서대로 입력 단자를 설정하고, 출력 신호군에 관해서는 방향 E에 따라, A2, A1, A0의 순서대로 출력 단자를 설정하는 것으로, 버스의 나열 방향을 유지한 상태로, 상술한 레벨 변환이나 위상 반전을 한 신호의 중계가 가능해진다.
이러한 신호 드라이버(30)는, 도 22에 도시하는 바와 같이 HV 계의 전원 전압 VDD를 공급하기 위한 전원 라인, LV 계의 전원 전압 VCC를 공급하기 위한 전원 라인, 접지 레벨 VSS를 공급하기 위한 전원 라인이 칩 주변부를 따라 주회하도록 배치된 경우, 이들 각 전원 라인의 하부에, 상술한 기능을 갖는 I/O 회로 영역(700)을 마련하는 것에 따라, 칩의 면적 확대를 회피하고, 저비용화에 효과적 으로 신호 드라이버를 제공할 수 있다.
6. 기타
본 실시형태에서는, TFT 액정을 이용한 LCD 패널을 제공하는 액정 장치를 예로 설명했지만, 이것에 한정되는 것이 아니다. 예컨대, 신호 라인 및 주사 라인에 의해 특정되는 화소에 대응하여 마련된 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 및 주사 드라이버에도 적용할 수 있다.
도 23에, 이러한 신호 드라이버 및 주사 드라이버에 의해 표시 제어되는 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 나타낸다.
유기 EL 패널은, 신호 라인 Sm과 주사라인 Gn의 교차점에, 구동 TFT(800nm)와, 스위치 TFT(810nm)와, 유지 캐패시터(820nm)와, 유기 LED(830nm)를 갖는다. 구동 TFT(800nm)는, p 형 트랜지스터에 의해 구성된다.
구동 TFT(800nm)는 유기 LED(830nm)와, 전원 라인에 직렬로 접속된다.
스위치 TFT(810nm)는, 구동 TFT(800nm)의 게이트 전극과, 신호 라인 Sm 사이에 삽입된다. 스위치 TFT(810nm)의 게이트 전극은, 주사 라인 Gm에 접속된다.
유지 캐패시터(820nm)는, 구동 TFT(800nm)의 게이트 전극과, 캐패시터 라인 사이에 삽입된다.
이러한 유기 EL 소자에 있어서, 주사 라인 Gn이 구동되어 스위치 TFT(810nm) 이 온이 되면, 신호 라인 Sm의 전압이 유지 캐패시터(820nm)에 기입됨과 동시에, 구동 TFT(800nm)의 게이트 전극에 인가된다. 구동 TFT(800nm)의 게이트 전압 Vgs는, 신호 라인 Sm의 전압에 의해서 결정되고, 구동 TFT(800nm)에 흐르는 전류가 정해진다. 구동 TFT(800nm)와 유기 LED(830nm)는 직렬 접속되어 있기 때문에, 구동 TFT(800nm)에 흐르는 전류가 그대로, 유기 LED(830nm)에 흐르는 전류가 된다.
따라서, 유지 캐패시터(820nm)에 의해 신호 라인 Sm의 전압에 따른 게이트 전압 Vgs를 유지함으로써, 예컨대 1 프레임 기간 동안에 있어서, 게이트 전압 Vgs에 대응한 전류를 유기 LED(830nm)에 흘림으로써 해당 프레임에 있어서 발광을 계속하는 화소를 실현할 수 있다.
도 24(a)에, 상술한 신호 드라이버 및 주사 드라이버에 의해 표시 제어되는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 나타낸다. 도 24(b)에, 이 화소 회로의 표시 제어 타이밍의 일례를 나타낸다.
이 경우도, 유기 EL 패널은, 구동 TFT(900nm)와, 스위치 TFT(910nm)와, 유지 캐패시터(920nm)와, 유기 LED(930nm)를 갖는다.
도 23에 나타낸 2 트랜지스터 방식의 화소 회로와 다른 점은, 정전압 대신에 스위치 소자로서의 p 형 TFT(940nm)를 거쳐 정전류원(950nm)으로부터 정전류 Idata를 화소에 공급하도록 한 점과, 전원 라인에 스위치 소자로서의 p 형 TFT(960nm)를 거 쳐서 유지 캐패시터(920nm) 및 구동 TFT(900nm)에 접속하도록 한 점이다.
이러한 유기 EL 소자에 있어서, 우선 게이트 전압 Vgp에 의해 p 형 TFT(960)를 오프로 하여 전원 라인을 차단하고, 게이트 전압 Vsel에 의해 p 형 TFT(940nm)과 스위치 TFT(910nm)를 온으로 하여, 정전류원(950nm)으로부터 정전류 Idata를 구동 TFT(900nm)에 흘린다.
구동 TFT(900nm)에 흐르는 전류가 안정하게될 동안에, 유지 캐패시터(920nm)에는 정전류 Idata에 따른 전압이 유지된다.
계속해서, 게이트 전압 Vsel에 의해 p 형 TFT(940nm)와 스위치 TFT(910nm)를 오프로 하고, 또한 게이트 전압 Vgp에 의해 p 형 TFT(960nm)를 온으로 하고, 전원 라인과 구동 TFT(900nm) 및 유기 LED(930nm)를 전기적으로 접속한다. 이 때, 유지 캐패시터(920nm)에 유지된 전압에 의해, 정전류 Idata와 거의 동등이거나, 또는 이것 보다 큰 전류가 유기 LED(930nm)에 공급된다.
이러한 유기 EL 소자로서는, 예컨대, 주사 라인을 게이트 전압 Vsel, 신호 라인을 데이터 라인으로서 구성할 수 있다.
유기 LED는, 투명 애노드(ITO)의 상부에 발광층을 마련하고, 또한 그 상부에 메탈 캐소드를 마련하도록 하더라도 좋고, 메탈 애노드의 상부에, 발광층, 광투과성 캐소드, 투명 밀봉(seal)을 마련하도록 하더라도 좋으며, 그 소자 구조에 한정 되는 것이 아니다.
이상 설명했던 것과 같은 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버를 상술한 바와 같이 구성함으로써, 유기 EL 패널을 표시 제어하는 표시 콘트롤러의 미세화를 도모할 수 있다.
또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 여러 가지의 변형 실시가 가능하다. 예컨대, 플라즈마 디스플레이 장치에도 적용 가능하다.
또한, 본 실시형태로서는, 라인 구동 회로로서 신호 드라이버를 예로서 설명했지만, 이것에 한정되는 것이 아니다.

Claims (14)

  1. 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치의 제 1 라인을 구동하는 라인 구동 회로에 있어서,
    전기 광학 장치를 표시 제어하는 표시 콘트롤러로부터, 제 2 라인을 구동하는 제 2 라인 구동 회로에 대하여 공급되어야 할 신호군이 저전압으로 입력되는 제 1 단자군과,
    상기 제 2 라인 구동 회로에 대하여, 상기 신호군을 고전압으로 출력하기 위한 제 2 단자군과,
    상기 제 1 단자군을 거쳐서 입력된 신호군을, 상기 제 2 단자군에 출력하는 회로를 포함하는 I/O 회로 영역
    을 포함하고,
    상기 I/O 회로 영역은, 상기 제 1 단자군에 저전압으로 입력되는 신호군을 상기 제 2 단자군에 출력하는 고전압의 신호군으로 레벨 변환하는 레벨 변환 회로를 더 포함하는
    것을 특징으로 하는 라인 구동 회로.
  2. 제 1 항에 있어서,
    상기 I/O 회로 영역은, 상기 제 2 단자군을, 소정의 복수의 단자군 중 어느 하나의 단자군으로 전환하기 위한 전환 회로를 포함하는 것을 특징으로 하는 라인 구동 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 I/O 회로 영역은, 전기 광학 장치 측의 제 1 변과 대향하는 제 2 변 측에 배치되어 있는 것을 특징으로 하는 라인 구동 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 단자군은, 적어도 상기 전기 광학 장치 측의 제 1 변과 대향하는 제 2 변의 중앙부에 배치되어 있는 것을 특징으로 하는 라인 구동 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 I/O 회로 영역은, 내부에 전원 전압을 공급하는 전원 배선 아래의 영역에 배치되어 있는 것을 특징으로 하는 라인 구동 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 I/O 회로 영역은, 단자마다 마련된 I/O 회로를 갖고,
    상기 I/O 회로는,
    복수의 선택기 라인과,
    소정의 제 1 선택 신호에 근거하여, 상기 제 1 단자군 중 어느 하나와 상기 복수의 선택기 라인 중 어느 하나의 제 1 선택기 라인을 접속하기 위한 제 1 선택기 회로와,
    소정의 제 2 선택 신호에 근거하여, 상기 제 2 단자군 중 어느 하나와 상기 제 1 선택기 라인을 접속하기 위한 제 2 선택기 회로
    를 포함하는 것을 특징으로 하는 라인 구동 회로.
  7. 제 6 항에 있어서,
    상기 제 1 선택기 라인의 전압을, 저내압계의 전압으로 변환하여 상기 출력 단자에 공급하는 제 1 출력 버퍼 회로와,
    상기 제 1 선택기 라인의 전압을, 고내압계의 전압으로 변환하여 상기 출력 단자에 공급하는 제 2 출력 버퍼 회로와,
    상기 입력 단자에 공급된 저내압계의 전압을, 저내압계의 전압대로 상기 제 1 선택기 라인에 공급하는 제 1 입력 버퍼 회로와,
    상기 입력 단자에 공급된 고내압계의 전압을, 저내압계의 전압으로 변환하여 상기 제 1 선택기 라인에 공급하는 제 2 입력 버퍼 회로
    를 포함하고,
    상기 제 1 및 제 2 출력 버퍼 회로와 상기 제 1 및 제 2 입력 버퍼 회로 중 어느 하나의 버퍼 회로를 동작 상태로 하고, 다른 버퍼 회로를 비동작 상태로 하는 배타적 동작 제어가 행하여지는 것을 특징으로 하는 라인 구동 회로.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 출력 버퍼 회로와 상기 제 1 및 제 2 입력 버퍼 회로 중 적어도 하나는, 소정의 반전 제어 신호에 근거하여 출력 신호 또는 입력 신호의 위상을 반전하는 위상 반전 회로를 포함하는 것을 특징으로 하는 라인 구동 회로.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 입력 버퍼 회로의 입력 단자와 상기 제 1 및 제 2 출력 버퍼 회로의 출력 단자가 공통 접속되는 제 1 노드와, 상기 제 1 선택기 라인 사이에 삽입된 스위칭 수단을 포함하는 것을 특징으로 하는 라인 구동 회로.
  10. 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치의 제 1 라인을 구동하는 라인 구동 회로에 있어서,
    전기 광학 장치를 표시 제어하는 표시 콘트롤러로부터, 제 2 라인을 구동하는 제 2 라인 구동 회로 및 전원 회로에 대하여 공급되어야 할 신호군이 저전압으로 입력되는 제 1 단자군과,
    상기 제 2 라인 구동 회로에 대하여, 상기 신호군을 고전압으로 출력하기 위한 제 2 단자군과,
    상기 제 1 단자군을 거쳐서 입력된 신호군을, 상기 제 2 단자군에 출력하는 회로를 포함하는 I/O 회로 영역과,
    상기 전원 회로에 대하여, 상기 신호군을 고전압으로 출력하기 위한 제 3 단자군
    을 포함하고,
    상기 I/O 회로 영역은, 상기 제 1 단자군으로 입력되는 저전압의 신호군을 상기 제 2 단자군 또는 제 3 단자군으로 출력하기 위한 고전압의 신호군으로 레벨 변환하는 레벨 변환 회로를 더 포함하고,
    상기 제 2 단자군은, 상기 전기 광학 장치가 배치되는 측의 제 1 변에 대향하는 제 2 변의 중앙부에서 코너부를 따라, 상기 제 2, 제 3 단자군의 순서대로 배치되어 있는 것을 특징으로 하는 라인 구동 회로.
  11. 제 10 항에 있어서,
    상기 I/O 회로 영역은, 상기 제 2 또는 제 3 단자군을, 소정의 복수의 단자군 중 어느 하나의 단자군으로 전환하기 위한 전환 회로를 포함하는 것을 특징으로 하는 라인 구동 회로.
  12. 제 1 항 또는 제 10 항에 있어서,
    상기 제 1 라인은, 화상 데이터에 근거하는 전압이 공급되는 신호 라인인 것 을 특징으로 하는 라인 구동 회로.
  13. 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소와,
    청구항 12에 기재된 라인 구동 회로와,
    상기 제 2 라인을 구동하는 제 2 라인 구동 회로
    를 포함하는 것을 특징으로 하는 전기 광학 장치.
  14. 서로 교차하는 복수의 제 1 라인 및 복수의 제 2 라인에 의해 특정되는 화소를 갖는 전기 광학 장치와,
    청구항 12에 기재된 라인 구동 회로와,
    상기 제 2 라인을 구동하는 제 2 라인 구동 회로
    를 포함하는 것을 특징으로 하는 표시 장치.
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