JP3562706B2 - 集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はアクティブマトリックス型の液晶表示装置の駆動装置として用いられる集積回路装置に関する。
【0002】
【従来の技術】
アクティブマトリックス型の液晶表示装置の液晶表示モジュールは、図15に示すように液晶パネル100と液晶パネル100の外周に配置した駆動装置200とを具備している。液晶パネル100は、液晶を介して互いに対向配置した2枚のガラス基板で構成され、リア側の基板にはTFT(薄膜トランジスタ)と画素電極が、フロント側の基板にはコモン電極とカラーフィルタが形成されている。リア側の基板にはTFTと画素電極がマトリックス状に形成され、これらのTFTと画素電極を水平方向に延在し、垂直方向に並設されるゲート線と、垂直方向に延在し、水平方向に並設されるデータ線が接続している。駆動装置200は、ゲート線に接続される垂直ドライバ210と、データ線に接続される水平ドライバ220とで構成されている。垂直ドライバ210からあるゲート線に走査信号が供給されることにより、このゲート線に接続されているTFTがオンし、水平ドライバ220からデータ線に供給された表示データ信号がこのオンしたTFTを介して画素電極に供給され、この画素電極とコモン電極で液晶に電界が加わり、光学的変化を起こして表示を行う。
【0003】
各ドライバ210,220のモジュールへの実装は、例えばXGA(1024×768画素)表示の場合、
▲1▼水平ドライバ220は、データ線はR(赤)、G(緑)、B(青)用が必要なため、1024×3=3072本のデータ線を駆動する必要があり、例えば、384本分の駆動能力を有する水平ドライバ220を液晶パネル100の上側外周に8個をカスケード接続で片側配置される。
▲2▼垂直ドライバ210は、768本のゲート線を駆動する必要があり、例えば192本分の駆動能力を有する垂直ドライバ210を液晶パネル100の左側外周に4個をカスケード接続で片側配置される。
また、ドライバ210,220は長尺矩形の半導体チップからなる集積回路装置で構成され、この集積回路装置のモジュールへの実装は、TCP(テープキャリアパッケージ)に各集積回路装置を搭載して、液晶パネル100の対応する辺に半導体チップの長辺側で平行配置される。
【0004】
本出願の発明は上記ドライバ210,220のうち水平ドライバ220についてのものであり、以下、水平ドライバ220の概略構成について、ドット反転駆動方式の液晶表示装置に対応するものとして、図16を参照して説明する。水平ドライバ220は、表示データとしてR、G、B各色6ビット表示データを供給することにより64階調の負極性および正極性階調電圧を負極性および正極性駆動電圧としてデータ線に奇数線と偶数線とで極性が相異なるようにして1水平期間毎に交互に出力するもので、主回路としてシフトレジスタ221、データレジスタ222、ラッチ223、レベルシフタ224、D/Aコンバータ225およびボルテージフォロア出力回路226を有している。シフトレジスタ221は、例えば、64ビット双方向性でシフト方向切換え入力により右シフト・スタートパルス入出力または左シフト・スタートパルス入出力が選択され、クロック入力のエッジでスタートパルスのHレベルを読込み、データ取込み用の制御信号を順次生成し、データレジスタ222に出力する。データレジスタ222はシフトレジスタ221の各段からの制御信号に基づき6段毎に順次6ビット表示データを読み込み、ラッチ223はデータレジスタ222に読み込まれた表示データをラッチ入力のエッジで、レベルシフタ224を介してD/Aコンバータ225に1水平期間毎に一括出力する。D/Aコンバータ225は各出力に対応する表示データに基づきγ補正電源入力により内部の階調電圧発生回路で生成された64階調の負極性および正極性階調電圧のうち1つづつを内部のROMデコーダで選択してボルテージフォロア出力回路226を介して各データ線に負極性および正極性駆動電圧として奇数線と偶数線とで極性が相異なるようにして1水平期間毎に交互に出力する。
【0005】
次に、水平ドライバ220としてTCPに搭載される従来の集積回路装置をデータ線384本分の駆動能力を有するものとして図9を参照して説明する。
図において、301は長尺矩形の半導体チップで、半導体チップ301には、上記で説明した水平ドライバ220の回路が内部回路302として配置されるが、本願発明の特徴回路の従来例であるD/Aコンバータ304と、このD/Aコンバータ304のチップ長尺方向中央に配置され、後述のROMデコーダとでD/Aコンバータ304を構成する階調電圧発生回路305とのみを図示している。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線384本分に対応した出力用パッドが内部回路302と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路302と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。
【0006】
次に、内部回路302に含まれるD/Aコンバータ304について説明する。D/Aコンバータ304は図10に示すように、N=6ビットの表示データに対応した(2のN乗)=64階調の正極性および負極性階調電圧を供給する階調電圧発生回路305と、この階調電圧発生回路305のチップ長尺方向両側(図面で左右)それぞれに各96段をチップ長尺方向に1段づつ交互に配置したNROMデコーダ316NおよびPROMデコーダ316Pとで構成されている。
【0007】
階調電圧発生回路305は図11に示すように、γ補正電源電圧V0〜V9(V0>…>V4>V5>…>V9)の高電圧V0〜V4(V1〜V3は図示せず)を供給することにより正極性の64階調電圧VP1〜VP64が生成される第1ラダー抵抗306Pと、低電圧V5〜V9(V6〜V8は図示せず)を供給することにより負極性の64階調電圧VN1〜VN64が生成される第2ラダー抵抗306Nとを含んでいる。第1ラダー抵抗306Pおよび第2ラダー抵抗306Nはそれぞれポリシリコンからなる分割抵抗RP1〜RP63、RN1〜RN63がチップ短尺方向に直列接続され、チップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ分割抵抗RP1とRN1、RP2とRN2、…、RP63とPN63との順でそれぞれチップ長尺方向に並列配置され、両端を含む接続点から64階調電圧VP1〜VP64、VN1〜VN64が出力される。階調電圧発生回路305の両側それぞれにNROMデコーダ316NおよびPROMデコーダ316Pを配置しているため、階調電圧発生回路305は両側に正極性および負極性階調電圧を供給できるようにしている。第1ラダー抵抗306Pの両端のうち分割抵抗RP1側端にγ補正電源電圧V0、分割抵抗RP63側端にγ補正電源電圧V4が供給されるとともに、第2ラダー抵抗306Nの両端のうち分割抵抗RN63側端にγ補正電源電圧V5、分割抵抗RN1側端にγ補正電源電圧V9が供給されると、両端を含む接続点から64階調電圧VP1〜VP64、VN1〜VN64がVN1とVP1、VN2とVP2、…、VN64とVP64をそれぞれ1組として階調電圧の出力配置を互いに同一方向にして両側に出力される。尚、図示しないが、第1ラダー抵抗406Pの分割抵抗RP8とRP9、RP32とRP33、RP56とRP57との接続点にγ補正電源電圧V1、V2、V3が、第2ラダー抵抗406Nの分割抵抗RN57とRN56、RN33とRN32、RN9とRN8との接続点にγ補正電源電圧V6、V7、V8がそれぞれ供給される。
【0008】
次に、D/Aコンバータ304に含まれるPROMデコーダ316PおよびNROMデコーダ316Nの回路構成について説明する。PROMデコーダ316Pは図13に示すように、Pチャネルエンハンスメント形トランジスタ1PとPチャネルデプレッション形トランジスタ2P(常時オン状態)とを所定位置で64行と12列にマトリックス配置している。各行はトランジスタ1Pとトランジスタ2P(常時オン状態)とがトランジスタ1Pのドレイン及びトランジスタ2Pのソース又はトランジスタ1Pのソース及びトランジスタ2Pのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路3Pを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列4Paと、他方のゲートが列毎に共通接続されたゲート列4Pbとでゲート列対4Pを構成している。各トランジスタ直列回路3Pの一端側である第1列目のトランジスタ1P又は2Pのソースには図示しない階調電圧発生回路から64階調の正極性階調電圧VP1〜VP64がそれぞれ供給される。各ゲート列対4Pには前段回路から液晶表示パネルのデータ線に対応する6ビットの表示データDP1,DP2,…,DP6がゲート列4Paに正相DP1,DP2,…,DP6で供給され、ゲート列4Pbに逆相DP1バー,DP2バー,…,DP6バーで供給される。各トランジスタ直列回路3Pの他端側である第12列目のトランジスタ1P又は2Pのドレインは共通接続され、後段回路に正極性階調電圧VP1〜VP64のうち表示データに対応する1つの階調電圧が出力される。
【0009】
NROMデコーダ316Nは図14に示すように、Nチャネルエンハンスメント形トランジスタ1NとNチャネルデプレッション形トランジスタ2N(常時オン状態)とを所定位置で64行と12列にマトリックス配置している。各行はトランジスタ1Nとトランジスタ2N(常時オン状態)とがトランジスタ1Nのドレイン及びトランジスタ2Nのソース又はトランジスタ1Nのソース及びトランジスタ2Nのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路3Nを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列4Naと、他方のゲートが列毎に共通接続されたゲート列4Nbとでゲート列対4Nを構成している。各トランジスタ直列回路3Nの一端側である第1列目のトランジスタ1N又は2Nのドレインには図示しない階調電圧発生回路から64階調の負極性階調電圧VN1〜VN64がそれぞれ供給される。各ゲート列対4Nには前段回路から液晶表示パネルのデータ線に対応する6ビットの表示データDN1,DN2,…,DN6がゲート列4Naに正相DN1,DN2,…,DN6で供給され、ゲート列4Nbに逆相DN1バー,DN2バー,…,DN6バーで供給される。各トランジスタ直列回路3Nの他端側である第12列目のトランジスタ1N又は2Nのソースは共通接続され、後段回路に負極性階調電圧VN1〜VN64のうち表示データに対応する1つの階調電圧が出力される。
【0010】
以上の構成のPROMデコーダ316PおよびNROMデコーダ316Nの動作を説明する。各トランジスタ直列回路3P,3Nの一端側である第1列目のトランジスタ1P,1N又は2P,2Nのソース,ドレインに64階調の階調電圧VP1〜VP64,VN1〜VN64が与えられる。この状態で各ゲート列対4P,4Nに"H(ハイレベル)"又は"L"の所定のデータ信号DP1,DP2,…,DP6,DN1,DN2,…,DN6がゲート列4Pa,4Naに正相DP1,DP2,…,DP6,DN1,DN2,…,DN6で供給され、ゲート列4Pb,4Nbに逆相DP1バー,DP2バー,…,DP6バー,DN1バー,DN2バー,…,DN6バーでそれぞれ供給されると各トランジスタ直列回路3P,3Nの内選択された1つのトランジスタ直列回路3P,3Nのトランジスタ1P,1Nがすべてオン状態(トランジスタ2P,2Nは常時オン状態)となり、そのトランジスタ直列回路3P,3Nに与えられている階調電圧が取り出される。
【0011】
上記回路構成のPROMデコーダ316PとNROMデコーダ316Nの半導体チップ301上でのパターン配置は、図12に示すように3段のPROMデコーダ316Pと3段のNROMデコーダ316Nが半導体チップ301の長尺方向に1段づつ交互に配置されている。各PROMデコーダ316PはP型半導体基板11に配列されたNウェル12内に、64行12列のマトリックス配置されたトランジスタ1P,2PのソースおよびドレインとなるP型拡散層13Pと、6対のゲート列対4Pとなるゲート配線14Pとを含んで構成されている。各第1列目のトランジスタ1P又は2PのソースとなるP型拡散層13Pは行毎に金属配線15Pにより電気的に共通接続(●印で図示する)され階調電圧発生回路から各正極性階調電圧VP1〜VP64がそれぞれ供給されるようになっている。各第12列目のトランジスタ1P又は2PのドレインとなるP型拡散層13Pは列毎に金属配線16Pにより電気的に共通接続(■印で図示する)され後段回路に正極性階調電圧VP1〜VP64のうち表示データに対応する1つの階調電圧が出力されるようになっている。各NROMデコーダ316NはNウェル12にチップ長尺方向に隣接してP型半導体基板11内に、64行12列のマトリックス配置されたトランジスタ1N,2NのソースおよびドレインとなるN型拡散層13Nと、6対のゲート列対4Nとなるゲート配線14Nとを含んで構成されている。各第1列目のトランジスタ1N又は2NのドレインとなるN型拡散層13Nは行毎に金属配線15Nにより電気的に共通接続(●印で図示する)され階調電圧発生回路から各負極性階調電圧VN1〜VN64がそれぞれ供給されるようになっている。各第12列目のトランジスタ1N又は2NのソースとなるN型拡散層13Nは列毎に金属配線16Nにより電気的に共通接続(■印で図示する)され後段回路に負極性階調電圧VN1〜VN64のうち表示データに対応する1つの階調電圧が出力されるようになっている。金属配線15Pと金属配線15Nを交互に配置するようにP型拡散層13PとN型拡散層13Nはチップ短尺方向に互いに半ピッチずらして配置している。
【0012】
【発明が解決しようとする課題】
ところで、上述の階調電圧発生回路305に含まれる第1ラダー抵抗306Pおよび第2ラダー抵抗306Nは製造工程においてウェーハをポリシリコン膜で被覆し、このポリシリコン膜をパターニングして形成しており、製造工程上のばらつきから、ウェーハ内でのポリシリコン膜の層抵抗値は例えば、図17に示すようにばらついており、特にウェーハ周辺では層抵抗値の勾配が大きくなる傾向があり、その勾配の大きい個所から製造されたチップの場合、分割抵抗の分割比は設計された値からずれ、正常な階調電圧を発生させることができないという問題がある。図18を参照して説明する。以下の説明を簡明にするために、分割抵抗RP1〜RP63、RN1〜RN63は同一抵抗値で設計され、γ補正電源からの電圧は第1ラダー抵抗306Pの両端にV0、V4および第2ラダー抵抗306Nの両端にV5、V9が供給されているのみと仮定する。設計値による階調電圧を実線で示す。液晶の反転駆動は正極性階調電圧と負極性階調電圧を交互に供給して行われ、例えば第32階調を表示する場合、正極性階調電圧VP32と負極性階調電圧VN32とで反転駆動させることになり、この電圧差はVP32−VN32となる。これに対して分割抵抗RP1〜RP63、RN1〜RN63の抵抗値がRP1、RN1からRP63、RN63のほうにいくに従い大きくなる勾配を有していると、このときの階調電圧は点線で示すようになり、第1階調および第64階調を除いて、正極性階調電圧と負極性階調電圧の電圧差は設計値より大きくなる。逆に分割抵抗RP1〜RP63、RN1〜RN63の抵抗値がRP1、RN1からRP63、RN63のほうにいくに従い小さくなる勾配を有していると、第1階調および第64階調を除いて、正極性階調電圧と負極性階調電圧の電圧差は設計値より小さくなる。このように正極性階調電圧と負極性階調電圧の電圧差が設計値より大きくなり、または、小さくなると液晶表示ムラが発生するという問題がある。この問題は階調電圧発生回路に電圧V0〜V9の全てを供給する場合は、あまり大きくないが、供給電圧を例えば、上述のようにV0、V4、V5、V9と減らすと大きくなる。
本発明は上記問題点に鑑みてなされたものであり、階調電圧発生回路に含まれるラダー抵抗に製造工程上のばらつきがあっても、正極性階調電圧と負極性階調電圧の電圧差を設計値に略同等とする集積回路装置を提供することである。
【0013】
【課題を解決するための手段】
(1)本発明の集積回路装置は、半導体チップ上に並列配置した階調数分の一極性階調電圧を生成するポリシリコンの第1ラダー抵抗と階調数分の他極性階調電圧を生成するポリシリコンの第2ラダー抵抗とからなる階調電圧発生回路を有する集積回路装置において、前記第1ラダー抵抗と第2ラダー抵抗とで階調電圧出力の高階調から低階調への配置順番を互いに逆方向にしたことを特徴とする。
本手段によれば、第1ラダー抵抗と第2ラダー抵抗の半導体チップ上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第1ラダー抵抗および第2ラダー抵抗を形成するためのポリシリコン膜のウェーハ内での層抵抗値がばらついていても、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなる。
(2)本発明の集積回路装置は上記(1)項において、前記半導体チップがS(偶数)個の出力を有する内部回路を備え、この内部回路が前記階調電圧発生回路と、この階調電圧発生回路から前記一極性階調電圧を供給しこのうち選択された一つの一極性階調電圧を出力する一導電型ROMデコーダおよび前記他極性階調電圧を供給しこのうち選択された一つの他極性階調電圧を出力する他導電型ROMデコーダとを有したことを特徴とする。
(3)本発明の集積回路装置は上記(2)項において、前記一導電型ROMデコーダおよび他導電型ROMデコーダが前記階調電圧発生回路の両側にそれぞれ配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ROMデコーダおよび他導電型ROMデコーダに出力されることを特徴とする。
(4)本発明の集積回路装置は上記(2)項において、前記一導電型ROMデコーダが前記階調電圧発生回路の両側の一方側に配置され、他導電型ROMデコーダが前記階調電圧発生回路の両側の他方側に配置されたことを特徴とする。
(5)本発明の集積回路装置は上記(2)項において、前記一導電型ROMデコーダおよび他導電型ROMデコーダが各S/2段からなり、前記一つの一極性階調電圧と他極性階調電圧とを前記各内部回路出力から奇数番目出力と偶数番目出力とで極性が相異なるようにして1水平期間毎に交互に出力することを特徴とする。
(6)本発明の集積回路装置は上記(5)項において、前記半導体チップが長尺矩形で、前記内部回路がL(偶数)個の出力を有する回路ブロックを半導体チップの長尺方向に(M=S/L)段配置し、前記各回路ブロックにおいて、前記一導電型ROMデコーダが(L/2)段をチップ長尺方向に隣接して一まとめに配置されると共に、前記他導電型ROMデコーダが(L/2)段をチップ長尺方向に隣接して一まとめして前記一導電型ROMデコーダにチップ長尺方向に隣接配置されたことを特徴とする。
(7)本発明の集積回路装置は上記(6)項において、前記回路ブロックが前記階調電圧発生回路の両側にそれぞれ(M/2)段配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ROMデコーダおよび他導電型ROMデコーダに出力されることを特徴とする。
(8)本発明の集積回路装置は上記(6)項において、前記階調電圧発生回路が前記回路ブロック内の前記一導電型ROMデコーダと他導電型ROMデコーダ間に配置されたことを特徴とする。
【0014】
【発明の実施の形態】
以下に、本発明の第1実施例の水平ドライバ用の集積回路装置を例えば、データ線S本として384本分の駆動能力を有するものとして図1乃至図4を参照して説明する。
図1において、401は長尺矩形の半導体チップで、半導体チップ401には、長辺に沿う中央部に図16で説明した水平ドライバと概略構成が同様の回路が内部回路402として配置されているが、本願発明の特徴回路であるD/Aコンバータ404とこのD/Aコンバータ404のチップ長尺方向中央に配置され、後述のROMデコーダとでD/Aコンバータ404を構成する階調電圧発生回路405とのみを図示している。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線384本分に対応した出力用パッドが内部回路402と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路402と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路402内はレイアウト的に例えば、L個=6個の出力を有する回路ブロック403をM=S/L=64段、チップ長尺方向に隣接配置し、全体でS=384個の出力となるように構成している。回路ブロック403は奇数段目の回路ブロック403aと偶数段目の回路ブロック403bとで回路配置が一部異なっている。階調電圧発生回路405は、第32段目の回路ブロック403と第33段目の回路ブロック403間に配置されている。
【0015】
階調電圧発生回路405は図2に示すように、γ補正電源電圧V0〜V9(V0>…>V4>V5>…>V9)の高電圧V0〜V4(V1〜V3は図示せず)を供給することにより正極性の64階調電圧VP1〜VP64が生成される第1ラダー抵抗406Pと、低電圧V5〜V9(V6〜V8は図示せず)を供給することにより負極性の64階調電圧VN1〜VN64が生成される第2ラダー抵抗406Nとを含んでいる。第1ラダー抵抗406Pおよび第2ラダー抵抗406Nはそれぞれポリシリコンからなる分割抵抗RP1〜RP63、RN1〜RN63が互いに分割抵抗配置順番を逆方向でチップ短尺方向に直列接続され、チップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ分割抵抗RP63とRN1、RP62とRN2、…、RP1とPN63との順でそれぞれチップ長尺方向に並列配置されている。第1ラダー抵抗406Pの両端のうち分割抵抗RP1側端にγ補正電源電圧V0、分割抵抗RP63側端にγ補正電源電圧V4が供給されるとともに、第2ラダー抵抗406Nの両端のうち分割抵抗RN63側端にγ補正電源電圧V5、分割抵抗RN1側端にγ補正電源電圧V9が供給されると、両端を含む接続点から64階調電圧VP1〜VP64、VN1〜VN64がVN1とVP64、VN2とVP63、…、VN64とVP1をそれぞれ1組として階調電圧の出力配置を互いに逆方向にして両側に出力される。尚、図示しないが、第1ラダー抵抗406Pの分割抵抗RP8とRP9、RP32とRP33、RP56とRP57との接続点にγ補正電源電圧V1、V2、V3が、第2ラダー抵抗406Nの分割抵抗RN57とRN56、RN33とRN32、RN9とRN8との接続点にγ補正電源電圧V6、V7、V8がそれぞれ必要に応じて供給される。
【0016】
次に、回路ブロック403a,403bについて図3を参照して説明する。尚、外部からの電源入力や信号入力の図示を省略する。回路ブロック403a,403bは、1段が6出力に対応する1段のシフトレジスタ411と、6段のデータレジスタ412と、2入力2出力の3段の第1切り替えスイッチ413と、6段のラッチ414と、6段のレベルシフタ415と、3段をチップ長尺方向に隣接して一まとめにした一導電型ROMデコーダであるPROMデコーダ416Pと、3段をチップ長尺方向に隣接して一まとめにし、チップ401の長尺方向にPROMデコーダ416Pに隣接配置した他導電型ROMデコーダであるNROMデコーダ416Nと、2入力2出力の3段の第2切り替えスイッチ417と、6段のボルテージフォロア出力回路418とをボルテージフォロア出力回路418を半導体チップ401の液晶パネル側の長辺側にして順次、段配置して構成している。そして、シフトレジスタ411とデータレジスタ412間を配線421と、データレジスタ412と第1切り替えスイッチ413間を配線422と、第1切り替えスイッチ413とラッチ414間を配線423と、ラッチ414とレベルシフタ415間を配線424と、レベルシフタ415とPROMデコーダ416P,416N間を配線425と、PROMデコーダ416P,416Nと第2切り替えスイッチ417間を配線426と、第2切り替えスイッチ417とボルテージフォロア出力回路418間を配線427とで接続している。シフトレジスタ411はクロック入力のエッジでスタートパルスのHレベルを読込むことによりデータ取込み用の制御信号を生成する。データレジスタ412はシフトレジスタ411からの制御信号により、例えばNビットとして6ビットの表示データを取り込む。第1切り替えスイッチ413はデータレジスタ412の奇数段であるi段目(i=1,3,5)と偶数段である(i+1)段目に取込まれた表示データを交互に出力する。ラッチ414は第1切り替えスイッチ413からの表示データをラッチ入力のエッジで一括出力する。レベルシフタ415はラッチ414からの表示データの電圧レベルを次段回路を駆動できるレベルに変換する。PROMデコーダ416Pは(2のN乗)階調である64階調の一極性である正の階調電圧が供給されレベルシフタ415からの表示データに基づき各段からその階調電圧のうち1つづつを出力する。NROMデコーダ416Nは64階調の他極性である負の階調電圧が供給されレベルシフタ415からの表示データに基づき各段からその階調電圧のうち1つづつを出力する。第2切り替えスイッチ417はPROMデコーダ416P,416Nからの正および負の階調電圧を交互に一出力側と他出力側に出力する。ボルテージフォロア出力回路418は第2切り替えスイッチ417の一出力側と他出力側からの階調電圧を奇数段と偶数段にそれぞれ出力する。
【0017】
回路ブロック403aのPROMデコーダ416PとNROMデコーダ416Nが例えば、図3に示すように配置されているとすると回路ブロック403bのPROMデコーダ416PとNROMデコーダ416Nはこれとは逆配置され、隣接する回路ブロック403aと回路ブロック403bとでPROMデコーダ416PとNROMデコーダ416Nとがミラー配置となるようにしている。ここで、PROMデコーダ416PおよびNROMデコーダ416Nの各段は、例えば、図13および図14と同一の回路構成を用いることができるが、階調電圧発生回路405からの正極性と負極性の階調電圧の階調順番を互いに逆方向配置(図面の上下方向で)にしているため、後述するように半導体チップ401上でのパターン配置を、PROMデコーダ416PとNROMデコーダ416Nとで階調順番を互いに逆方向にして行なっている。
【0018】
配線421はシフトレジスタ411とデータレジスタ412の第1段目から第6段目間を接続している。配線422はデータレジスタ412の第i(i=1,3,5)段目と第1切り替えスイッチ413の(i+1)/2段目の2入力の一入力側間、データレジスタ412の第(i+1)段目と第1切り替えスイッチ413の(i+1)/2段目の2入力の他入力側間をそれぞれ6本で接続している。配線423は第1切り替えスイッチ413の1段目の2出力の一出力側とラッチ414の第1段目間、第1切り替えスイッチ413の2段目の2出力の一出力側とラッチ414の第3段目間、第1切り替えスイッチ413の3段目の2出力の一出力側とラッチ414の第2段目間、第1切り替えスイッチ413の1段目の2出力の他出力側とラッチ414の第5段目間、第1切り替えスイッチ413の2段目の2出力の他出力側とラッチ414の第4段目間、および第1切り替えスイッチ413の3段目の2出力の他出力側とラッチ414の第6段目間をそれぞれ6本で接続している。配線424はラッチ414の第j(j=1,2,…、6)段目とレベルシフタ415の第j段目間をそれぞれ6本で接続している。配線425は回路ブロック403aの場合、図のとおり、レベルシフタ415の第k(k=1,2,3)段目とNROMデコーダ416Nの第k段目間およびレベルシフタ415の第(k+3)段目とPROMデコーダ416Pの第k段目間をそれぞれ12本で接続し、回路ブロック403bの場合、図とは異なり、レベルシフタ415の第k(k=1,2,3)段目とPROMデコーダ416Pの第k段目間およびレベルシフタ415の第(k+3)段目とNROMデコーダ416Nの第k段目間をそれぞれ12本で接続している。配線426は回路ブロック403aの場合、図のとおり、NROMデコーダ416Nの第1段目と第2切り替えスイッチ417の第1段目の2入力の一入力側間、NROMデコーダ416Nの第2段目と第2切り替えスイッチ417の第3段目の2入力の一入力側間、NROMデコーダ416Nの第3段目と第2切り替えスイッチ417の第2段目の2入力の一入力側間、PROMデコーダ416Pの第1段目と第2切り替えスイッチ417の第2段目の2入力の他入力側間、PROMデコーダ416Pの第2段目と第2切り替えスイッチ417の第1段目の2入力の他入力側間、およびPROMデコーダ416Pの第3段目と第2切り替えスイッチ417の第3段目の2入力の他入力側間をそれぞれ1本で接続し、回路ブロック403bの場合、図とは異なり、PROMデコーダ416Pの第1段目と第2切り替えスイッチ417の第1段目の2入力の一入力側間、PROMデコーダ416Pの第2段目と第2切り替えスイッチ417の第3段目の2入力の一入力側間、PROMデコーダ416Pの第3段目と第2切り替えスイッチ417の第2段目の2入力の一入力側間、NROMデコーダ416Nの第1段目と第2切り替えスイッチ417の第2段目の2入力の他入力側間、NROMデコーダ416Nの第2段目と第2切り替えスイッチ417の第1段目の2入力の他入力側間、およびNROMデコーダ416Nの第3段目と第2切り替えスイッチ417の第3段目の2入力の他入力側間をそれぞれ1本で接続している。配線427は第2切り替えスイッチ417の第(i+1)/2(i=1,3,5)段目の2出力の一出力とボルテージフォロア出力回路418の第i段目間、および第2切り替えスイッチ417の第(i+1)/2段目の2出力の他出力とボルテージフォロア出力回路418の第(i+1)段目間をそれぞれ1本で接続している。
【0019】
回路ブロック403a,403bの動作は、シフトレジスタ411において、シフト方向切換え入力により、例えば、右シフト・スタートパルス入出力が選択されると1水平期間毎にシフトレジスタ411にクロック入力のエッジでスタートパルスのHレベルが読込まれ次段の回路ブロック403b,403aの右シフト・スタートパルスとして出力されると共に、データ取込み用の制御信号がデータレジスタ回路412の第1段目から第6段目に出力される。データレジスタ412は1水平期間毎にシフトレジスタ411の制御信号により第1段目から第6段目の各段に6ビットの表示データを取込み、データレジスタ412の奇数段である第i(i=1,3,5)段目に取込まれた表示データは第1切り替えスイッチ413の第(i+1)/2段目の一入力側に出力されると共に、データレジスタ412の偶数段である第(i+1)段目に取込まれた表示データは第1切り替えスイッチ413の第(i+1)/2段目の他入力側に出力される。尚、回路ブロック403aで、例えば、奇数番目出力である出力Siに対応する表示データがデータレジスタ412の奇数段である第i段目から取込まれ、偶数番目出力である出力S(i+1)に対応する表示データがデータレジスタ412の偶数段である第(i+1)段目から取込まれるとすると、回路ブロック403bでは、奇数番目出力である出力Siに対応する表示データがデータレジスタ412の偶数段である第(i+1)段目から取込まれ、偶数番目出力である出力S(i+1)に対応する表示データがデータレジスタ412の奇数段である第i段目から取込まれる。第1切り替えスイッチ413は1水平期間毎に、第1段目の一入力側と他入力側とに供給された表示データが交互にラッチ414の第1段目と第5段目とに、第2段目の一入力側と他入力側とに供給された表示データが交互にラッチ414の第3段目と第4段目とに、および第3段目の一入力側と他入力側とに供給された表示データが交互にラッチ414の第2段目と第6段目とにそれぞれ出力される。ラッチ414は1水平期間毎に第k(k=1,2,3)段目および第(k+3)段目に供給された表示データがラッチ入力のエッジでレベルシフタ415を介してNROMデコーダ416NおよびPROMデコーダ416Pの第k段目に一括出力される。NROMデコーダ416Nは第k段目に供給された表示データに基づき64階調の負の階調電圧のうち1つづつが第2切り替えスイッチ47の第1段目、第3段目および第2段目の一入力側にそれぞれ出力されると共に、PROMデコーダ416Pは第k段目に供給された表示データに基づき64階調の正の階調電圧のうち1つづつが第2切り替えスイッチ417の第2段目、第1段目および第3段目の他入力側にそれぞれ出力される。第2切り替えスイッチ47は1水平期間毎に第(i+1)/2(i=1,3,5)段目の一入力側に供給された負極性階調電圧と他入力側に供給された正極性階調電圧をボルテージフォロア出力回路418の奇数段である第i段目と偶数段である第(i+1)段目に交互にそれぞれ出力する。ボルテージフォロア出力回路418は第1段目から第6段目の各段に供給された負極性階調電圧と正極性階調電圧を奇数段と偶数段とで極性が相異なるようにして1水平期間毎に交互に奇数データ線と偶数データ線とに出力する。
【0020】
次に、回路ブロック403a,403b内のPROMデコーダ416PとNROMデコーダ416Nの半導体チップ401上でのパターン配置は、回路ブロック403aのPROMデコーダ416PとNROMデコーダ416Nが例えば、図3に示すように配置されているとして、回路ブロック403aの場合を例として図4に示すと、3段を一まとめにしたPROMデコーダ416Pが3段を一まとめにしたNROMデコーダ416Nにチップ長尺方向(図面で右側)に隣接して配置されている。PROMデコーダ416PはP型半導体基板21に配置されたNウェル22内に、64行12列のマトリックス配置されたトランジスタ1P,2PのソースおよびドレインとなるP型拡散層23Pと、6対のゲート列対4Pとなるゲート配線24Pとを3段分含んで構成されている。各第1列目のトランジスタ1P又は2PのソースとなるP型拡散層23Pは行毎に金属配線25Pにより電気的に共通接続(●印で図示する)され階調電圧発生回路405よりチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ各正極性階調電圧VP1〜VP64がVP64からVP1の順の配置でそれぞれ供給されるようになっている。各第12列目のトランジスタ1P又は2PのドレインとなるP型拡散層23Pは列毎に金属配線26Pにより電気的に共通接続(■印で図示する)され後段回路に正極性階調電圧VP1〜VP64のうち表示データに対応する1つの階調電圧が出力されるようになっている。NROMデコーダ416NはNウェル22にチップ長尺方向(図面で左側)に隣接してP型半導体基板21内に、64行12列のマトリックス配置されたトランジスタ1N,2NのソースおよびドレインとなるN型拡散層23Nと、6対のゲート列対4Nとなるゲート配線24Nとを3段分含んで構成されている。各第1列目のトランジスタ1N又は2NのドレインとなるN型拡散層23Nは行毎に金属配線25Nにより電気的に共通接続(●印で図示する)され階調電圧発生回路405よりチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ各負極性階調電圧VN1〜VN64がVN1からVN64の順の配置でそれぞれ供給されるようになっている。各第12列目のトランジスタ1N又は2NのソースとなるN型拡散層23Nは列毎にポリシリコンおよび金属または金属からなる配線26Nにより電気的に共通接続(■印で図示する)され後段回路に負極性階調電圧VN1〜VN64のうち表示データに対応する1つの階調電圧が出力されるようになっている。P型拡散層23PとN型拡散層23Nはチップ短尺方向に互いに半ピッチずらして配置にしている。回路ブロック403bの場合は、図4とは逆に3段を一まとめにしたPROMデコーダ416Pが3段を一まとめにしたNROMデコーダ416Nにチップ長尺方向(図面で左側)に隣接して図4と同様の構成で配置されている。尚、隣接する回路ブロック403aと回路ブロック403bはPROMデコーダ416PとNROMデコーダ416Nとがミラー配置されているため両者間でPROMデコーダ416P同士の隣接配置とNROMデコーダ416N同士の隣接配置が交互に生じるが、このPROMデコーダ416P同士の隣接配置は回路ブロック403aのNウェル22と回路ブロック403bのNウェル22とを1つに一体化して行っている。また、上記実施例では、金属配線25P,25Nに電気的に接続する拡散層23P,23NをROMデコーダ416P,416N内の各段とも同一に配置しているが、ROMデコーダ416P,416N内の隣接する段をミラー配置して隣接する拡散層23P,23Nを1つの拡散層23P,23Nで共有してもよい。
【0021】
以上のように、階調電圧発生回路405内の第1ラダー抵抗406Pおよび第2ラダー抵抗406Nの半導体チップ401上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第1ラダー抵抗406Pおよび第2ラダー抵抗406Nを形成するためのポリシリコン膜のウェーハ内での層抵抗値が図17に示すようにばらついていても、図18に示すように、分割抵抗RP1〜RP63の抵抗値がRP1からRP63のほうにいくに従い小さくなる勾配を有することになり、このときの正極性階調電圧は破線で示すようになり、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示ムラを防止することができる。
【0022】
次に第2実施例の水平ドライバ用の集積回路装置を、第1実施例と同様にデータ線S=384本分の駆動能力を有するものとして図5乃至図8を参照して説明する。図5において、501は長尺矩形の半導体チップで、半導体チップ501には、長辺に沿う中央部に図16で説明した水平ドライバと概略構成が同様の回路が内部回路502として配置されている。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線384本分に対応した出力用パッドが内部回路502と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路502と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路502内はレイアウト的に例えば、L=96個の出力を有する回路ブロック503をM=S/L=4段でチップ長尺方向に隣接配置し、全体でS=384個の出力となるように構成している。図5では、内部回路502として、本願発明の特徴回路であるD/Aコンバータ504と、このD/Aコンバータ504内に配置され、かつ、各回路ブロック503内のチップ長尺方向中央に配置され、後述のROMデコーダとでD/Aコンバータ504を構成する階調電圧発生回路505とのみを図示している。
【0023】
回路ブロック503は、図3に示す第1実施例での回路ブロック403とは異なり、各回路ブロック503に階調電圧発生回路505を含むが、これを除いて、L=96個の出力に対応して、図3に示す第1実施例での回路ブロック403と同様にシフトレジスタ、データレジスタ、ラッチ、レベルシフタ、ROMデコーダ、ボルテージフォロア出力回路および切り替えスイッチ等で構成されるが、ここでは本発明の特徴であるD/Aコンバータ504について、1回路ブロック分を図6を参照して説明する。尚、正極性階調電圧と負極性階調電圧を交互に各データラインに出力するために1回路ブロックの出力数が増加するに従い回路ブロック内の配線のためのレイアウト面積も増加し、第1実施例では1回路ブロックの出力数がL=6個と少ないので問題ないが、本実施例では出力数がL=96個と多いのでレイアウト面積が問題となるが、本出願人は特願平−10−308800号でこの問題を解決している。
図6において、D/Aコンバータ504は、N=6ビットの表示データに対応した(2のN乗)=64階調の正極性および負極性階調電圧を供給する階調電圧発生回路505と、この階調電圧発生回路505のチップ長尺方向一方側(図面で右側)に隣接配置され正極性階調電圧が供給される48段をチップ長尺方向に隣接して一まとめにしたPROMデコーダ516Pと、階調電圧発生回路505のチップ長尺方向他方側(図面で左側)に隣接配置され負極性階調電圧が供給される48段をチップ長尺方向に隣接して一まとめにしたNROMデコーダ516Nとを含んでいる。
【0024】
階調電圧発生回路505は図7に示すように、γ補正電源電圧V0〜V9(V0>…>V4>V5>…>V9)の高電圧V0〜V4(V1〜V3は図示せず)を供給することにより正極性の64階調電圧VP1〜VP64が生成される第1ラダー抵抗506Pと、低電圧V5〜V9(V6〜V8は図示せず)を供給することにより負極性の64階調電圧VN1〜VN64が生成される第2ラダー抵抗506Nとを含んでいる。第1ラダー抵抗506Pおよび第2ラダー抵抗506Nはそれぞれポリシリコンからなる分割抵抗RP1〜RP63、RN1〜RN63が互いに分割抵抗順番を逆方向でチップ短尺方向に直列接続され、チップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ分割抵抗RP63とRN1、RP62とRN2、…、RP1とPN63とでそれぞれチップ長尺方向に並列配置されている。第1ラダー抵抗506Pの両端のうち分割抵抗RP1側端にγ補正電源電圧V0、分割抵抗RP63側端にγ補正電源電圧V4が供給されるとともに、第2ラダー抵抗506Nの両端のうち分割抵抗RN63側端にγ補正電源電圧V5、分割抵抗RN1側端にγ補正電源電圧V9が供給されると、第1ラダー抵抗506Pの両端を含む各接続点からの64階調電圧VP1〜VP64がチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へVP64〜VP1の出力配置でPROMデコーダ516Pに出力され、第2ラダー抵抗506Nの両端を含む接続点からの64階調電圧VN1〜VN64がチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へVN1〜VN64の出力配置でNPROMデコーダ516Nに出力される。尚、図示しないが、第1ラダー抵抗506Pの分割抵抗RP8とRP9、RP32とRP33、RP56とRP57との接続点にγ補正電源電圧V1、V2、V3が、第2ラダー抵抗506Nの分割抵抗RN57とRN56、RN33とRN32、RN9とRN8との接続点にγ補正電源電圧V6、V7、V8がそれぞれ必要に応じて供給される。
PROMデコーダ516PおよびNROMデコーダ516Nの各段は、例えば、図13および図14と同一の回路構成を用いることができるが、階調電圧発生回路505からの正極性と負極性の階調電圧の階調順番を互いに逆方向配置(図面で上下方向)にしているため、後述するようにPROMデコーダ516PおよびNROMデコーダ516Nの半導体チップ501上でのパターン配置を、PROMデコーダ516PとNROMデコーダ516Nとで階調順番を互いに逆方向にして行なっている。
【0025】
次に、PROMデコーダ516PとNROMデコーダ516Nの半導体チップ501上でのパターン配置を図8を参照して説明する。尚、PROMデコーダ516PとNROMデコーダ516N間に配置される階調電圧発生回路505はパターンで示さず、無符号の抵抗回路図で示している。PROMデコーダ516Pは階調電圧発生回路505にチップ長尺方向一方側(図面で右側)に隣接してP型半導体基板31に配置されたNウェル32内に、64行12列のマトリックス配置されたトランジスタ1P,2PのソースおよびドレインとなるP型拡散層33Pと、6対のゲート列対4Pとなるゲート配線34Pとを48段分含んで構成されている。各第1列目のトランジスタ1P又は2PのソースとなるP型拡散層33Pは行毎に金属配線35Pにより電気的に共通接続(●印で図示する)され階調電圧発生回路505より各正極性階調電圧VP1〜VP64がチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へVP64〜VP1の順の配置でそれぞれ供給されるようになっている。各第12列目のトランジスタ1P又は2PのドレインとなるP型拡散層33Pは列毎に金属配線36Pにより電気的に共通接続(■印で図示する)され後段回路に正極性階調電圧VP1〜VP64のうち表示データに対応する1つの階調電圧が出力されるようになっている。NROMデコーダ516Nは階調電圧発生回路505にチップ長尺方向他方側(図面で左側)に隣接してP型半導体基板31内に、64行12列のマトリックス配置されたトランジスタ1N,2NのソースおよびドレインとなるN型拡散層33Nと、6対のゲート列対4Nとなるゲート配線34Nとを48段分含んで構成されている。各第1列目のトランジスタ1N又は2NのドレインとなるN型拡散層33Nは行毎に金属配線35Nにより電気的に共通接続(●印で図示する)され階調電圧発生回路505よりチップ短尺方向一方側(図面で上側)から他方側(図面で下側)へ各負極性階調電圧VN1〜VN64がVN1〜VN64の順の配置でそれぞれ供給されるようになっている。各第12列目のトランジスタ1N又は2NのソースとなるN型拡散層33Nは列毎にポリシリコンおよび金属または金属からなる配線36Nにより電気的に共通接続(■印で図示する)され後段回路に負極性階調電圧VN1〜VN64のうち表示データに対応する1つの階調電圧が出力されるようになっている。上記実施例では、P型拡散層33PとN型拡散層33Nはチップ短尺方向に互いに行の並びを一致させて配置にしているが必要に応じてずらしてもよい。また、金属配線35P,35Nに電気的に接続する拡散層33P,33NをROMデコーダ516P,516N内の各段とも同一に配置しているが、ROMデコーダ516P,516N内の隣接する段をミラー配置して隣接する拡散層33P,33Nを1つの拡散層33P,33Nで共有してもよい。
【0026】
以上のように、階調電圧発生回路505内の第1ラダー抵抗506Pおよび第2ラダー抵抗506Nの半導体チップ501上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第1ラダー抵抗506Pおよび第2ラダー抵抗506Nを形成するためのポリシリコン膜のウェーハ内での層抵抗値が図17に示すようにばらついていても、図18に示すように、分割抵抗RP1〜RP63の抵抗値がRP1からRP63のほうにいくに従い小さくなる勾配を有することになり、このときの正極性階調電圧は破線で示すようになり、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示ムラを防止することができる。
【0027】
尚、上記第1および第2実施例では、一導電型としてP型、他導電型としてN型、一極性として正極性、および他極性として負極性で説明したが、一導電型としてN型、他導電型としてP型、一極性として負極性、および他極性として正極性であってもよい。
また、上記第1および第2実施例では、ドット反転駆動方式の液晶表示装置に対応するものとして説明したが、これに限定されることはなく、階調電圧発生回路の第1ラダー抵抗と第2ラダー抵抗を並列配置するものであればよい。
また、第1実施例に用いた図2に示す階調電圧発生回路405を図9に示す従来の集積回路装置において、図11に示す階調電圧発生回路305の替わりに用いることができる。
また、上記第1および第2実施例で、D/Aコンバータのチップ長尺方向の寸法を小さくすることができるが、その余裕のできたレイアウトに半導体チップの短尺方向のレイアウトの一部を配置することにより、半導体チップの短尺方向の寸法を縮小可能とする。例えば、図13および図14で示したROMデコーダの替わりに本出願人が特願平10−335615号で出願した集積回路装置に含まれるROMデコーダを使用すればよい。
また、上記第1実施例では、奇数段目の回路ブロックと偶数段目の回路ブロックとでPROMデコーダとNROMデコーダとの配置をミラー配置として説明したが、同一配置でもよい。但しこの場合、上記第1実施例のように回路ブロックの出力数が6個と少なく、回路ブロックが64段と多いと回路ブロック間のPROMデコーダとNROMデコーダとの隣接個所が増加する。
また、上記第2実施例では、奇数段目の回路ブロックと偶数段目の回路ブロックとでPROMデコーダとNROMデコーダとの配置を同一配置として説明したが、ミラー配置でもよい。但しこの場合、上記第2実施例のように回路ブロックの出力数が96個と多く、回路ブロックが4段と少ないと回路ブロック間のPROMデコーダとNROMデコーダとの隣接個所は元々3個所と少ないのでチップ長尺方向のレイアウト寸法をさらに縮小する効果は低い。
また、上記実施例1では、正極性階調電圧および負極性階調電圧を供給するために正極性階調電圧を供給する金属配線がNROMデコーダ上を介して、また負極性階調電圧を供給する金属配線がPROMデコーダ上を介して配置されているが、実施例2のように回路ブロック内のPROMデコーダとNROMデコーダ間、又は、回路ブロック間に階調電圧発生回路を配置して正極性階調電圧を供給する金属配線はNROMデコーダ上を介さずに、負極性階調電圧を供給する金属配線はPROMデコーダ上を介さずに配置することもできる。この場合、上記実施例1のように回路ブロックの出力数が6個と少なく、回路ブロックが64段と多いと階調電圧発生回路の個数が増加しそのためのレイアウト面積が必要である。
【0028】
【発明の効果】
本発明によれば、階調電圧発生回路内の一極性階調電圧を生成する第1ラダー抵抗および他極性階調電圧を生成する第2ラダー抵抗の半導体チップ上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第1ラダー抵抗および第2ラダー抵抗を形成するためのポリシリコン膜のウェーハ内での層抵抗値がばらついていても、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示装置の水平ドライバとして液晶表示ムラを防止した半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例である集積回路装置としての半導体チップの概略平面図。
【図2】図1の半導体チップに配置された階調電圧発生回路の配置図。
【図3】図1の半導体チップに配置された回路ブロックの概略構成図。
【図4】図2の回路ブロックに含まれるPROMデコーダとNROMデコーダの半導体チップ上での概略平面パターン図。
【図5】本発明の第2実施例である集積回路装置としての半導体チップの概略平面図。
【図6】図5の半導体チップに含まれるD/Aコンバータのうち1回路ブロック分の概略構成図。
【図7】図6のD/Aコンバータに含まれる階調電圧発生回路の配置図。
【図8】図6の回路ブロックに含まれるPROMデコーダとNROMデコーダの半導体チップ上での概略平面パターン図。
【図9】従来の集積回路装置としての半導体チップの概略平面図。
【図10】図9の半導体チップに含まれるD/Aコンバータの概略構成図。
【図11】図10のD/Aコンバータに含まれる階調電圧発生回路の配置図。
【図12】図10のD/Aコンバータに含まれるPROMデコーダとNROMデコーダの半導体チップ上での概略平面パターン図。
【図13】PROMデコーダの回路図。
【図14】NROMデコーダの回路図。
【図15】液晶表示モジュールの概略構造図。
【図16】図15の液晶表示モジュールの水平ドライバの概略構成を示すブロック図。
【図17】ポリシリコン膜の層抵抗のウェーハ内分布
【図18】正極性階調電圧と負極性階調電圧との電圧差を説明する図。
【符号の説明】
402、502 内部回路
403、503 回路ブロック
405、505 階調電圧発生回路
406P、506P 第1ラダー抵抗
406N、506N 第2ラダー抵抗
416P、516P PROMデコーダ
416N、516N NROMデコーダ
Claims (8)
- 半導体チップ上に並列配置した階調数分の一極性階調電圧を生成するポリシリコンの第1ラダー抵抗と階調数分の他極性階調電圧を生成するポリシリコンの第2ラダー抵抗とからなる階調電圧発生回路を有する集積回路装置において、前記第1ラダー抵抗と第2ラダー抵抗とで階調電圧出力の高階調から低階調への配置順番を互いに逆方向にしたことを特徴とする集積回路装置。
- 前記半導体チップがS(偶数)個の出力を有する内部回路を備え、この内部回路が前記階調電圧発生回路と、この階調電圧発生回路から前記一極性階調電圧を供給しこのうち選択された一つの一極性階調電圧を出力する一導電型ROMデコーダおよび前記他極性階調電圧を供給しこのうち選択された一つの他極性階調電圧を出力する他導電型ROMデコーダとを有したことを特徴とする請求項1記載の集積回路装置。
- 前記一導電型ROMデコーダおよび他導電型ROMデコーダが前記階調電圧発生回路の両側にそれぞれ配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ROMデコーダおよび他導電型ROMデコーダに出力されることを特徴とする請求項2記載の集積回路装置。
- 前記一導電型ROMデコーダが前記階調電圧発生回路の両側の一方側に配置され、他導電型ROMデコーダが前記階調電圧発生回路の両側の他方側に配置されたことを特徴とする請求項2記載の集積回路装置。
- 前記一導電型ROMデコーダおよび他導電型ROMデコーダが各S/2段からなり、前記一つの一極性階調電圧と他極性階調電圧とを前記各内部回路出力から奇数番目出力と偶数番目出力とで極性が相異なるようにして1水平期間毎に交互に出力することを特徴とする請求項2記載の集積回路装置。
- 前記半導体チップが長尺矩形で、前記内部回路がL(偶数)個の出力を有する回路ブロックを半導体チップの長尺方向に(M=S/L)段配置し、前記各回路ブロックにおいて、前記一導電型ROMデコーダが(L/2)段をチップ長尺方向に隣接して一まとめに配置されると共に、前記他導電型ROMデコーダが(L/2)段をチップ長尺方向に隣接して一まとめして前記一導電型ROMデコーダにチップ長尺方向に隣接配置されたことを特徴とする請求項5記載の集積回路装置。
- 前記回路ブロックが前記階調電圧発生回路の両側にそれぞれ(M/2)段配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ROMデコーダおよび他導電型ROMデコーダに出力されることを特徴とする請求項6記載の集積回路装置。
- 前記階調電圧発生回路が前記回路ブロック内の前記一導電型ROMデコーダと他導電型ROMデコーダ間に配置されたことを特徴とする請求項6記載の集積回路装置。
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