JP3562706B2 - 集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリックス型の液晶表示装置の駆動装置として用いられる集積回路装置に関する。
【０００２】
【従来の技術】
アクティブマトリックス型の液晶表示装置の液晶表示モジュールは、図１５に示すように液晶パネル１００と液晶パネル１００の外周に配置した駆動装置２００とを具備している。液晶パネル１００は、液晶を介して互いに対向配置した２枚のガラス基板で構成され、リア側の基板にはＴＦＴ（薄膜トランジスタ）と画素電極が、フロント側の基板にはコモン電極とカラーフィルタが形成されている。リア側の基板にはＴＦＴと画素電極がマトリックス状に形成され、これらのＴＦＴと画素電極を水平方向に延在し、垂直方向に並設されるゲート線と、垂直方向に延在し、水平方向に並設されるデータ線が接続している。駆動装置２００は、ゲート線に接続される垂直ドライバ２１０と、データ線に接続される水平ドライバ２２０とで構成されている。垂直ドライバ２１０からあるゲート線に走査信号が供給されることにより、このゲート線に接続されているＴＦＴがオンし、水平ドライバ２２０からデータ線に供給された表示データ信号がこのオンしたＴＦＴを介して画素電極に供給され、この画素電極とコモン電極で液晶に電界が加わり、光学的変化を起こして表示を行う。
【０００３】
各ドライバ２１０，２２０のモジュールへの実装は、例えばＸＧＡ（１０２４×７６８画素）表示の場合、
▲１▼水平ドライバ２２０は、データ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する水平ドライバ２２０を液晶パネル１００の上側外周に８個をカスケード接続で片側配置される。
▲２▼垂直ドライバ２１０は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する垂直ドライバ２１０を液晶パネル１００の左側外周に４個をカスケード接続で片側配置される。
また、ドライバ２１０，２２０は長尺矩形の半導体チップからなる集積回路装置で構成され、この集積回路装置のモジュールへの実装は、ＴＣＰ（テープキャリアパッケージ）に各集積回路装置を搭載して、液晶パネル１００の対応する辺に半導体チップの長辺側で平行配置される。
【０００４】
本出願の発明は上記ドライバ２１０，２２０のうち水平ドライバ２２０についてのものであり、以下、水平ドライバ２２０の概略構成について、ドット反転駆動方式の液晶表示装置に対応するものとして、図１６を参照して説明する。水平ドライバ２２０は、表示データとしてＲ、Ｇ、Ｂ各色６ビット表示データを供給することにより６４階調の負極性および正極性階調電圧を負極性および正極性駆動電圧としてデータ線に奇数線と偶数線とで極性が相異なるようにして１水平期間毎に交互に出力するもので、主回路としてシフトレジスタ２２１、データレジスタ２２２、ラッチ２２３、レベルシフタ２２４、Ｄ／Ａコンバータ２２５およびボルテージフォロア出力回路２２６を有している。シフトレジスタ２２１は、例えば、６４ビット双方向性でシフト方向切換え入力により右シフト・スタートパルス入出力または左シフト・スタートパルス入出力が選択され、クロック入力のエッジでスタートパルスのＨレベルを読込み、データ取込み用の制御信号を順次生成し、データレジスタ２２２に出力する。データレジスタ２２２はシフトレジスタ２２１の各段からの制御信号に基づき６段毎に順次６ビット表示データを読み込み、ラッチ２２３はデータレジスタ２２２に読み込まれた表示データをラッチ入力のエッジで、レベルシフタ２２４を介してＤ／Ａコンバータ２２５に１水平期間毎に一括出力する。Ｄ／Ａコンバータ２２５は各出力に対応する表示データに基づきγ補正電源入力により内部の階調電圧発生回路で生成された６４階調の負極性および正極性階調電圧のうち１つづつを内部のＲＯＭデコーダで選択してボルテージフォロア出力回路２２６を介して各データ線に負極性および正極性駆動電圧として奇数線と偶数線とで極性が相異なるようにして１水平期間毎に交互に出力する。
【０００５】
次に、水平ドライバ２２０としてＴＣＰに搭載される従来の集積回路装置をデータ線３８４本分の駆動能力を有するものとして図９を参照して説明する。
図において、３０１は長尺矩形の半導体チップで、半導体チップ３０１には、上記で説明した水平ドライバ２２０の回路が内部回路３０２として配置されるが、本願発明の特徴回路の従来例であるＤ／Ａコンバータ３０４と、このＤ／Ａコンバータ３０４のチップ長尺方向中央に配置され、後述のＲＯＭデコーダとでＤ／Ａコンバータ３０４を構成する階調電圧発生回路３０５とのみを図示している。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路３０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路３０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。
【０００６】
次に、内部回路３０２に含まれるＤ／Ａコンバータ３０４について説明する。Ｄ／Ａコンバータ３０４は図１０に示すように、Ｎ＝６ビットの表示データに対応した（２のＮ乗）＝６４階調の正極性および負極性階調電圧を供給する階調電圧発生回路３０５と、この階調電圧発生回路３０５のチップ長尺方向両側（図面で左右）それぞれに各９６段をチップ長尺方向に１段づつ交互に配置したＮＲＯＭデコーダ３１６ＮおよびＰＲＯＭデコーダ３１６Ｐとで構成されている。
【０００７】
階調電圧発生回路３０５は図１１に示すように、γ補正電源電圧Ｖ０〜Ｖ９（Ｖ０＞…＞Ｖ４＞Ｖ５＞…＞Ｖ９）の高電圧Ｖ０〜Ｖ４（Ｖ１〜Ｖ３は図示せず）を供給することにより正極性の６４階調電圧ＶＰ１〜ＶＰ６４が生成される第１ラダー抵抗３０６Ｐと、低電圧Ｖ５〜Ｖ９（Ｖ６〜Ｖ８は図示せず）を供給することにより負極性の６４階調電圧ＶＮ１〜ＶＮ６４が生成される第２ラダー抵抗３０６Ｎとを含んでいる。第１ラダー抵抗３０６Ｐおよび第２ラダー抵抗３０６Ｎはそれぞれポリシリコンからなる分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３がチップ短尺方向に直列接続され、チップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ分割抵抗ＲＰ１とＲＮ１、ＲＰ２とＲＮ２、…、ＲＰ６３とＰＮ６３との順でそれぞれチップ長尺方向に並列配置され、両端を含む接続点から６４階調電圧ＶＰ１〜ＶＰ６４、ＶＮ１〜ＶＮ６４が出力される。階調電圧発生回路３０５の両側それぞれにＮＲＯＭデコーダ３１６ＮおよびＰＲＯＭデコーダ３１６Ｐを配置しているため、階調電圧発生回路３０５は両側に正極性および負極性階調電圧を供給できるようにしている。第１ラダー抵抗３０６Ｐの両端のうち分割抵抗ＲＰ１側端にγ補正電源電圧Ｖ０、分割抵抗ＲＰ６３側端にγ補正電源電圧Ｖ４が供給されるとともに、第２ラダー抵抗３０６Ｎの両端のうち分割抵抗ＲＮ６３側端にγ補正電源電圧Ｖ５、分割抵抗ＲＮ１側端にγ補正電源電圧Ｖ９が供給されると、両端を含む接続点から６４階調電圧ＶＰ１〜ＶＰ６４、ＶＮ１〜ＶＮ６４がＶＮ１とＶＰ１、ＶＮ２とＶＰ２、…、ＶＮ６４とＶＰ６４をそれぞれ１組として階調電圧の出力配置を互いに同一方向にして両側に出力される。尚、図示しないが、第１ラダー抵抗４０６Ｐの分割抵抗ＲＰ８とＲＰ９、ＲＰ３２とＲＰ３３、ＲＰ５６とＲＰ５７との接続点にγ補正電源電圧Ｖ１、Ｖ２、Ｖ３が、第２ラダー抵抗４０６Ｎの分割抵抗ＲＮ５７とＲＮ５６、ＲＮ３３とＲＮ３２、ＲＮ９とＲＮ８との接続点にγ補正電源電圧Ｖ６、Ｖ７、Ｖ８がそれぞれ供給される。
【０００８】
次に、Ｄ／Ａコンバータ３０４に含まれるＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎの回路構成について説明する。ＰＲＯＭデコーダ３１６Ｐは図１３に示すように、Ｐチャネルエンハンスメント形トランジスタ１ＰとＰチャネルデプレッション形トランジスタ２Ｐ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｐとトランジスタ２Ｐ（常時オン状態）とがトランジスタ１Ｐのドレイン及びトランジスタ２Ｐのソース又はトランジスタ１Ｐのソース及びトランジスタ２Ｐのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｐを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｐａと、他方のゲートが列毎に共通接続されたゲート列４Ｐｂとでゲート列対４Ｐを構成している。各トランジスタ直列回路３Ｐの一端側である第１列目のトランジスタ１Ｐ又は２Ｐのソースには図示しない階調電圧発生回路から６４階調の正極性階調電圧ＶＰ１〜ＶＰ６４がそれぞれ供給される。各ゲート列対４Ｐには前段回路から液晶表示パネルのデータ線に対応する６ビットの表示データＤＰ１，ＤＰ２，…，ＤＰ６がゲート列４Ｐａに正相ＤＰ１，ＤＰ２，…，ＤＰ６で供給され、ゲート列４Ｐｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バーで供給される。各トランジスタ直列回路３Ｐの他端側である第１２列目のトランジスタ１Ｐ又は２Ｐのドレインは共通接続され、後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうち表示データに対応する１つの階調電圧が出力される。
【０００９】
ＮＲＯＭデコーダ３１６Ｎは図１４に示すように、Ｎチャネルエンハンスメント形トランジスタ１ＮとＮチャネルデプレッション形トランジスタ２Ｎ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｎとトランジスタ２Ｎ（常時オン状態）とがトランジスタ１Ｎのドレイン及びトランジスタ２Ｎのソース又はトランジスタ１Ｎのソース及びトランジスタ２Ｎのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｎを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｎａと、他方のゲートが列毎に共通接続されたゲート列４Ｎｂとでゲート列対４Ｎを構成している。各トランジスタ直列回路３Ｎの一端側である第１列目のトランジスタ１Ｎ又は２Ｎのドレインには図示しない階調電圧発生回路から６４階調の負極性階調電圧ＶＮ１〜ＶＮ６４がそれぞれ供給される。各ゲート列対４Ｎには前段回路から液晶表示パネルのデータ線に対応する６ビットの表示データＤＮ１，ＤＮ２，…，ＤＮ６がゲート列４Ｎａに正相ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲート列４Ｎｂに逆相ＤＮ１バー，ＤＮ２バー，…，ＤＮ６バーで供給される。各トランジスタ直列回路３Ｎの他端側である第１２列目のトランジスタ１Ｎ又は２Ｎのソースは共通接続され、後段回路に負極性階調電圧ＶＮ１〜ＶＮ６４のうち表示データに対応する１つの階調電圧が出力される。
【００１０】
以上の構成のＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎの動作を説明する。各トランジスタ直列回路３Ｐ，３Ｎの一端側である第１列目のトランジスタ１Ｐ，１Ｎ又は２Ｐ，２Ｎのソース，ドレインに６４階調の階調電圧ＶＰ１〜ＶＰ６４，ＶＮ１〜ＶＮ６４が与えられる。この状態で各ゲート列対４Ｐ，４Ｎに"Ｈ（ハイレベル）"又は"Ｌ"の所定のデータ信号ＤＰ１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６がゲート列４Ｐａ，４Ｎａに正相ＤＰ１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲート列４Ｐｂ，４Ｎｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バー，ＤＮ１バー，ＤＮ２バー，…，ＤＮ６バーでそれぞれ供給されると各トランジスタ直列回路３Ｐ，３Ｎの内選択された１つのトランジスタ直列回路３Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオン状態（トランジスタ２Ｐ，２Ｎは常時オン状態）となり、そのトランジスタ直列回路３Ｐ，３Ｎに与えられている階調電圧が取り出される。
【００１１】
上記回路構成のＰＲＯＭデコーダ３１６ＰとＮＲＯＭデコーダ３１６Ｎの半導体チップ３０１上でのパターン配置は、図１２に示すように３段のＰＲＯＭデコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６Ｎが半導体チップ３０１の長尺方向に１段づつ交互に配置されている。各ＰＲＯＭデコーダ３１６ＰはＰ型半導体基板１１に配列されたＮウェル１２内に、６４行１２列のマトリックス配置されたトランジスタ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層１３Ｐと、６対のゲート列対４Ｐとなるゲート配線１４Ｐとを含んで構成されている。各第１列目のトランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層１３Ｐは行毎に金属配線１５Ｐにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各正極性階調電圧ＶＰ１〜ＶＰ６４がそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層１３Ｐは列毎に金属配線１６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。各ＮＲＯＭデコーダ３１６ＮはＮウェル１２にチップ長尺方向に隣接してＰ型半導体基板１１内に、６４行１２列のマトリックス配置されたトランジスタ１Ｎ，２ＮのソースおよびドレインとなるＮ型拡散層１３Ｎと、６対のゲート列対４Ｎとなるゲート配線１４Ｎとを含んで構成されている。各第１列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層１３Ｎは行毎に金属配線１５Ｎにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各負極性階調電圧ＶＮ１〜ＶＮ６４がそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層１３Ｎは列毎に金属配線１６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ１〜ＶＮ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。金属配線１５Ｐと金属配線１５Ｎを交互に配置するようにＰ型拡散層１３ＰとＮ型拡散層１３Ｎはチップ短尺方向に互いに半ピッチずらして配置している。
【００１２】
【発明が解決しようとする課題】
ところで、上述の階調電圧発生回路３０５に含まれる第１ラダー抵抗３０６Ｐおよび第２ラダー抵抗３０６Ｎは製造工程においてウェーハをポリシリコン膜で被覆し、このポリシリコン膜をパターニングして形成しており、製造工程上のばらつきから、ウェーハ内でのポリシリコン膜の層抵抗値は例えば、図１７に示すようにばらついており、特にウェーハ周辺では層抵抗値の勾配が大きくなる傾向があり、その勾配の大きい個所から製造されたチップの場合、分割抵抗の分割比は設計された値からずれ、正常な階調電圧を発生させることができないという問題がある。図１８を参照して説明する。以下の説明を簡明にするために、分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３は同一抵抗値で設計され、γ補正電源からの電圧は第１ラダー抵抗３０６Ｐの両端にＶ０、Ｖ４および第２ラダー抵抗３０６Ｎの両端にＶ５、Ｖ９が供給されているのみと仮定する。設計値による階調電圧を実線で示す。液晶の反転駆動は正極性階調電圧と負極性階調電圧を交互に供給して行われ、例えば第３２階調を表示する場合、正極性階調電圧ＶＰ３２と負極性階調電圧ＶＮ３２とで反転駆動させることになり、この電圧差はＶＰ３２−ＶＮ３２となる。これに対して分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３の抵抗値がＲＰ１、ＲＮ１からＲＰ６３、ＲＮ６３のほうにいくに従い大きくなる勾配を有していると、このときの階調電圧は点線で示すようになり、第１階調および第６４階調を除いて、正極性階調電圧と負極性階調電圧の電圧差は設計値より大きくなる。逆に分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３の抵抗値がＲＰ１、ＲＮ１からＲＰ６３、ＲＮ６３のほうにいくに従い小さくなる勾配を有していると、第１階調および第６４階調を除いて、正極性階調電圧と負極性階調電圧の電圧差は設計値より小さくなる。このように正極性階調電圧と負極性階調電圧の電圧差が設計値より大きくなり、または、小さくなると液晶表示ムラが発生するという問題がある。この問題は階調電圧発生回路に電圧Ｖ０〜Ｖ９の全てを供給する場合は、あまり大きくないが、供給電圧を例えば、上述のようにＶ０、Ｖ４、Ｖ５、Ｖ９と減らすと大きくなる。
本発明は上記問題点に鑑みてなされたものであり、階調電圧発生回路に含まれるラダー抵抗に製造工程上のばらつきがあっても、正極性階調電圧と負極性階調電圧の電圧差を設計値に略同等とする集積回路装置を提供することである。
【００１３】
【課題を解決するための手段】
（１）本発明の集積回路装置は、半導体チップ上に並列配置した階調数分の一極性階調電圧を生成するポリシリコンの第1ラダー抵抗と階調数分の他極性階調電圧を生成するポリシリコンの第2ラダー抵抗とからなる階調電圧発生回路を有する集積回路装置において、前記第1ラダー抵抗と第2ラダー抵抗とで階調電圧出力の高階調から低階調への配置順番を互いに逆方向にしたことを特徴とする。
本手段によれば、第１ラダー抵抗と第２ラダー抵抗の半導体チップ上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第１ラダー抵抗および第２ラダー抵抗を形成するためのポリシリコン膜のウェーハ内での層抵抗値がばらついていても、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなる。
（２）本発明の集積回路装置は上記（１）項において、前記半導体チップがＳ（偶数）個の出力を有する内部回路を備え、この内部回路が前記階調電圧発生回路と、この階調電圧発生回路から前記一極性階調電圧を供給しこのうち選択された一つの一極性階調電圧を出力する一導電型ＲＯＭデコーダおよび前記他極性階調電圧を供給しこのうち選択された一つの他極性階調電圧を出力する他導電型ＲＯＭデコーダとを有したことを特徴とする。
（３）本発明の集積回路装置は上記（２）項において、前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダが前記階調電圧発生回路の両側にそれぞれ配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに出力されることを特徴とする。
（４）本発明の集積回路装置は上記（２）項において、前記一導電型ＲＯＭデコーダが前記階調電圧発生回路の両側の一方側に配置され、他導電型ＲＯＭデコーダが前記階調電圧発生回路の両側の他方側に配置されたことを特徴とする。
（５）本発明の集積回路装置は上記（２）項において、前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダが各Ｓ／２段からなり、前記一つの一極性階調電圧と他極性階調電圧とを前記各内部回路出力から奇数番目出力と偶数番目出力とで極性が相異なるようにして１水平期間毎に交互に出力することを特徴とする。
（６）本発明の集積回路装置は上記（５）項において、前記半導体チップが長尺矩形で、前記内部回路がＬ（偶数）個の出力を有する回路ブロックを半導体チップの長尺方向に（Ｍ＝Ｓ／Ｌ）段配置し、前記各回路ブロックにおいて、前記一導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置されると共に、前記他導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接して一まとめして前記一導電型ＲＯＭデコーダにチップ長尺方向に隣接配置されたことを特徴とする。
（７）本発明の集積回路装置は上記（６）項において、前記回路ブロックが前記階調電圧発生回路の両側にそれぞれ（Ｍ／２）段配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに出力されることを特徴とする。
（８）本発明の集積回路装置は上記（６）項において、前記階調電圧発生回路が前記回路ブロック内の前記一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダ間に配置されたことを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明の第１実施例の水平ドライバ用の集積回路装置を例えば、データ線Ｓ本として３８４本分の駆動能力を有するものとして図１乃至図４を参照して説明する。
図１において、４０１は長尺矩形の半導体チップで、半導体チップ４０１には、長辺に沿う中央部に図１６で説明した水平ドライバと概略構成が同様の回路が内部回路４０２として配置されているが、本願発明の特徴回路であるＤ／Ａコンバータ４０４とこのＤ／Ａコンバータ４０４のチップ長尺方向中央に配置され、後述のＲＯＭデコーダとでＤ／Ａコンバータ４０４を構成する階調電圧発生回路４０５とのみを図示している。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路４０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路４０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路４０２内はレイアウト的に例えば、Ｌ個＝６個の出力を有する回路ブロック４０３をＭ＝Ｓ／Ｌ＝６４段、チップ長尺方向に隣接配置し、全体でＳ＝３８４個の出力となるように構成している。回路ブロック４０３は奇数段目の回路ブロック４０３ａと偶数段目の回路ブロック４０３ｂとで回路配置が一部異なっている。階調電圧発生回路４０５は、第３２段目の回路ブロック４０３と第３３段目の回路ブロック４０３間に配置されている。
【００１５】
階調電圧発生回路４０５は図２に示すように、γ補正電源電圧Ｖ０〜Ｖ９（Ｖ０＞…＞Ｖ４＞Ｖ５＞…＞Ｖ９）の高電圧Ｖ０〜Ｖ４（Ｖ１〜Ｖ３は図示せず）を供給することにより正極性の６４階調電圧ＶＰ１〜ＶＰ６４が生成される第１ラダー抵抗４０６Ｐと、低電圧Ｖ５〜Ｖ９（Ｖ６〜Ｖ８は図示せず）を供給することにより負極性の６４階調電圧ＶＮ１〜ＶＮ６４が生成される第２ラダー抵抗４０６Ｎとを含んでいる。第１ラダー抵抗４０６Ｐおよび第２ラダー抵抗４０６Ｎはそれぞれポリシリコンからなる分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３が互いに分割抵抗配置順番を逆方向でチップ短尺方向に直列接続され、チップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ分割抵抗ＲＰ６３とＲＮ１、ＲＰ６２とＲＮ２、…、ＲＰ１とＰＮ６３との順でそれぞれチップ長尺方向に並列配置されている。第１ラダー抵抗４０６Ｐの両端のうち分割抵抗ＲＰ１側端にγ補正電源電圧Ｖ０、分割抵抗ＲＰ６３側端にγ補正電源電圧Ｖ４が供給されるとともに、第２ラダー抵抗４０６Ｎの両端のうち分割抵抗ＲＮ６３側端にγ補正電源電圧Ｖ５、分割抵抗ＲＮ１側端にγ補正電源電圧Ｖ９が供給されると、両端を含む接続点から６４階調電圧ＶＰ１〜ＶＰ６４、ＶＮ１〜ＶＮ６４がＶＮ１とＶＰ６４、ＶＮ２とＶＰ６３、…、ＶＮ６４とＶＰ１をそれぞれ１組として階調電圧の出力配置を互いに逆方向にして両側に出力される。尚、図示しないが、第１ラダー抵抗４０６Ｐの分割抵抗ＲＰ８とＲＰ９、ＲＰ３２とＲＰ３３、ＲＰ５６とＲＰ５７との接続点にγ補正電源電圧Ｖ１、Ｖ２、Ｖ３が、第２ラダー抵抗４０６Ｎの分割抵抗ＲＮ５７とＲＮ５６、ＲＮ３３とＲＮ３２、ＲＮ９とＲＮ８との接続点にγ補正電源電圧Ｖ６、Ｖ７、Ｖ８がそれぞれ必要に応じて供給される。
【００１６】
次に、回路ブロック４０３ａ，４０３ｂについて図３を参照して説明する。尚、外部からの電源入力や信号入力の図示を省略する。回路ブロック４０３ａ，４０３ｂは、１段が６出力に対応する１段のシフトレジスタ４１１と、６段のデータレジスタ４１２と、２入力２出力の３段の第１切り替えスイッチ４１３と、６段のラッチ４１４と、６段のレベルシフタ４１５と、３段をチップ長尺方向に隣接して一まとめにした一導電型ＲＯＭデコーダであるＰＲＯＭデコーダ４１６Ｐと、３段をチップ長尺方向に隣接して一まとめにし、チップ４０１の長尺方向にＰＲＯＭデコーダ４１６Ｐに隣接配置した他導電型ＲＯＭデコーダであるＮＲＯＭデコーダ４１６Ｎと、２入力２出力の３段の第２切り替えスイッチ４１７と、６段のボルテージフォロア出力回路４１８とをボルテージフォロア出力回路４１８を半導体チップ４０１の液晶パネル側の長辺側にして順次、段配置して構成している。そして、シフトレジスタ４１１とデータレジスタ４１２間を配線４２１と、データレジスタ４１２と第１切り替えスイッチ４１３間を配線４２２と、第１切り替えスイッチ４１３とラッチ４１４間を配線４２３と、ラッチ４１４とレベルシフタ４１５間を配線４２４と、レベルシフタ４１５とＰＲＯＭデコーダ４１６Ｐ，４１６Ｎ間を配線４２５と、ＰＲＯＭデコーダ４１６Ｐ，４１６Ｎと第２切り替えスイッチ４１７間を配線４２６と、第２切り替えスイッチ４１７とボルテージフォロア出力回路４１８間を配線４２７とで接続している。シフトレジスタ４１１はクロック入力のエッジでスタートパルスのＨレベルを読込むことによりデータ取込み用の制御信号を生成する。データレジスタ４１２はシフトレジスタ４１１からの制御信号により、例えばＮビットとして６ビットの表示データを取り込む。第１切り替えスイッチ４１３はデータレジスタ４１２の奇数段であるｉ段目（ｉ＝１，３，５）と偶数段である（ｉ＋１）段目に取込まれた表示データを交互に出力する。ラッチ４１４は第１切り替えスイッチ４１３からの表示データをラッチ入力のエッジで一括出力する。レベルシフタ４１５はラッチ４１４からの表示データの電圧レベルを次段回路を駆動できるレベルに変換する。ＰＲＯＭデコーダ４１６Ｐは（２のＮ乗）階調である６４階調の一極性である正の階調電圧が供給されレベルシフタ４１５からの表示データに基づき各段からその階調電圧のうち１つづつを出力する。ＮＲＯＭデコーダ４１６Ｎは６４階調の他極性である負の階調電圧が供給されレベルシフタ４１５からの表示データに基づき各段からその階調電圧のうち１つづつを出力する。第２切り替えスイッチ４１７はＰＲＯＭデコーダ４１６Ｐ，４１６Ｎからの正および負の階調電圧を交互に一出力側と他出力側に出力する。ボルテージフォロア出力回路４１８は第２切り替えスイッチ４１７の一出力側と他出力側からの階調電圧を奇数段と偶数段にそれぞれ出力する。
【００１７】
回路ブロック４０３ａのＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎが例えば、図３に示すように配置されているとすると回路ブロック４０３ｂのＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎはこれとは逆配置され、隣接する回路ブロック４０３ａと回路ブロック４０３ｂとでＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎとがミラー配置となるようにしている。ここで、ＰＲＯＭデコーダ４１６ＰおよびＮＲＯＭデコーダ４１６Ｎの各段は、例えば、図１３および図１４と同一の回路構成を用いることができるが、階調電圧発生回路４０５からの正極性と負極性の階調電圧の階調順番を互いに逆方向配置（図面の上下方向で）にしているため、後述するように半導体チップ４０１上でのパターン配置を、ＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎとで階調順番を互いに逆方向にして行なっている。
【００１８】
配線４２１はシフトレジスタ４１１とデータレジスタ４１２の第１段目から第６段目間を接続している。配線４２２はデータレジスタ４１２の第ｉ（ｉ＝１，３，５）段目と第１切り替えスイッチ４１３の（ｉ＋１）／２段目の２入力の一入力側間、データレジスタ４１２の第（ｉ＋１）段目と第１切り替えスイッチ４１３の（ｉ＋１）／２段目の２入力の他入力側間をそれぞれ６本で接続している。配線４２３は第１切り替えスイッチ４１３の１段目の２出力の一出力側とラッチ４１４の第１段目間、第１切り替えスイッチ４１３の２段目の２出力の一出力側とラッチ４１４の第３段目間、第１切り替えスイッチ４１３の３段目の２出力の一出力側とラッチ４１４の第２段目間、第１切り替えスイッチ４１３の１段目の２出力の他出力側とラッチ４１４の第５段目間、第１切り替えスイッチ４１３の２段目の２出力の他出力側とラッチ４１４の第４段目間、および第１切り替えスイッチ４１３の３段目の２出力の他出力側とラッチ４１４の第６段目間をそれぞれ６本で接続している。配線４２４はラッチ４１４の第ｊ（ｊ＝１，２，…、６）段目とレベルシフタ４１５の第ｊ段目間をそれぞれ６本で接続している。配線４２５は回路ブロック４０３ａの場合、図のとおり、レベルシフタ４１５の第ｋ（ｋ＝１，２，３）段目とＮＲＯＭデコーダ４１６Ｎの第ｋ段目間およびレベルシフタ４１５の第（ｋ＋３）段目とＰＲＯＭデコーダ４１６Ｐの第ｋ段目間をそれぞれ１２本で接続し、回路ブロック４０３ｂの場合、図とは異なり、レベルシフタ４１５の第ｋ（ｋ＝１，２，３）段目とＰＲＯＭデコーダ４１６Ｐの第ｋ段目間およびレベルシフタ４１５の第（ｋ＋３）段目とＮＲＯＭデコーダ４１６Ｎの第ｋ段目間をそれぞれ１２本で接続している。配線４２６は回路ブロック４０３ａの場合、図のとおり、ＮＲＯＭデコーダ４１６Ｎの第１段目と第２切り替えスイッチ４１７の第１段目の２入力の一入力側間、ＮＲＯＭデコーダ４１６Ｎの第２段目と第２切り替えスイッチ４１７の第３段目の２入力の一入力側間、ＮＲＯＭデコーダ４１６Ｎの第３段目と第２切り替えスイッチ４１７の第２段目の２入力の一入力側間、ＰＲＯＭデコーダ４１６Ｐの第１段目と第２切り替えスイッチ４１７の第２段目の２入力の他入力側間、ＰＲＯＭデコーダ４１６Ｐの第２段目と第２切り替えスイッチ４１７の第１段目の２入力の他入力側間、およびＰＲＯＭデコーダ４１６Ｐの第３段目と第２切り替えスイッチ４１７の第３段目の２入力の他入力側間をそれぞれ１本で接続し、回路ブロック４０３ｂの場合、図とは異なり、ＰＲＯＭデコーダ４１６Ｐの第１段目と第２切り替えスイッチ４１７の第１段目の２入力の一入力側間、ＰＲＯＭデコーダ４１６Ｐの第２段目と第２切り替えスイッチ４１７の第３段目の２入力の一入力側間、ＰＲＯＭデコーダ４１６Ｐの第３段目と第２切り替えスイッチ４１７の第２段目の２入力の一入力側間、ＮＲＯＭデコーダ４１６Ｎの第１段目と第２切り替えスイッチ４１７の第２段目の２入力の他入力側間、ＮＲＯＭデコーダ４１６Ｎの第２段目と第２切り替えスイッチ４１７の第１段目の２入力の他入力側間、およびＮＲＯＭデコーダ４１６Ｎの第３段目と第２切り替えスイッチ４１７の第３段目の２入力の他入力側間をそれぞれ１本で接続している。配線４２７は第２切り替えスイッチ４１７の第（ｉ＋１）／２（ｉ＝１，３，５）段目の２出力の一出力とボルテージフォロア出力回路４１８の第ｉ段目間、および第２切り替えスイッチ４１７の第（ｉ＋１）／２段目の２出力の他出力とボルテージフォロア出力回路４１８の第（ｉ＋１）段目間をそれぞれ１本で接続している。
【００１９】
回路ブロック４０３ａ，４０３ｂの動作は、シフトレジスタ４１１において、シフト方向切換え入力により、例えば、右シフト・スタートパルス入出力が選択されると１水平期間毎にシフトレジスタ４１１にクロック入力のエッジでスタートパルスのＨレベルが読込まれ次段の回路ブロック４０３ｂ，４０３ａの右シフト・スタートパルスとして出力されると共に、データ取込み用の制御信号がデータレジスタ回路４１２の第１段目から第６段目に出力される。データレジスタ４１２は１水平期間毎にシフトレジスタ４１１の制御信号により第１段目から第６段目の各段に６ビットの表示データを取込み、データレジスタ４１２の奇数段である第ｉ（ｉ＝１，３，５）段目に取込まれた表示データは第１切り替えスイッチ４１３の第（ｉ＋１）／２段目の一入力側に出力されると共に、データレジスタ４１２の偶数段である第（ｉ＋１）段目に取込まれた表示データは第１切り替えスイッチ４１３の第（ｉ＋１）／２段目の他入力側に出力される。尚、回路ブロック４０３ａで、例えば、奇数番目出力である出力Ｓｉに対応する表示データがデータレジスタ４１２の奇数段である第ｉ段目から取込まれ、偶数番目出力である出力Ｓ（ｉ＋１）に対応する表示データがデータレジスタ４１２の偶数段である第（ｉ＋１）段目から取込まれるとすると、回路ブロック４０３ｂでは、奇数番目出力である出力Ｓｉに対応する表示データがデータレジスタ４１２の偶数段である第（ｉ＋１）段目から取込まれ、偶数番目出力である出力Ｓ（ｉ＋１）に対応する表示データがデータレジスタ４１２の奇数段である第ｉ段目から取込まれる。第１切り替えスイッチ４１３は１水平期間毎に、第１段目の一入力側と他入力側とに供給された表示データが交互にラッチ４１４の第１段目と第５段目とに、第２段目の一入力側と他入力側とに供給された表示データが交互にラッチ４１４の第３段目と第４段目とに、および第３段目の一入力側と他入力側とに供給された表示データが交互にラッチ４１４の第２段目と第６段目とにそれぞれ出力される。ラッチ４１４は１水平期間毎に第ｋ（ｋ＝１，２，３）段目および第（ｋ＋３）段目に供給された表示データがラッチ入力のエッジでレベルシフタ４１５を介してＮＲＯＭデコーダ４１６ＮおよびＰＲＯＭデコーダ４１６Ｐの第ｋ段目に一括出力される。ＮＲＯＭデコーダ４１６Ｎは第ｋ段目に供給された表示データに基づき６４階調の負の階調電圧のうち１つづつが第２切り替えスイッチ４７の第１段目、第３段目および第２段目の一入力側にそれぞれ出力されると共に、ＰＲＯＭデコーダ４１６Ｐは第ｋ段目に供給された表示データに基づき６４階調の正の階調電圧のうち１つづつが第２切り替えスイッチ４１７の第２段目、第１段目および第３段目の他入力側にそれぞれ出力される。第２切り替えスイッチ４７は１水平期間毎に第（ｉ＋１）／２（ｉ＝１，３，５）段目の一入力側に供給された負極性階調電圧と他入力側に供給された正極性階調電圧をボルテージフォロア出力回路４１８の奇数段である第ｉ段目と偶数段である第（ｉ＋１）段目に交互にそれぞれ出力する。ボルテージフォロア出力回路４１８は第１段目から第６段目の各段に供給された負極性階調電圧と正極性階調電圧を奇数段と偶数段とで極性が相異なるようにして１水平期間毎に交互に奇数データ線と偶数データ線とに出力する。
【００２０】
次に、回路ブロック４０３ａ，４０３ｂ内のＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎの半導体チップ４０１上でのパターン配置は、回路ブロック４０３ａのＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎが例えば、図３に示すように配置されているとして、回路ブロック４０３ａの場合を例として図４に示すと、３段を一まとめにしたＰＲＯＭデコーダ４１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ４１６Ｎにチップ長尺方向（図面で右側）に隣接して配置されている。ＰＲＯＭデコーダ４１６ＰはＰ型半導体基板２１に配置されたＮウェル２２内に、６４行１２列のマトリックス配置されたトランジスタ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層２３Ｐと、６対のゲート列対４Ｐとなるゲート配線２４Ｐとを３段分含んで構成されている。各第１列目のトランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層２３Ｐは行毎に金属配線２５Ｐにより電気的に共通接続（●印で図示する）され階調電圧発生回路４０５よりチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ各正極性階調電圧ＶＰ１〜ＶＰ６４がＶＰ６４からＶＰ１の順の配置でそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層２３Ｐは列毎に金属配線２６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。ＮＲＯＭデコーダ４１６ＮはＮウェル２２にチップ長尺方向（図面で左側）に隣接してＰ型半導体基板２１内に、６４行１２列のマトリックス配置されたトランジスタ１Ｎ，２ＮのソースおよびドレインとなるＮ型拡散層２３Ｎと、６対のゲート列対４Ｎとなるゲート配線２４Ｎとを３段分含んで構成されている。各第１列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層２３Ｎは行毎に金属配線２５Ｎにより電気的に共通接続（●印で図示する）され階調電圧発生回路４０５よりチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ各負極性階調電圧ＶＮ１〜ＶＮ６４がＶＮ１からＶＮ６４の順の配置でそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層２３Ｎは列毎にポリシリコンおよび金属または金属からなる配線２６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ１〜ＶＮ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。Ｐ型拡散層２３ＰとＮ型拡散層２３Ｎはチップ短尺方向に互いに半ピッチずらして配置にしている。回路ブロック４０３ｂの場合は、図４とは逆に３段を一まとめにしたＰＲＯＭデコーダ４１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ４１６Ｎにチップ長尺方向（図面で左側）に隣接して図４と同様の構成で配置されている。尚、隣接する回路ブロック４０３ａと回路ブロック４０３ｂはＰＲＯＭデコーダ４１６ＰとＮＲＯＭデコーダ４１６Ｎとがミラー配置されているため両者間でＰＲＯＭデコーダ４１６Ｐ同士の隣接配置とＮＲＯＭデコーダ４１６Ｎ同士の隣接配置が交互に生じるが、このＰＲＯＭデコーダ４１６Ｐ同士の隣接配置は回路ブロック４０３ａのＮウェル２２と回路ブロック４０３ｂのＮウェル２２とを１つに一体化して行っている。また、上記実施例では、金属配線２５Ｐ，２５Ｎに電気的に接続する拡散層２３Ｐ，２３ＮをＲＯＭデコーダ４１６Ｐ，４１６Ｎ内の各段とも同一に配置しているが、ＲＯＭデコーダ４１６Ｐ，４１６Ｎ内の隣接する段をミラー配置して隣接する拡散層２３Ｐ，２３Ｎを１つの拡散層２３Ｐ，２３Ｎで共有してもよい。
【００２１】
以上のように、階調電圧発生回路４０５内の第１ラダー抵抗４０６Ｐおよび第２ラダー抵抗４０６Ｎの半導体チップ４０１上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第１ラダー抵抗４０６Ｐおよび第２ラダー抵抗４０６Ｎを形成するためのポリシリコン膜のウェーハ内での層抵抗値が図１７に示すようにばらついていても、図１８に示すように、分割抵抗ＲＰ１〜ＲＰ６３の抵抗値がＲＰ１からＲＰ６３のほうにいくに従い小さくなる勾配を有することになり、このときの正極性階調電圧は破線で示すようになり、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示ムラを防止することができる。
【００２２】
次に第２実施例の水平ドライバ用の集積回路装置を、第１実施例と同様にデータ線Ｓ＝３８４本分の駆動能力を有するものとして図５乃至図８を参照して説明する。図５において、５０１は長尺矩形の半導体チップで、半導体チップ５０１には、長辺に沿う中央部に図１６で説明した水平ドライバと概略構成が同様の回路が内部回路５０２として配置されている。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路５０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路５０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路５０２内はレイアウト的に例えば、Ｌ＝９６個の出力を有する回路ブロック５０３をＭ＝Ｓ／Ｌ＝４段でチップ長尺方向に隣接配置し、全体でＳ＝３８４個の出力となるように構成している。図５では、内部回路５０２として、本願発明の特徴回路であるＤ／Ａコンバータ５０４と、このＤ／Ａコンバータ５０４内に配置され、かつ、各回路ブロック５０３内のチップ長尺方向中央に配置され、後述のＲＯＭデコーダとでＤ／Ａコンバータ５０４を構成する階調電圧発生回路５０５とのみを図示している。
【００２３】
回路ブロック５０３は、図３に示す第１実施例での回路ブロック４０３とは異なり、各回路ブロック５０３に階調電圧発生回路５０５を含むが、これを除いて、Ｌ＝９６個の出力に対応して、図３に示す第１実施例での回路ブロック４０３と同様にシフトレジスタ、データレジスタ、ラッチ、レベルシフタ、ＲＯＭデコーダ、ボルテージフォロア出力回路および切り替えスイッチ等で構成されるが、ここでは本発明の特徴であるＤ／Ａコンバータ５０４について、１回路ブロック分を図６を参照して説明する。尚、正極性階調電圧と負極性階調電圧を交互に各データラインに出力するために１回路ブロックの出力数が増加するに従い回路ブロック内の配線のためのレイアウト面積も増加し、第１実施例では１回路ブロックの出力数がＬ＝６個と少ないので問題ないが、本実施例では出力数がＬ＝９６個と多いのでレイアウト面積が問題となるが、本出願人は特願平−１０−３０８８００号でこの問題を解決している。
図６において、Ｄ／Ａコンバータ５０４は、Ｎ＝６ビットの表示データに対応した（２のＮ乗）＝６４階調の正極性および負極性階調電圧を供給する階調電圧発生回路５０５と、この階調電圧発生回路５０５のチップ長尺方向一方側（図面で右側）に隣接配置され正極性階調電圧が供給される４８段をチップ長尺方向に隣接して一まとめにしたＰＲＯＭデコーダ５１６Ｐと、階調電圧発生回路５０５のチップ長尺方向他方側（図面で左側）に隣接配置され負極性階調電圧が供給される４８段をチップ長尺方向に隣接して一まとめにしたＮＲＯＭデコーダ５１６Ｎとを含んでいる。
【００２４】
階調電圧発生回路５０５は図７に示すように、γ補正電源電圧Ｖ０〜Ｖ９（Ｖ０＞…＞Ｖ４＞Ｖ５＞…＞Ｖ９）の高電圧Ｖ０〜Ｖ４（Ｖ１〜Ｖ３は図示せず）を供給することにより正極性の６４階調電圧ＶＰ１〜ＶＰ６４が生成される第１ラダー抵抗５０６Ｐと、低電圧Ｖ５〜Ｖ９（Ｖ６〜Ｖ８は図示せず）を供給することにより負極性の６４階調電圧ＶＮ１〜ＶＮ６４が生成される第２ラダー抵抗５０６Ｎとを含んでいる。第１ラダー抵抗５０６Ｐおよび第２ラダー抵抗５０６Ｎはそれぞれポリシリコンからなる分割抵抗ＲＰ１〜ＲＰ６３、ＲＮ１〜ＲＮ６３が互いに分割抵抗順番を逆方向でチップ短尺方向に直列接続され、チップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ分割抵抗ＲＰ６３とＲＮ１、ＲＰ６２とＲＮ２、…、ＲＰ１とＰＮ６３とでそれぞれチップ長尺方向に並列配置されている。第１ラダー抵抗５０６Ｐの両端のうち分割抵抗ＲＰ１側端にγ補正電源電圧Ｖ０、分割抵抗ＲＰ６３側端にγ補正電源電圧Ｖ４が供給されるとともに、第２ラダー抵抗５０６Ｎの両端のうち分割抵抗ＲＮ６３側端にγ補正電源電圧Ｖ５、分割抵抗ＲＮ１側端にγ補正電源電圧Ｖ９が供給されると、第１ラダー抵抗５０６Ｐの両端を含む各接続点からの６４階調電圧ＶＰ１〜ＶＰ６４がチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へＶＰ６４〜ＶＰ１の出力配置でＰＲＯＭデコーダ５１６Ｐに出力され、第２ラダー抵抗５０６Ｎの両端を含む接続点からの６４階調電圧ＶＮ１〜ＶＮ６４がチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へＶＮ１〜ＶＮ６４の出力配置でＮＰＲＯＭデコーダ５１６Ｎに出力される。尚、図示しないが、第１ラダー抵抗５０６Ｐの分割抵抗ＲＰ８とＲＰ９、ＲＰ３２とＲＰ３３、ＲＰ５６とＲＰ５７との接続点にγ補正電源電圧Ｖ１、Ｖ２、Ｖ３が、第２ラダー抵抗５０６Ｎの分割抵抗ＲＮ５７とＲＮ５６、ＲＮ３３とＲＮ３２、ＲＮ９とＲＮ８との接続点にγ補正電源電圧Ｖ６、Ｖ７、Ｖ８がそれぞれ必要に応じて供給される。
ＰＲＯＭデコーダ５１６ＰおよびＮＲＯＭデコーダ５１６Ｎの各段は、例えば、図１３および図１４と同一の回路構成を用いることができるが、階調電圧発生回路５０５からの正極性と負極性の階調電圧の階調順番を互いに逆方向配置（図面で上下方向）にしているため、後述するようにＰＲＯＭデコーダ５１６ＰおよびＮＲＯＭデコーダ５１６Ｎの半導体チップ５０１上でのパターン配置を、ＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎとで階調順番を互いに逆方向にして行なっている。
【００２５】
次に、ＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎの半導体チップ５０１上でのパターン配置を図８を参照して説明する。尚、ＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎ間に配置される階調電圧発生回路５０５はパターンで示さず、無符号の抵抗回路図で示している。ＰＲＯＭデコーダ５１６Ｐは階調電圧発生回路５０５にチップ長尺方向一方側（図面で右側）に隣接してＰ型半導体基板３１に配置されたＮウェル３２内に、６４行１２列のマトリックス配置されたトランジスタ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層３３Ｐと、６対のゲート列対４Ｐとなるゲート配線３４Ｐとを４８段分含んで構成されている。各第１列目のトランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層３３Ｐは行毎に金属配線３５Ｐにより電気的に共通接続（●印で図示する）され階調電圧発生回路５０５より各正極性階調電圧ＶＰ１〜ＶＰ６４がチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へＶＰ６４〜ＶＰ１の順の配置でそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層３３Ｐは列毎に金属配線３６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。ＮＲＯＭデコーダ５１６Ｎは階調電圧発生回路５０５にチップ長尺方向他方側（図面で左側）に隣接してＰ型半導体基板３１内に、６４行１２列のマトリックス配置されたトランジスタ１Ｎ，２ＮのソースおよびドレインとなるＮ型拡散層３３Ｎと、６対のゲート列対４Ｎとなるゲート配線３４Ｎとを４８段分含んで構成されている。各第１列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層３３Ｎは行毎に金属配線３５Ｎにより電気的に共通接続（●印で図示する）され階調電圧発生回路５０５よりチップ短尺方向一方側（図面で上側）から他方側（図面で下側）へ各負極性階調電圧ＶＮ１〜ＶＮ６４がＶＮ１〜ＶＮ６４の順の配置でそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層３３Ｎは列毎にポリシリコンおよび金属または金属からなる配線３６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ１〜ＶＮ６４のうち表示データに対応する１つの階調電圧が出力されるようになっている。上記実施例では、Ｐ型拡散層３３ＰとＮ型拡散層３３Ｎはチップ短尺方向に互いに行の並びを一致させて配置にしているが必要に応じてずらしてもよい。また、金属配線３５Ｐ，３５Ｎに電気的に接続する拡散層３３Ｐ，３３ＮをＲＯＭデコーダ５１６Ｐ，５１６Ｎ内の各段とも同一に配置しているが、ＲＯＭデコーダ５１６Ｐ，５１６Ｎ内の隣接する段をミラー配置して隣接する拡散層３３Ｐ，３３Ｎを１つの拡散層３３Ｐ，３３Ｎで共有してもよい。
【００２６】
以上のように、階調電圧発生回路５０５内の第１ラダー抵抗５０６Ｐおよび第２ラダー抵抗５０６Ｎの半導体チップ５０１上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第１ラダー抵抗５０６Ｐおよび第２ラダー抵抗５０６Ｎを形成するためのポリシリコン膜のウェーハ内での層抵抗値が図１７に示すようにばらついていても、図１８に示すように、分割抵抗ＲＰ１〜ＲＰ６３の抵抗値がＲＰ１からＲＰ６３のほうにいくに従い小さくなる勾配を有することになり、このときの正極性階調電圧は破線で示すようになり、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示ムラを防止することができる。
【００２７】
尚、上記第１および第２実施例では、一導電型としてＰ型、他導電型としてＮ型、一極性として正極性、および他極性として負極性で説明したが、一導電型としてＮ型、他導電型としてＰ型、一極性として負極性、および他極性として正極性であってもよい。
また、上記第１および第２実施例では、ドット反転駆動方式の液晶表示装置に対応するものとして説明したが、これに限定されることはなく、階調電圧発生回路の第１ラダー抵抗と第２ラダー抵抗を並列配置するものであればよい。
また、第１実施例に用いた図２に示す階調電圧発生回路４０５を図９に示す従来の集積回路装置において、図１１に示す階調電圧発生回路３０５の替わりに用いることができる。
また、上記第１および第２実施例で、Ｄ／Ａコンバータのチップ長尺方向の寸法を小さくすることができるが、その余裕のできたレイアウトに半導体チップの短尺方向のレイアウトの一部を配置することにより、半導体チップの短尺方向の寸法を縮小可能とする。例えば、図１３および図１４で示したＲＯＭデコーダの替わりに本出願人が特願平１０−３３５６１５号で出願した集積回路装置に含まれるＲＯＭデコーダを使用すればよい。
また、上記第１実施例では、奇数段目の回路ブロックと偶数段目の回路ブロックとでＰＲＯＭデコーダとＮＲＯＭデコーダとの配置をミラー配置として説明したが、同一配置でもよい。但しこの場合、上記第１実施例のように回路ブロックの出力数が６個と少なく、回路ブロックが６４段と多いと回路ブロック間のＰＲＯＭデコーダとＮＲＯＭデコーダとの隣接個所が増加する。
また、上記第２実施例では、奇数段目の回路ブロックと偶数段目の回路ブロックとでＰＲＯＭデコーダとＮＲＯＭデコーダとの配置を同一配置として説明したが、ミラー配置でもよい。但しこの場合、上記第２実施例のように回路ブロックの出力数が９６個と多く、回路ブロックが４段と少ないと回路ブロック間のＰＲＯＭデコーダとＮＲＯＭデコーダとの隣接個所は元々３個所と少ないのでチップ長尺方向のレイアウト寸法をさらに縮小する効果は低い。
また、上記実施例１では、正極性階調電圧および負極性階調電圧を供給するために正極性階調電圧を供給する金属配線がＮＲＯＭデコーダ上を介して、また負極性階調電圧を供給する金属配線がＰＲＯＭデコーダ上を介して配置されているが、実施例２のように回路ブロック内のＰＲＯＭデコーダとＮＲＯＭデコーダ間、又は、回路ブロック間に階調電圧発生回路を配置して正極性階調電圧を供給する金属配線はＮＲＯＭデコーダ上を介さずに、負極性階調電圧を供給する金属配線はＰＲＯＭデコーダ上を介さずに配置することもできる。この場合、上記実施例１のように回路ブロックの出力数が６個と少なく、回路ブロックが６４段と多いと階調電圧発生回路の個数が増加しそのためのレイアウト面積が必要である。
【００２８】
【発明の効果】
本発明によれば、階調電圧発生回路内の一極性階調電圧を生成する第１ラダー抵抗および他極性階調電圧を生成する第２ラダー抵抗の半導体チップ上での配置を並列、かつ、階調順番を互いに逆方向にして行なっているので、ウェーハ内での第１ラダー抵抗および第２ラダー抵抗を形成するためのポリシリコン膜のウェーハ内での層抵抗値がばらついていても、各階調における正極性階調電圧と負極性階調電圧との電圧差はほぼ設計値どおりとなり、液晶表示装置の水平ドライバとして液晶表示ムラを防止した半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である集積回路装置としての半導体チップの概略平面図。
【図２】図１の半導体チップに配置された階調電圧発生回路の配置図。
【図３】図１の半導体チップに配置された回路ブロックの概略構成図。
【図４】図２の回路ブロックに含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図５】本発明の第２実施例である集積回路装置としての半導体チップの概略平面図。
【図６】図５の半導体チップに含まれるＤ／Ａコンバータのうち１回路ブロック分の概略構成図。
【図７】図６のＤ／Ａコンバータに含まれる階調電圧発生回路の配置図。
【図８】図６の回路ブロックに含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図９】従来の集積回路装置としての半導体チップの概略平面図。
【図１０】図９の半導体チップに含まれるＤ／Ａコンバータの概略構成図。
【図１１】図１０のＤ／Ａコンバータに含まれる階調電圧発生回路の配置図。
【図１２】図１０のＤ／Ａコンバータに含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図１３】ＰＲＯＭデコーダの回路図。
【図１４】ＮＲＯＭデコーダの回路図。
【図１５】液晶表示モジュールの概略構造図。
【図１６】図１５の液晶表示モジュールの水平ドライバの概略構成を示すブロック図。
【図１７】ポリシリコン膜の層抵抗のウェーハ内分布
【図１８】正極性階調電圧と負極性階調電圧との電圧差を説明する図。
【符号の説明】
４０２、５０２ 内部回路
４０３、５０３ 回路ブロック
４０５、５０５ 階調電圧発生回路
４０６Ｐ、５０６Ｐ 第１ラダー抵抗
４０６Ｎ、５０６Ｎ 第２ラダー抵抗
４１６Ｐ、５１６Ｐ ＰＲＯＭデコーダ
４１６Ｎ、５１６Ｎ ＮＲＯＭデコーダ

Claims (8)

1. 半導体チップ上に並列配置した階調数分の一極性階調電圧を生成するポリシリコンの第１ラダー抵抗と階調数分の他極性階調電圧を生成するポリシリコンの第２ラダー抵抗とからなる階調電圧発生回路を有する集積回路装置において、前記第１ラダー抵抗と第２ラダー抵抗とで階調電圧出力の高階調から低階調への配置順番を互いに逆方向にしたことを特徴とする集積回路装置。
2. 前記半導体チップがＳ（偶数）個の出力を有する内部回路を備え、この内部回路が前記階調電圧発生回路と、この階調電圧発生回路から前記一極性階調電圧を供給しこのうち選択された一つの一極性階調電圧を出力する一導電型ＲＯＭデコーダおよび前記他極性階調電圧を供給しこのうち選択された一つの他極性階調電圧を出力する他導電型ＲＯＭデコーダとを有したことを特徴とする請求項１記載の集積回路装置。
3. 前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダが前記階調電圧発生回路の両側にそれぞれ配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに出力されることを特徴とする請求項２記載の集積回路装置。
4. 前記一導電型ＲＯＭデコーダが前記階調電圧発生回路の両側の一方側に配置され、他導電型ＲＯＭデコーダが前記階調電圧発生回路の両側の他方側に配置されたことを特徴とする請求項２記載の集積回路装置。
5. 前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダが各Ｓ／２段からなり、前記一つの一極性階調電圧と他極性階調電圧とを前記各内部回路出力から奇数番目出力と偶数番目出力とで極性が相異なるようにして１水平期間毎に交互に出力することを特徴とする請求項２記載の集積回路装置。
6. 前記半導体チップが長尺矩形で、前記内部回路がＬ（偶数）個の出力を有する回路ブロックを半導体チップの長尺方向に（Ｍ＝Ｓ／Ｌ）段配置し、前記各回路ブロックにおいて、前記一導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置されると共に、前記他導電型ＲＯＭデコーダが（Ｌ／２）段をチップ長尺方向に隣接して一まとめして前記一導電型ＲＯＭデコーダにチップ長尺方向に隣接配置されたことを特徴とする請求項５記載の集積回路装置。
7. 前記回路ブロックが前記階調電圧発生回路の両側にそれぞれ（Ｍ／２）段配置され、前記階調電圧発生回路からの前記一極性階調電圧および前記他極性階調電圧が前記両側の一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダに出力されることを特徴とする請求項６記載の集積回路装置。
8. 前記階調電圧発生回路が前記回路ブロック内の前記一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダ間に配置されたことを特徴とする請求項６記載の集積回路装置。

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