JP5536799B2 - シフトレジスタ及び表示装置 - Google Patents
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Description
シフトレジスタ100は、複数段の単位回路110(・・・、SRn−1、SRn、SRn+1、・・・)を含み、各単位回路110は、入力端子INa及びINbと、出力端子OUTと、電源端子VSSと、クロック端子CKとを備えている。
各単位回路110は、nチャネル型のTFTであるトランジスタ111a〜111dと、容量112とを備える。
入力端子INaにシフトパルスが入力されるまでは、トランジスタ111c及び111dがハイインピーダンス状態であることにより、出力端子OUTはローレベルの電圧を保持する期間となる。
本発明のシフトレジスタにおける好ましい形態について以下に詳しく説明する。
シフトレジスタ1は、図1に示すように、n個の単位回路10を多段接続して構成されている。単位回路10は、入力端子INa及びINbと、クロック端子CK及びCKBと、電源端子VSSと、クリア端子CLRと、出力端子OUTとを有する。
図3には、奇数段目の単位回路10の入出力信号及びノードnetAの電圧変化が図示されている。奇数段目の単位回路10には、クロック端子CKからクロック信号CK1が入力され、クロック端子CKBからクロック信号CK2が入力される。クロック信号CK1は、電位がハイレベルの期間の長さが1/2周期よりもやや短いクロック信号である。クロック信号CK2は、クロック信号CK1を1/2周期だけ遅延させた信号である。すわなち、クロック信号CK1とクロック信号CK2とは、電位がハイレベルの期間が互いに重ならない位相関係を有している。
図4に示すように、本実施形態の液晶表示装置は、アクティブマトリクス型の表示装置であり、画素アレイ2、表示制御回路3、ゲートドライバ4及びソースドライバ5を備えている。本実施形態では、シフトレジスタ1はゲートドライバ4として使用される。
トランジスタ11aは、図5に示すように、櫛歯状のソース・ドレイン構造を有するボトムゲート型の薄膜トランジスタである。なお、チャネル幅は、1つのトランジスタ全体で例えば数mm〜数cm程度に設定され、チャネル長は、例えば数μm〜数十μm程度に設定される。
これらのトランジスタのトランジスタ11a(出力トランジスタ)との構造上の違いは、図9に示すように、ゲート電極14が、ソース枝部18bと重なる領域内にも、切り欠き部14bを有することである。これにより、ゲート電極14とドレイン電極19との間のみならず、ゲート電極14とソース電極18との間でも寄生容量が発生するのを効果的に小さくすることができる。したがって、Low引き用のトランジスタにおいて、寄生容量に起因する動作不良が発生するのを効果的に抑制することができる。また、トランジスタ11bの寄生容量に起因して、ノードnetAの電位の立ち上がりがなまって出力不足となったり、トランジスタ11bで放電が発生したりするのを抑制することができる。
2:画素アレイ
3:表示制御回路
4:ゲートドライバ
5:ソースドライバ
10:単位回路
11a〜11j:トランジスタ
12、13:容量
14:ゲート電極
14a、14b:切り欠き部
15:ゲート絶縁膜
16:i層
17:n+層
18:ソース電極
18a:ソース幹部
18b:ソース枝部
19:ドレイン電極
19a:ドレイン幹部
19b:ドレイン枝部
24a、24b:開口部
Claims (3)
- 多段接続されたn個(nは、2以上の整数)の単位回路を含んで構成されるシフトレジスタであって、
前記n個の単位回路は、各々、第1の入力端子INaと、第2の入力端子INbと、第1のクロック端子CKと、第2のクロック端子CKBと、ローレベル電位VSSが入力される電源端子VSSと、クリアパルスCPが入力されるクリア端子CLRと、出力信号が出力される出力端子OUTと、nチャネル型の第1〜第10のトランジスタと、容量とを含み、
1段目の単位回路の第1の入力端子INaには、スタートパルスSPが入力され、
1段目を除く単位回路の第1の入力端子INaには、前段の単位回路の出力信号が入力され、
n段目の単位回路の第2の入力端子INbには、エンドパルスEPが入力され、
n段目を除く単位回路の第2の入力端子INbには、後段の単位回路の出力信号が入力され、
奇数段目の単位回路の第1のクロック端子CKと、偶数段目の単位回路の第2のクロック端子CKBとには、第1のクロック信号CK1が入力され、
偶数段目の単位回路の第1のクロック端子CKと、奇数段目の単位回路の第2のクロック端子CKBとには、第1のクロック信号CK1を1/2周期だけ遅延させた第2のクロック信号CK2が入力され、
前記第1のトランジスタのドレインは、前記第1のクロック端子CKに接続され、前記第1のトランジスタのソースは、前記出力端子OUTに接続され、
前記第2のトランジスタのドレインとゲートは、前記第1の入力端子INaに接続され、前記第2のトランジスタのソースは、前記第1のトランジスタのゲートに接続され、
前記容量は、前記第1のトランジスタのゲート及びソース間に設けられ、
前記第3のトランジスタのドレインは、前記出力端子OUTに接続され、
前記第4のトランジスタのドレインは、前記第1のトランジスタのゲートに接続され、
前記第3及び第4のトランジスタのゲートは、前記第2の入力端子INbに接続され、前記第3及び第4のトランジスタのソースは、前記電源端子VSSに接続され、
前記第5のトランジスタのドレインは、前記出力端子OUTに接続され、前記第5のトランジスタのゲートは、前記第2のクロック端子CKBに接続され、前記第5のトランジスタのソースは、前記電源端子VSSに接続され、
前記第6のトランジスタのドレインは、前記第1のトランジスタのゲートに接続され、前記第6のトランジスタのゲートは、前記クリア端子CLRに接続され、前記第6のトランジスタのソースは、前記電源端子VSSに接続され、
前記第7のトランジスタのドレインは、前記第1のトランジスタのゲートに接続され、前記第7のトランジスタのソースは、前記電源端子VSSに接続され、
前記第7のトランジスタのゲートには、前記第8のトランジスタのソースと、前記第9及び第10のトランジスタのドレインとが接続され、
前記第8のトランジスタのドレインとゲートは、前記第2のクロック端子CKBに接続され、
前記第9のトランジスタのゲートは、前記第1のトランジスタのゲートに接続され、前記第9のトランジスタのソースは、前記電源端子VSSに接続され、
前記第10のトランジスタのゲートは、前記第1のクロック端子CKに接続され、前記第10のトランジスタのソースは、前記電源端子VSSに接続され、
前記第1〜第10のトランジスタは、各々、ソース電極、ドレイン電極及びゲート電極を有し、櫛歯状のソース・ドレイン構造を有するボトムゲート型の薄膜トランジスタであり、
前記第1のトランジスタは、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタであり、
前記第1のトランジスタにおいて、ゲート電極は、ドレイン電極に重なる領域内に切り欠き部及び開口部の少なくとも一方が設けられ、ソース電極に重なる領域内に切り欠き部及び開口部が設けられず、
前記第9のトランジスタは、前記第1のトランジスタをオン状態にするための期間に、前記第7のトランジスタのゲートに接続されたノードにローレベル電圧を印加するためのトランジスタであり、
前記第2〜第10のトランジスタの各々において、ゲート電極は、ソース電極に重なる領域内と、ドレイン電極に重なる領域内とに切り欠き部及び開口部の少なくとも一方が設けられることを特徴とするシフトレジスタ。 - 前記薄膜トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする請求項1記載のシフトレジスタ。
- マトリクス状に配列された複数の画素回路と
請求項1又は2記載のシフトレジスタを含むドライバとを備えることを特徴とする表示装置。
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