CN102714220B - 移位寄存器和显示装置 - Google Patents

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Abstract

本发明提供能稳定地动作的移位寄存器和显示装置。本发明是包含薄膜晶体管而构成的移位寄存器，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方。

Description

移位寄存器和显示装置
技术领域
本发明涉及移位寄存器和显示装置。更详细地，涉及适合于显示装置的驱动电路的移位寄存器和具备该移位寄存器的显示装置。
背景技术
有源矩阵型的显示装置按行单位选择呈矩阵状排列的像素，对选择的像素写入与显示数据相应的电压，由此显示图像。为了按行单位选择像素，作为栅极驱动器，使用基于时钟信号依次移位输出信号(扫描信号)的移位寄存器。在进行点顺序驱动的情况下，在源极驱动器内设有同样的移位寄存器。
另外，在液晶显示装置等中，有时使用用于形成像素内的薄膜晶体管(TFT)的制造工艺一体地形成栅极驱动器。例如，在使用非晶硅形成像素内的TFT的情况下，为了削减制造成本，优选作为栅极驱动器执行功能的移位寄存器也使用非晶硅形成。这样，近年来，在面板上形成栅极驱动器的栅极单片化正在进展。栅极单片也被称为无栅极驱动器、面板内置栅极驱动器、栅极嵌入式面板等。
使用非晶硅的TFT(下面也称为a-Si TFT。)的迁移率小，因此需要大的驱动电压。因此，特别是在大型的显示装置中，为了驱动像素内的a-Si TFT，需要对扫描信号线施加高电压，因此，栅极驱动器内的a-Si TFT的沟道宽度大，在1个TFT整体中设定为例如mm或者cm级。
作为那样的栅极驱动器用的a-Si TFT，例如公开了组合有U字形状的源极电极总线和I字形状的漏极电极总线的a-Si TFT(例如，参照专利文献1。)。
另外，公开了在液晶显示装置中形成光传感器用的TFT的技术(例如，参照专利文献2。)。
现有技术文献
专利文献
专利文献1：特开2004-274050号公报
专利文献2：特开2009-145716号公报
发明内容
发明要解决的问题
但是，在如专利文献1所记载的、使用现有的具有梳齿状源极/漏极结构的TFT形成移位寄存器的情况下，在具备该移位寄存器的显示装置中，有时显示质量降低。另外，有时该移位寄存器的动作裕度降低，移位寄存器产生误动作。
图10中示出利用栅极单片所形成的移位寄存器的构成例。移位寄存器100包含多级单位电路110(…、SRn-1、SRn、SRn+1、…)，各单位电路110具备输入端子INa及INb、输出端子OUT、电源端子VSS、以及时钟端子CK。
输出信号OUT作为输出信号SROUT1～SROUTn输出到外部(对应的扫描信号线)，并且输入到后一级的单位电路110的输入端子INa和前一级的单位电路110的输入端子INb。对电源端子VSS输入作为各单位电路110的低电位侧的电源电压的低电平电位VSS。对第奇数级的单位电路110的时钟端子CK输入时钟信号CK1，对第偶数级的单位电路110的时钟端子CK输入时钟信号CK2。如图12所示，时钟信号CK1和时钟信号CK2具有电压为高电平的期间相互不重叠的相位关系。
图11中示出移位寄存器100的各单位电路的构成例。
各单位电路110具备作为n沟道型的TFT的晶体管111a～111d和电容112。
在晶体管111a中，栅极和漏极连接到输入端子INa，源极连接到晶体管111d的栅极。在晶体管111d中，漏极连接到时钟端子CK，源极连接到输出端子OUT。即，晶体管111d作为传输门进行输入到时钟端子CK的时钟信号的通过和切断。电容112连接在晶体管111d的栅极与源极之间。将电位与晶体管111d的栅极相同的节点称为netA。
在晶体管111b中，栅极连接到输入端子INb，漏极连接到节点netA，源极连接到电源端子VSS。在晶体管111c中，栅极连接到输入端子INb，漏极连接到输出端子OUT，源极连接到电源端子VSS。
接着，使用图12对移位寄存器100的动作进行说明。
直至对输入端子Ina输入移位脉冲之前，晶体管111c和111d为高阻抗状态，由此处于输出端子OUT保持低电平的电压的期间。
当对输入端子Ina输入作为移位脉冲的前一级的输出信号SROUT(在图12中为OUTn-1)的门脉冲时，处于输出端子OUT生成输出脉冲的期间，晶体管111a为导通状态，对电容112充电。由于电容112被充电，节点netA的电位上升，晶体管111d为导通状态，从时钟端子CK输入的时钟信号在晶体管111d的漏极出现。在对该时钟端子CK输入时钟脉冲的瞬间，由于电容112的自举效应，节点netA的电位上冲，所输入的时钟脉冲被传送到各级的输出端子OUT，并且从输出端子OUT输出，成为门脉冲(在此为输出信号SROUTn的脉冲)。
当门脉冲向输入端子INa的输入结束时，晶体管111a为截止状态。并且，为了解除由于节点netA和各级的输出端子OUT为漂浮状态而引起的电荷的保持，利用输入到输入端子INb的复位脉冲将晶体管111b和111c设为导通状态，将节点netA和输出端子OUT连接到电源电压VSS。由此，晶体管111d为截止状态。当复位脉冲的输入结束时，输出端子OUT生成输出脉冲的期间结束，再次处于保持低电平的电压的期间。
这样，对各栅极线依次输出门脉冲。
另外，当对这些晶体管的结构进行说明时，如图13和14所示，晶体管111a～111d具有梳齿状的源极/漏极结构。即，在栅极电极114上，源极电极118和漏极电极119的梳齿以相互啮合的方式相对配置。
另外，如图15所示，晶体管111a～111d是底栅型的TFT，从基板(未图示)侧起按顺序层叠有栅极电极114、栅极绝缘膜115、i层116(半导体活性层)、n+层117(杂质扩散层)、源极电极118以及漏极电极119。
但是，如图16所示，在移位寄存器100中，有时即使在晶体管111d为截止状态下，节点netA的电位也发生抖动、即变动。认为这是因为：在晶体管111d的栅极电极114和漏极电极119重叠的部分产生寄生电容113，因此，即使在晶体管111d为截止状态下，节点netA的电位也受到时钟信号CK的电位变化的影响。其结果是，有时在晶体管111d中产生漏电流。
另外，在移位寄存器100中，在输出端子OUT保持低电平的电压的期间，晶体管111c和111d为高阻抗状态，由此输出端子OUT为漂浮状态。因此，为了防止由于利用扫描信号线和源极信号线的交叉耦合等所传送的噪声等使输出端子OUT不能保持低电平，进行：设置在该低电平保持期间将输出端子OUT连接到低电平的电源电压VSS的所谓的低电平牵拉用的晶体管。
另外，在该低电平保持期间，晶体管111b也为高阻抗状态，由此节点netA为漂浮状态。因此，为了晶体管111d不泄漏，也进行：设置在该低电平保持期间将节点netA连接到低电平的电源电压VSS的低电平牵拉用的晶体管。
但是，这些低电平牵拉用的晶体管也具有图13和14所示的梳齿状的源极/漏极结构，因此在栅极电极114与源极电极118以及漏极电极119之间分别产生寄生电容，有时不能良好地进行动作。
另外，对于晶体管111a，当栅极-漏极间的寄生电容大时，在施加栅极电压Vgd时节点netA的第1级的上升变钝，直至出现自举效应之前节点netA的电压不上升，有可能成为输出不足。另外，在输出信号输出时，即使晶体管111a为截止状态，也通过栅极-漏极间的寄生电容和栅极-源极间的寄生电容而引起放电，有可能节点netA的电压下降。
由于如上所述的原因，认为在具备利用栅极单片所形成的移位寄存器的显示装置中显示质量降低，或者产生该移位寄存器的动作裕度的降低、误动作。
本发明是鉴于上述现状而完成的，其目的在于提供能稳定地动作的移位寄存器和显示装置。
用于解决问题的方案
本发明人对能稳定地动作的移位寄存器进行种种研讨的结果是，着眼于构成移位寄存器的TFT的结构。并且发现：在具有梳齿状的源极/漏极结构的底栅型的TFT中，在与源极电极重叠的区域内和与漏极电极重叠的区域内的至少一方，栅极电极具有缺口部和开口部的至少一方，由此能减少寄生电容，想到能很好地解决上述问题，从而达成本发明。
即，本发明是移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方。
作为本发明的移位寄存器的构成，只要是强制性地形成这样的构成要素，其它的构成要素并不特别限定。
下面对本发明的移位寄存器的优选方式进行详细说明。
从更有效地抑制寄生电容的观点出发，优选上述栅极电极具有上述缺口部，从减少寄生电容并且抑制配线电阻的增加的观点出发，优选上述栅极电极具有上述开口部。
优选上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过。
优选上述薄膜晶体管是上述输出晶体管，上述缺口部和开口部的至少一方设于与上述源极电极和上述漏极电极中的连接到上述时钟端子的电极重叠的区域内。由此，能抑制连接到输出晶体管的栅极的节点的电位受到时钟信号的电位变化的影响而抖动。因此，能特别适当地起到本发明的效果。
另外，此时优选上述缺口部和开口部没有设于与上述源极电极和上述漏极电极中的连接到上述输出端子的电极重叠的区域内。由此，能提高自举效应。
上述薄膜晶体管可以是在上述输出信号输出时以外之时用于对上述输出端子施加低电平电压的晶体管(低电平牵拉用的晶体管)，上述缺口部和开口部中的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
另外，上述薄膜晶体管可以是在用于将上述输出晶体管设为导通状态的期间以外用于对连接到上述输出晶体管的栅极的节点施加低电平电压的晶体管(低电平牵拉用的晶体管)，上述缺口部和开口部中的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
上述移位寄存器可以包含第1晶体管，上述第1晶体管的源极或者漏极连接到上述输出晶体管的栅极，上述薄膜晶体管是在用于将上述输出晶体管设为导通状态的期间用于对连接到上述第1晶体管的栅极的节点施加低电平电压的晶体管(低电平牵拉用的晶体管)，上述缺口部和开口部中的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
由此，在低电平牵拉用的晶体管中，能有效地抑制由于寄生电容引起的动作不良。
上述移位寄存器可以包含多级连接的多个单位电路而构成，并且具备输入起始脉冲或者前一级的输出信号的输入端子，上述薄膜晶体管是源极和漏极的一方连接到上述输出晶体管的栅极，源极和漏极的另一方和栅极连接到上述输入端子的晶体管，上述缺口部和开口部中的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。由此，能抑制如下情况：连接到输出晶体管的栅极的节点的电位的上升变钝而输出不足，或者在该晶体管中产生放电。
优选上述薄膜晶体管使用非晶硅形成。由此，能显著提高移位寄存器的成品率。
另外，本发明也是如下显示装置，其具备：呈矩阵状排列的多个像素电路；以及包含本发明的移位寄存器的驱动器。由此，本发明的显示装置在驱动器中具备稳定地动作的移位寄存器，因此能实现成品率的提高和成本降低。
发明效果
根据本发明的移位寄存器和显示装置，能稳定地动作。
附图说明
图1是示出实施方式1的移位寄存器的构成的框图。
图2是实施方式1的移位寄存器所包含的单位电路的电路图。
图3示出实施方式1的移位寄存器的时序图。
图4是示出实施方式1的液晶显示装置的构成的框图。
图5是示出实施方式1的TFT的构成的俯视示意图。
图6是图5的放大图。
图7是图6的A1-A2线的截面图。
图8示出实施方式1的移位寄存器的时序图。
图9是示出实施方式1的TFT的构成的俯视示意图。
图10是示出现有的移位寄存器的构成的框图。
图11是现有的移位寄存器所包含的单位电路的电路图。
图12示出现有的移位寄存器的时序图。
图13是示出现有的TFT的构成的俯视示意图。
图14是图13的放大图。
图15是图14的X1-X2线的截面图。
图16示出现有的移位寄存器的时序图。
图17是示出实施方式1的TFT的构成的俯视示意图。
图18是示出实施方式1的TFT的构成的俯视示意图。
具体实施方式
下面揭示实施方式，参照附图更详细地说明本发明，但本发明不仅限定于这些实施方式。
在下面的说明中，除非另有说明，将高电平电位设为VGH，将低电平电位设为VGL。另外，电源端子VSS设为与低电平电位VGL相等。此外，经由电路的某端子所输入或者输出的信号用与该端子相同的名称称呼。例如，将经由时钟端子CK所输入的信号称为时钟信号CK。n和m设为2以上的整数，i设为1以上n以下的整数，j设为1以上m以下的整数。
(实施方式1)
如图1所示，移位寄存器1通过将n个单位电路10多级连接而构成。单位电路10具有输入端子INa和INb、时钟端子CK和CKB、电源端子VSS、清除端子CLR、以及输出端子OUT。
从外部移位寄存器1提供起始脉冲SP、结束脉冲EP、2相的时钟信号CK1和CK2、清除脉冲CP、以及低电平电位VSS。起始脉冲SP输入到第1级的单位电路10的输入端子INa。结束脉冲EP输入到第n级的单位电路10的输入端子INb。时钟信号CK1输入到第奇数级的单位电路10的时钟端子CK和第偶数级的单位电路10的时钟端子CKB。时钟信号CK2输入到第偶数级的单位电路10的时钟端子CK和第奇数级的单位电路10的时钟端子CKB。清除脉冲CP输入到全部的单位电路10的清除端子CLR。低电平电位VSS输入到全部的单位电路10的电源端子VSS。单位电路10的输出信号OUT作为输出信号SROUT1～SROUTn输出到外部，并且输入到后一级的单位电路10的输入端子INa和前一级的单位电路10的输入端子INb。
如图2所示，各单位电路10包含作为n沟道型的TFT的晶体管11a～11j和电容12。晶体管11a的漏极连接到时钟端子CK，源极连接到输出端子OUT。晶体管11b的漏极和栅极连接到输入端子INa，源极连接到晶体管11a的栅极。在晶体管11a的栅极和源极间设有电容12。晶体管11c的漏极连接到输出端子OUT，晶体管11d的漏极连接到晶体管11a的栅极。晶体管11c和11d的栅极连接到输入端子INb，源极连接到电源端子VSS。
晶体管11e的漏极连接到输出端子OUT，栅极连接到时钟端子CKB，源极连接到电源端子VSS。晶体管11f的漏极连接到晶体管11a的栅极，栅极连接到清除端子，源极连接到电源端子VSS。
晶体管11g的漏极连接到晶体管11a的栅极，源极连接到电源端子VSS。在晶体管11g的栅极上连接着晶体管11h的源极和晶体管11i及11j的漏极。晶体管11h的漏极和栅极连接到时钟端子CKB。晶体管11i的栅极连接到晶体管11a的栅极，源极连接到电源端子VSS。晶体管11j的栅极连接到时钟端子CK，源极连接到电源端子VSS。
晶体管11a设于时钟端子CK与输出端子OUT之间，作为根据栅极电位来切换是否使时钟信号通过的输出晶体管(传输门)执行功能。另外，晶体管11a的栅极与输出端子OUT侧的导通端子(源极)进行电容耦合。因此，如后所述，在晶体管11a导通状态下，在时钟信号CK为高电平的期间，晶体管11a的栅极电位比时钟信号CK的高电平电位高。下面，将晶体管11a的栅极所连接的节点称为netA。
图3中示出移位寄存器1的时序图。
图3中图示出第奇数级的单位电路10的输入输出信号和节点netA的电压变化。从时钟端子CK对第奇数级的单位电路10输入时钟信号CK1，从时钟端子CKB对第奇数级的单位电路10输入时钟信号CK2。时钟信号CK1是电位为高电平的期间的长度比1/2周期稍短的时钟信号。时钟信号CK2是使时钟信号CK1延迟1/2周期的信号。即，时钟信号CK1和时钟信号CK2具有电位为高电平的期间相互不重叠的相位关系。
起始脉冲SP(未图示)在移位动作开始前以与时钟信号CK1的电位为高电平的期间相同的长度的时间为高电平。结束脉冲(未图示)在移位动作结束后以与时钟信号CK1的电位为高电平的期间相同的长度的时间为高电平。
在时刻t1，当输入信号INa(前一级的单位电路10的输出信号)从低电平变为高电平时，通过连接成二极管的晶体管11b，节点netA的电位也变为高电平，晶体管11a成为导通状态。
在时刻t2，当输入信号INa变为低电平时，晶体管11b为截止状态，节点netA为漂浮状态，但晶体管11a保持导通状态。
在时刻t3，当时钟信号CK(时钟信号CK1)从低电平变为高电平时，由于自举效应，节点netA的电位上升至时钟信号的振幅Vck(＝VGH-VGL)的2倍程度。晶体管11a的栅极电位充分高，所以时钟信号CK在电压不降低的情况下通过晶体管11a。
在从时钟信号CK为高电平的时刻t3至时刻t4的期间，节点netA的电位为Vck的2倍程度，输出信号OUT成为高电平。
在时刻t4，节点netA的电位成为高电平，输出信号OUT成为低电平。
在时刻t5，当输入信号INb(后一级的单位电路10的输出信号)从低电平变为高电平时，晶体管11c和11d为导通状态。在晶体管11c为导通状态的期间，对输出端子OUT施加低电平电位。另外，当晶体管11d为导通状态时，节点netA的电位变为低电平，晶体管11a为截止状态。
在时刻t6，当输入信号INb变为低电平时，晶体管11c和11d为截止状态。此时，节点netA为漂浮状态，但晶体管11a保持截止状态。直至输入信号INa变为下一高电平为止，理想情况下，晶体管11a保持截止状态，输出信号OUT保持低电平。
晶体管11e在时钟信号CKB(时钟信号CK2)为高电平时为导通状态。因此，每当时钟信号CKB为高电平，对输出端子OUT施加低电平电位。这样，晶体管11e具有将输出端子OUT重复地设定为低电平而使输出信号OUT稳定的功能。
晶体管11f在清除信号CLR(清除脉冲CP)为高电平时为导通状态。此时，对节点netA施加低电平电位。这样，晶体管11f具有将节点netA的电位初始化为低电平的功能。
晶体管11h在时钟信号CKB(时钟信号CK2)为高电平时为导通状态。此时，对节点netB施加时钟信号CKB的高电平电位。晶体管11i在节点netA的电位为Vck以上时为导通状态。此时，对节点netB施加低电平电位。晶体管11j在时钟信号CK(时钟信号CK1)为高电平时为导通状态。此时，对节点netB施加低电平电位。
因此，节点netB的电位在时钟信号CK为低电平、时钟信号CKB为高电平、且节点netA的电位为低电平时为高电平，在除此以外之时为低电平。晶体管11g在节点netB的电位为高电平时为导通状态。此时，对节点netA施加低电平电位。这样，晶体管11g～11j具有维持对节点netA的电位施加的低电平电位的功能。
如上所述，晶体管11c和11e是如下晶体管(低电平牵拉用的晶体管)：其为了在输出信号OUT输出时以外之时对输出端子OUT施加低电平电压而执行功能。
另一方面，晶体管11d、11f～11h以及11j是如下晶体管(低电平牵拉用的晶体管)：其在用于将晶体管11a(输出晶体管)设为导通状态的期间以外，为了对连接到晶体管11a的栅极的节点netA施加低电平电压而执行功能。
另外，晶体管11i是如下晶体管：其在输入信号Ina输入时为导通状态，为了对节点netB施加低电平电压而执行功能。由此使得在该期间中晶体管11g不成为导通状态，能对节点netA施加输入信号INa。这样，晶体管11i是如下晶体管：在用于将晶体管11a(输出晶体管)设为导通状态的期间，为了对连接到晶体管11g的栅极的节点netB施加低电平电压而执行功能。
移位寄存器1使用于例如显示装置的驱动电路等。图4是示出具备移位寄存器1的液晶显示装置的构成的框图。
如图4所示，本实施方式的液晶显示装置是有源矩阵型的显示装置，具备像素阵列2、显示控制电路3、栅极驱动器4以及源极驱动器5。在本实施方式中，移位寄存器1用作栅极驱动器4。
像素阵列2和栅极驱动器4形成于玻璃基板等透明的绝缘基板上，源极驱动器5形成于柔性印刷基板，显示控制电路102形成于控制基板。这样，栅极驱动器4在基板上与像素阵列2制成单片。称为栅极单片、无栅极驱动器、面板内置栅极驱动器、栅极嵌入式面板等的栅极驱动器全部能包含于栅极驱动器4。
像素阵列2包含n条扫描信号线G1～Gn、m条数据信号线S1～Sm、以及(m×n)个像素电路Pij。扫描信号线G1～Gn相互平行地配置，数据信号线S1～Sm以与扫描信号线G1～Gn正交的方式相互平行配置。在扫描信号线Gi和数据信号线Sj的交点附近配置有像素电路Pij。这样，(m×n)个像素电路Pij在行方向各m个、在列方向各n个地呈二维状(矩阵状)配置。扫描信号线Gi与配置于第i行的像素电路Pij共连，数据信号线Sj与配置于第j列的像素电路Pij共连。另外，像素电路Pij分别设有像素用TFT(未图示)作为开关元件，像素用TFT的栅极连接到扫描信号线Gi，该TFT的漏极连接到数据信号线Sj，像素用TFT的源极连接到像素电极(未图示)。
从本实施方式的液晶显示装置的外部提供水平同步信号HSYNC、垂直同步信号VSYNC等控制信号和显示数据DT。显示控制电路3基于这些信号针对栅极驱动器4输出时钟信号CK1和CK2、起始脉冲SP，针对源极驱动器5输出控制信号SC和显示数据DT。
栅极驱动器4由n级移位寄存器1构成。移位寄存器1基于时钟信号CK1和CK2将输出信号SROUT1～SROUTn逐个地依次控制为高电平(示出选择状态)。输出信号SROUT1～SROUTn分别赋予给扫描信号线G1～Gn。由此，扫描信号线G1～Gn逐条地依次被选择，1行的像素电路Pij一起被选择。
源极驱动器5基于控制信号SC和显示数据DT针对数据信号线S1～Sm施加与显示数据DT相应的电压。由此，对所选择的1行像素电路Pij写入与显示数据DT相应的电压。这样，液晶显示装置100显示图像。
图5～7中示出晶体管11a(输出晶体管)的结构。
如图5所示，晶体管11a是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管。此外，沟道宽度在1个晶体管整体中设定为例如数mm～数cm程度，沟道长度设定为例如数μm～数十μm程度。
如图7所示，在玻璃基板等透明的绝缘基板(未图示)上，按顺序层叠有由金属材料形成的栅极电极14、由SIN等含硅绝缘膜形成的栅极绝缘膜15、由非晶硅形成的i层16(半导体活性层)、由含有杂质(例如磷)的非晶硅形成的n+层17、由金属材料形成的源极电极18以及漏极电极19。
此外，像素用TFT也与构成移位寄存器1的TFT同样，是底栅型的薄膜晶体管。另外，栅极电极14由与像素用TFT的栅极电极相同的金属材料形成，栅极绝缘膜15由与像素用TFT的栅极绝缘膜相同的绝缘材料形成，i层16由与像素用TFT的i层相同的半导体材料形成，n+层17由与像素用TFT的n+层相同的材料形成，源极电极18和漏极电极19由与像素用TFT的源极电极和漏极电极相同的金属材料形成。
如图5所示，栅极电极14形成为俯视时为コ字状(带棱角的U字状)。栅极绝缘膜15以覆盖栅极电极14的方式一样地形成。i层16与栅极电极14同样，形成为俯视时为コ字状。i层16的大部分配置于形成有栅极电极14的区域内，但一部分以与后述的漏极分支部19b重叠的方式从形成有栅极电极14的区域突出。n+层17形成于i层16和源极电极18或者漏极电极19重叠的区域，分别对i层16和源极电极18以及漏极电极19进行欧姆连接。
源极电极18和漏极电极19俯视时分别为梳齿形。更详细地，源极电极18具有源极主干部18a和相当于梳齿、从源极主干部18a分支的多个源极分支部18b。源极主干部18a形成为俯视时为コ字状，在与栅极电极14重叠的区域内沿着栅极电极14的外周端配置。源极分支部18b形成为俯视时为直线状，配置于与栅极电极14重叠的区域内。另外，源极分支部18b从源极主干部18a朝向栅极电极14中央的间隙相互平行地延伸。
漏极电极19具有漏极主干部19a和相当于梳齿、从漏极主干部19a分支的多个漏极分支部19b。漏极主干部19a形成为俯视时为直线状，在栅极电极14中央的间隙中配置成与栅极电极14不重叠。漏极分支部19b形成为俯视时为直线状，从漏极主干部19a朝向源极分支部18b之间的间隙相互平行延伸。
这样，源极电极18和漏极电极19以源极分支部18b和漏极主干部19a啮合的方式相对地配置。
并且，如图5和6所示，栅极电极14在与漏极分支部19b重叠的区域内形成有缺口部14a。由此，能有效地减小在栅极电极14与漏极电极19之间产生的寄生电容13。因此，如图8所示，在晶体管11a为截止的状态下，能抑制节点netA的电位受到时钟信号CK的电位变化的影响而抖动，其结果是，能使移位寄存器1的动作稳定。
另一方面，在栅极电极14与源极电极18之间产生的寄生电容能作为有助于自举效应的电容、即电容12执行功能。因此，在栅极电极14的与源极电极18重叠的区域内未形成缺口部。
图9中示出晶体管11b和低电平牵拉用的晶体管(晶体管11c～11j)的结构。
如图9所示，这些晶体管的晶体管11a(输出晶体管)的结构上的不同在于：栅极电极14在与源极分支部18b重叠的区域内也具有缺口部14b。由此，不仅能在栅极电极14与漏极电极19之间，而且能在栅极电极14与源极电极18之间也有效地减小寄生电容的产生。因此，能有效地抑制在低电平牵拉用的晶体管中产生由于寄生电容引起的动作不良。另外，能抑制：由于晶体管11b的寄生电容，节点netA的电位的上升变钝而输出不足，或者在晶体管11b中产生放电。
上面，根据本实施方式，能抑制在输出晶体管为截止状态下节点netA的电位受到时钟信号CK的电位变化的影响而抖动。另外，能使低电平牵拉用的晶体管和晶体管11b良好地动作。因此，能使移位寄存器1的动作稳定。
此外，在实施方式1中对液晶显示装置进行了说明，但作为应用本发明的显示装置，只要是形成有包含TFT的移位寄存器的显示装置则没有特别限定，可以是例如有机或者无机EL显示器、等离子体显示器等。
另外，在晶体管11a中，如图17所示，栅极电极14可以在与漏极分支部19b重叠的区域内取代缺口部14a而形成有开口部24a。
同样，在晶体管11b和低电平牵拉用的晶体管(晶体管11c～11j)中，如图18所示，栅极电极14可以在与漏极分支部19b重叠的区域内取代缺口部14a而形成有开口部24a，另外，可以在与源极电极18重叠的区域内取代缺口部14b而形成有开口部24b。
通过这些方式，能减少寄生电容并且防止配线电阻的增加。当然，可以在各晶体管中混合存在着缺口部和开口部。
另外，栅极电极14的俯视形状不特别限定于コ字状(带棱角的U字状)，例如可以是矩形形状、L字状等。
此外，可以使源极分支部18b和漏极分支部19b分别相对于源极主干部18a和漏极主干部19a不正交，两者形成的角能任意设定。
并且，作为半导体材料不特别限定于非晶硅，可以是多晶硅、CG硅、微晶硅(μc-Si：微晶硅)等。但是，特别是使用非晶硅的TFT使驱动能力增大，因此当采用使沟道宽度增大的梳齿状的源极/漏极结构时有利。另一方面，由于梳齿状的源极/漏极结构，因此寄生电容容易增加。因此，通过利用非晶硅制作本发明的TFT，能大大减少寄生电容，所以移位寄存器的成品率显著提高，能实现大幅的成本下降。
本申请以2009年11月25日申请的日本专利申请2009-267938号为基础，基于巴黎公约乃至进入国的法规要求优先权。该申请的全部内容编入到本申请中作为参照。
附图标记说明
1：移位寄存器
2：像素阵列
3：显示控制电路
4：栅极驱动器
5：源极驱动器
10：单位电路
11a～11j：晶体管
12、13：电容
14：栅极电极
14a、14b：缺口部
15：栅极绝缘膜
16：i层
17：n+层
18a：源极主干部
18b：源极分支部
19a：漏极主干部
19b：漏极分支部
24a、24b：开口部

Claims (8)

1.一种移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方，上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过，上述移位寄存器的特征在于，
上述薄膜晶体管是上述输出晶体管，
上述缺口部和开口部的至少一方设于与上述源极电极和上述漏极电极中的连接到上述时钟端子的电极重叠的区域内。
2.根据权利要求1所述的移位寄存器，其特征在于，上述缺口部和开口部没有设于与上述源极电极和上述漏极电极中的连接到上述输出端子的电极重叠的区域内。
3.一种移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方，上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过，上述移位寄存器的特征在于，
上述薄膜晶体管是在上述输出信号输出时以外之时用于对上述输出端子施加低电平电压的晶体管，
上述缺口部和开口部的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
4.一种移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方，上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过，上述移位寄存器的特征在于，
上述薄膜晶体管是在用于将上述输出晶体管设为导通状态的期间以外用于对连接到上述输出晶体管的栅极的节点施加低电平电压的晶体管，
上述缺口部和开口部的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
5.一种移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方，上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过，上述移位寄存器的特征在于，
上述移位寄存器包含第1晶体管，上述第1晶体管的源极或者漏极连接到上述输出晶体管的栅极，
上述薄膜晶体管是在用于将上述输出晶体管设为导通状态的期间用于对连接到上述第1晶体管的栅极的节点施加低电平电压的晶体管，
上述缺口部和开口部的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
6.一种移位寄存器，包含薄膜晶体管而构成，上述薄膜晶体管具有源极电极、漏极电极以及栅极电极，上述薄膜晶体管是具有梳齿状的源极/漏极结构的底栅型的薄膜晶体管，上述栅极电极在与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内的至少一方设有缺口部和开口部的至少一方，上述移位寄存器具备输入时钟信号的时钟端子和输出输出信号的输出端子，上述移位寄存器包含输出晶体管，上述输出晶体管设于上述时钟端子和上述输出端子之间，根据栅极电位来切换是否使上述时钟信号通过，上述移位寄存器的特征在于，
上述移位寄存器包含多级连接的多个单位电路而构成，并且具备输入起始脉冲或者前一级的输出信号的输入端子，
上述薄膜晶体管是源极和漏极的一方连接到上述输出晶体管的栅极，源极和漏极的另一方和栅极连接到上述输入端子的晶体管，
上述缺口部和开口部的至少一方设于与上述源极电极重叠的区域内和与上述漏极电极重叠的区域内。
7.根据权利要求1、3～6中的任一项所述的移位寄存器，其特征在于，上述薄膜晶体管使用非晶硅形成。
8.一种显示装置，其特征在于，具备：
呈矩阵状排列的多个像素电路；以及
包含权利要求1、3～6中的任一项所述的移位寄存器的驱动器。
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