JPWO2011135873A1 - シフトレジスタおよび表示装置 - Google Patents

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Abstract

シフトレジスタ段の第１のトランジスタが備える２つのソース／ドレイン電極（Ｔｒ４ｓ、Ｔｒ４ｄ）の少なくとも一方に対して、上記第１のトランジスタのゲート電極（Ｔｒ４ｇ）と反対側で膜厚方向に対向する容量電極（ＣＡＰｍ）を備えている。容量電極（ＣＡＰｍ）と、容量電極（ＣＡＰｍ）に対向するいずれか一方のソース／ドレイン電極（Ｔｒ４ｓ、Ｔｒ４ｄ）とのいずれか一方は、シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されている。

Description

本発明は、表示パネルのゲートドライバなどに用いられるシフトレジスタの回路パターンレイアウトに関する。
近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
図１５に、特許文献１に記載されたこのようなゲートモノリシック技術によって形成されるゲート駆動部４００のブロック図を示す。
当該ゲート駆動部４００は、それぞれがゲート線に対応して連結されたステージ４１０が、複数縦続接続された構成をなす。各ステージ４１０はセット端子Ｓ、ゲート電圧端子ＧＶ、一対のクロック端子ＣＫ１・ＣＫ２、リセット端子Ｒ、そしてゲート出力端子ＯＵＴ１およびキャリー出力端子ＯＵＴ２を有している。
各ステージ、例えば、ｊ番目ステージＳＴｊのセット端子Ｓには前段ステージＳＴｊ−１のキャリー出力、つまり、前段キャリー出力Ｃｏｕｔ（ｊ−１）が入力され、リセット端子Ｒには後段ステージＳＴｊ＋１のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋１）が入力される。クロック端子ＣＫ１・ＣＫ２にはクロック信号ＣＬＫ１・ＣＬＫ２が入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力される。ただし、１番目ステージＳＴｊのセット端子Ｓには走査開始信号ＳＴＶが入力される。
ゲート出力端子ＯＵＴ１はゲート出力Ｇｏｕｔ（ｊ）を出力し、キャリー出力端子ＯＵＴ２はキャリー出力Ｃｏｕｔ（ｊ）を出力する。
次に、図１６に、ステージ４１０の構成を示す。
ステージ４１０は、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を含んでいる。
この構成のステージ４１０の動作を簡単に説明すると、前段キャリー出力Ｃｏｕｔ（ｊ−１）がＨｉｇｈのときにプルアップ駆動部４３０のトランジスタＭ４がＯＮ状態となってキャパシタＣ３が充電されて接続点Ｊ１がＨｉｇｈになる。このとき出力部４５０のトランジスタＭ１０・Ｍ１１がＯＮ状態となるが、クロック信号ＣＬＫ１がＨｉｇｈのときにブートストラップ容量であるキャパシタＣ３を介して接続点Ｊ１の電位が突き上げられるため、ゲート出力Ｇｏｕｔ（ｊ）およびキャリー出力Ｃｏｕｔ（ｊ）として十分なＨｉｇｈが得られる。後段ゲート出力Ｇｏｕｔ（ｊ＋１）がＨｉｇｈになると、トランジスタＭ５・Ｍ１３がＯＮ状態となって接続点Ｊ１・Ｊ２をＬｏｗにリセットする。
その他の、入力部４２０、プルアップ駆動部４３０、および、プルダウン駆動部４４０の構成は、接続点Ｊ１・Ｊ２を適切にＨｉｇｈあるいはＬｏｗに保つための回路である。
次に、図１７に、トランジスタＭ１０のパターンレイアウトを示す。トランジスタＭ１０はゲート出力Ｇｏｕｔ（ｊ）を行うトランジスタであるので、大きなゲート幅（チャネル幅）を要する。従って、一対のドレイン／ソース電極となる入力電極７３と出力電極７５とがそれぞれくし歯状に構成されて互いに噛み合うように配置される。
くし歯状の入力電極７３はそれぞれ入力信号線連結部７２に接続されている。入力信号線連結部７２には入力信号線７０ａが接続されている。くし歯状の出力電極７５はそれぞれ出力信号線連結部７６に接続されている。出力信号線連結部７６は出力電極拡張部７９に接続されている。
そして、トランジスタＭ１０のゲートとソースとの間にキャパシタＣ３を形成するために、ゲート電極である制御電極１２５と出力電極拡張部７９とが互いに膜厚方向に対向するように配置される。さらに、制御電極１２５との間に出力電極拡張部７９を膜厚方向に挟むように補助電極８３が配置され、制御電極１２５と補助電極８３とは接触孔１８３を介して互いに接続されている。
出力電極拡張部７９は接触孔１８６を介して連結補助部材８４に接続されている。連結補助部材８４には出力信号線７０ｂが接続されている。連結補助部材８４はさらに接触孔１８８を介して連結部１２９に接続されている。連結部１２９にはゲート線１２１が接続されている。
日本国公開特許公報「特開２００５−３５２４５５号公報（公開日：２００５年１２月２２日）」 日本国公開特許公報「特開平１１−１９０８５７号公報（公開日：１９９９年７月１３日）」
特許文献１のキャパシタＣ３は、図１７の説明に記載したように、出力トランジスタであるトランジスタＭ１０の領域に隣接する領域に、制御電極１２５と出力電極拡張部７９と補助電極８３とが膜厚方向に絶縁膜を介して積層された構成をなす。これにより、図１８に示すように、出力電極拡張部７９に相当するソースメタル１０２と制御電極１２５に相当するゲートメタル１０１とが膜厚方向に対向することにより形成される容量Ｃ１０１と、ソースメタル１０２と補助電極８３に相当する画素電極層１０３とが膜厚方向に対向することにより形成される容量Ｃ１０２とが並列に接続されて、キャパシタＣ３に相当するブートストラップ容量が形成される。
しかしながら、出力トランジスタはゲート幅が非常に大きいことから素子サイズが非常に大きいため、ブートストラップ容量として機能させるキャパシタＣ３の素子面積も相応に大きくなる。従って、このような大面積の容量を大面積の出力トランジスタに隣接して設けると、表示パネルの額縁面積が増大してしまう。
このように、従来のゲートモノリシック技術により形成されるシフトレジスタには、出力トランジスタに接続されるブートストラップ容量が大面積を要し、表示パネルの額縁面積を増大させてしまうという問題があった。或いは、十分なブートストラップ容量を形成することができずに、シフトレジスタ段の安定した駆動ができないという問題があった。
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタ、およびそれを備えた表示装置を実現することにある。
本発明のシフトレジスタは、上記課題を解決するために、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、
上記容量電極と、上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極とのいずれか一方は、上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されていることを特徴としている。
上記の発明によれば、第１のトランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間に、ある容量を形成する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、ほぼアクティブ領域と膜厚方向に対向する領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。
以上により、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１のトランジスタがシフトレジスタ段の出力トランジスタである場合には、以下の効果を奏する。すなわち、十分なブートストラップ容量を形成することができ、シフトレジスタ段の安定した駆動が可能になるという効果、また、第１のトランジスタのゲート電極と、第１のトランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間にブートストラップ容量などの容量を追加する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、ほぼアクティブ領域と膜厚方向に対向する領域を用いて追加することが可能になるという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、第１のトランジスタであって、
他の素子から上記第１のトランジスタのゲート電極および２つのソース／ドレイン電極のうちの一電極に接続される第１の配線と、さらなる他の素子から上記第１のトランジスタの上記ゲート電極および上記２つのソース／ドレイン電極のうちの異なる一電極に接続される第２の配線とが互いに膜厚方向に対向して配置された、上記第１のトランジスタを備えており、
上記第１の配線と上記第２の配線とには、互いに異なるメタル層が用いられていることを特徴としている。
上記の発明によれば、既設の異なる配線領域を互いに対向配置することによって第１のトランジスタに容量を追加することが可能になる。
これにより、第１のトランジスタの任意の電極間に容量を追加する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、既設の配線領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。
以上により、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１のトランジスタがシフトレジスタ段の出力トランジスタである場合には、十分なブートストラップ容量を形成することができ、シフトレジスタ段の安定した駆動が可能になるという効果を奏する。
また、配線のメタル層をそのまま容量の追加に用いることができるため、メタル層の加工に用いるフォトマスクでパターン形成が可能となってプロセス工程の複雑化を伴うことがないとともに、容量電極材料を新規に追加する必要がないという効果を奏する。
本発明のシフトレジスタは、上記課題を解決するために、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
ソース／ドレインメタル層を用いて形成されている第３の配線が上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されており、
上記第３の配線が、ゲートメタル層と上記ゲートメタル層に接続された第１の電極との間に、上記ゲートメタル層と上記第１の電極との両方に膜厚方向に対向する領域を有するように配置されていることを特徴としている。
上記の発明によれば、第３の配線がゲートメタル層と第１の電極との間に配置されて両者との間の容量を追加することが可能になる。第３の配線がゲートメタル層と第１の電極との間に配置されているので、ゲートメタル層および第１の電極に伝搬される電界ノイズが第３の配線を介して出力トランジスタの制御電極に伝搬されにくくなる。従って、シフトレジスタ段の誤動作を抑制するために必要な制御電極の容量が小さくてすむため、シフトレジスタが省面積化されるという効果を奏する。また、シフトレジスタが省面積化されることにより、額縁領域が小さく抑制された表示装置を実現することができるという効果を奏する。
本発明のシフトレジスタは、以上のように、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、
上記容量電極と、上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極とのいずれか一方は、上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されている。
また、本発明のシフトレジスタは、以上のように、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、第１のトランジスタであって、
他の素子から上記第１のトランジスタのゲート電極および２つのソース／ドレイン電極のうちの一電極に接続される第１の配線と、さらなる他の素子から上記第１のトランジスタの上記ゲート電極および上記２つのソース／ドレイン電極のうちの異なる一電極に接続される第２の配線とが互いに膜厚方向に対向して配置された、上記第１のトランジスタを備えており、
上記第１の配線と上記第２の配線とには、互いに異なるメタル層が用いられている。
また、本発明のシフトレジスタは、以上のように、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
ソース／ドレインメタル層を用いて形成されている第３の配線が上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されており、
上記第３の配線が、ゲートメタル層と上記ゲートメタル層に接続された第１の電極との間に、上記ゲートメタル層と上記第１の電極との両方に膜厚方向に対向する領域を有するように配置されている。
以上により、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタを実現することができるという効果を奏する。
本発明の実施形態を示すものであり、第１実施形態におけるパターンレイアウトを説明する平面図である。 第１実施形態におけるコンタクト部のパターンレイアウトを説明する図であって、（ａ）はコンタクト部の平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図である。 第１実施形態におけるコンタクト部の接続関係を示す斜視図である。 第１実施形態における第１の変形例のパターンレイアウトを説明する平面図であって、（ａ）は第１例の平面図、（ｂ）は第２例の平面図である。 第１実施形態における第２の変形例のパターンレイアウトを説明する図であって、（ａ）はコンタクト部の平面図、（ｂ）は（ａ）のＢ−Ｂ’線断面図である。 第１実施形態における第３の変形例のパターンレイアウトを説明する図であって、（ａ）は大きな厚みの絶縁膜を用いた容量の断面図、（ｂ）は小さな厚みの絶縁膜を用いた容量の断面図である。 第１実施形態における第４の変形例のコンタクト部のパターンレイアウトを説明する図である。 第１実施形態における第５の変形例のコンタクト部の接続関係を示す図であって、（ａ）はコンタクト部の斜視図、（ｂ）はコンタクト部の平面図および断面図である。 本発明の実施形態を示すものであり、第２実施形態におけるパターンレイアウトを説明する平面図である。 本発明の実施形態を示すものであり、第３実施形態におけるパターンレイアウトの一部を説明する斜視図である。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図１１の表示装置に備えられるシフトレジスタの構成を示すブロック図である。 図１２のシフトレジスタの各シフトレジスタ段を説明する図であって、（ａ）はシフトレジスタ段の回路図、（ｂ）はシフトレジスタ段の動作を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第１のトランジスタを説明する図であって、（ａ）は第１のトランジスタが出力トランジスタである場合の例を示す回路図、（ｂ）は第１のトランジスタが出力トランジスタとは異なるトランジスタである場合の第１の例を示す回路図、（ｃ）は第１のトランジスタが出力トランジスタとは異なるトランジスタである場合の第２の例を示す回路図である。 従来技術を示すものであり、シフトレジスタの構成を示すブロック図である。 図１５のシフトレジスタ段の構成を示す回路図である。 図１５のシフトレジスタ段のパターンレイアウトを示す平面図である。 従来技術を示すものであり、ブートストラップ容量が構成された箇所の接続関係を示す斜視図である。
本発明の実施形態について図１〜図１４を用いて説明すれば、以下の通りである。
図１１に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
表示パネル１２は、ガラス基板上にアモルファスシリコンを用いたＴＦＴを用いて表示領域１２ａ、複数のゲートバスライン（走査信号線）ＧＬ…、複数のソースバスライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作り込まれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコン、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などを用いたＴＦＴを用いて表示パネル１２を作製することもできる。後述の各実施例では、アモルファスシリコンを用いたＴＦＴを用いる構成に適した例を挙げていく。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
ゲートドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートバスラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲートドライバが、表示パネル１２上で表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートバスラインＧＬを走査するようになっていてもよい。また、表示領域１２ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域に設けられたゲートドライバと他方側に隣接する領域に設けられたゲートドライバとが、互いに同じゲートバスラインＧＬを走査するようになっていてもよい。これらのゲートドライバは、表示パネル１２に表示領域１２ａとモノリシックに作り込まれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースバスラインＳＬ…のそれぞれにデータ信号を供給する。ソースドライバ１６は、表示パネル１２に表示領域１２ａとモノリシックに作り込まれていてもよい。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
次に、ゲートドライバ１５が備えるシフトレジスタの構成について説明する。
図１２に、上記シフトレジスタとしてのシフトレジスタ１の構成を示す。
当該シフトレジスタ１は、各シフトレジスタ段ＳＲｋ（ｋは自然数）が縦続接続された構成を有している。各シフトレジスタ段ＳＲｋは、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＫＡ・ＣＫＢを備えている。各シフトレジスタ段ＳＲｋ（ｋ≧２）において、セット端子ＳＥＴには前段ＳＲｋ−１の出力信号ＧＯＵＴ（出力端子ＯＵＴの符号で代用する）がシフトパルスとして入力される。初段ＳＲ１のセット端子ＳＥＴにはゲートスタートパルスＧＳＰがシフトパルスとして入力される。出力端子ＧＯＵＴは、対応する走査信号線ＧＬｋに出力信号Ｇｋを出力する。リセット端子ＲＥＳＥＴには、次段ＳＲｋ＋１の出力信号ＧＯＵＴがリセットパルスとして入力される。Ｌｏｗ電源入力端子ＶＳＳには、各シフトレジスタ段ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳ（Ｌｏｗ電源入力端子ＶＳＳの符号で代用する）が入力される。クロック入力端子ＣＫＡとクロック端子ＣＫＢとのうちの一方にクロック信号ＣＫ１が入力されるとともに他方にクロック信号ＣＫ２が入力され、隣接する段間でクロック入力端子ＣＫＡに入力されるクロック信号とクロック入力端子ＣＫＢに入力されるクロック信号とが交互に入れ替わるようになっている。
クロック信号ＣＫ１・ＣＫ２は、図１３の（ｂ）に示すような波形（ＣＫＡおよびＣＫＢを参照）を有している。クロック信号ＣＫ１・ＣＫ２は、互いのクロックパルスが重ならないノンオーバーラッピングクロック信号である。ここでは、一例として、クロック信号ＣＫ１のクロックパルスはクロック信号ＣＫ２のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ２のクロックパルスはクロック信号ＣＫ１のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。すなわち、クロック信号ＣＫ１とクロック信号ＣＫ２とは互いに波形が等しく、互いのクロック位相が１８０度ずれている。
従って、ここでは、クロック入力端子ＣＫＡにクロック信号ＣＫ１が入力されるとともにクロック入力端子ＣＫＢにクロック信号ＣＫ２が入力される段と、クロック入力端子ＣＫＡにクロック信号ＣＫ２が入力されるとともにクロック入力端子ＣＫＢにクロック信号ＣＫ１が入力される段との両方が表現されている。
次に、図１３の（ａ）に各シフトレジスタ段ＳＲｋの構成を示す。
シフトレジスタ段ＳＲｋは、トランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４および容量ＣＡＰを備えている。出力トランジスタであるトランジスタ（第１のトランジスタ）Ｔｒ４には、容量ＣＡＰがブートストラップ容量として接続されている。上記トランジスタは全てｎチャネル型のＴＦＴである。なお、容量ＣＡＰを始めとする付加容量が形成される対象となる第１のトランジスタは、出力トランジスタに限らない。これについては後段で詳述する。
トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｑｎ−１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰは、トランジスタＴｒ４のゲートとソースとの間に接続されている。容量ＣＡＰの、トランジスタＴｒ４のゲートと接続されている側の一端をノードｎｅｔＡと称する。
トランジスタＴｒ２において、ゲートはクロック入力端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｑｎ＋１に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
次に、図１３の（ｂ）を用いて、図１３の（ａ）の構成のシフトレジスタ段ＳＲｋの動作について説明する。
セット入力端子Ｑｎ−１にシフトパルスが入力されると、トランジスタＴｒ１がＯＮ状態となり、容量ＣＡＰを充電する。このシフトパルスは、シフトレジスタ段ＳＲ１についてはゲートスタートパルスＧＳＰ１であり、それ以外のシフトレジスタ段ＳＲｉについては前段の出力信号Ｇｋ−１である。容量ＣＡＰが充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号ＣＫ１またはＣＫ２がトランジスタＴｒ４のソースに現れるが、次にクロック入力端子ＣＫＡにクロックパルスが入力された瞬間に容量ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、出力信号Ｇｋのゲートパルスとなる。
セット入力端子Ｑｎ−１へのシフトパルスの入力が終了すると、トランジスタＴｒ４がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｑｎ＋１に入力されるリセットパルスによってトランジスタＴｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源ＶＳＳの電位とする。
その後、再びセット入力端子Ｑｎ−１にシフトパルスが入力されるまでは、クロック入力端子ＣＫＢに入力されるクロック信号ＣＫ２またはＣＫ１のクロックパルスによって、トランジスタＴｒ２が周期的にＯＮ状態となることにより、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源電位にリフレッシュする、すなわちゲートバスラインＧＬｋをＬｏｗに引く。
このようにして、ゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…に順次ゲートパルスが出力されていく。
次に、上記シフトレジスタ段ＳＲｋにおける出力トランジスタとしてのトランジスタＴｒ４と、ブートストラップ容量としての容量ＣＡＰとのパターンレイアウトについて説明する。
図１に、トランジスタＴｒ４および容量ＣＡＰのパターンを表示パネル１２の上面側（表示面側）から見た平面図を示す。
トランジスタＴｒ４は、ゲート電極Ｔｒ４ｇ、ソース電極（第１ソース／ドレイン電極）Ｔｒ４ｓ、および、ドレイン電極（第２ソース／ドレイン電極）Ｔｒ４ｄを備えている。第１ソース／ドレイン電極と第２ソース／ドレイン電極とは、トランジスタＴｒ４が備える２つのソース／ドレイン電極の一方と他方とであり、ドレイン電極を第１ソース／ドレイン電極、ソース電極を第２ソース／ドレイン電極としてもよい。
ここでは、通常のボトムゲート型ＴＦＴのように、表示パネル１２の上面から見た場合の下層側から上層側へ向って順に、ゲート電極Ｔｒ４ｇとソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄとが積層されている。ゲート電極Ｔｒ４ｇとソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄとの間には、ゲート絶縁膜、シリコンｉ半導体層、およびシリコンｎ＋半導体層がこの順で上層側へ向って積層されている。
ソース電極Ｔｒ４は、パネル平面上で互いに平行に延びる複数のソースフィンガー電極（第１の部分）Ｔｒ４ｓ１…と、これら複数のソースフィンガー電極Ｔｒ４ｓ１…の分岐元としてソースフィンガー電極Ｔｒ４ｓ１…に共通に接続されているソース接続電極（第２の部分）Ｔｒ４ｓ２とを備えているくし歯状の電極である。同様に、ドレイン電極Ｔｒ４は、パネル平面上で互いに平行に延びる複数のドレインフィンガー電極（第１の部分）Ｔｒ４ｄ１…と、これら複数のドレインフィンガー電極Ｔｒ４ｄ１…の分岐元としてドレインフィンガー電極Ｔｒ４ｄ１…に共通に接続されているドレイン接続電極（第２の部分）Ｔｒ４ｄ２とを備えているくし歯状の電極である。
ソースフィンガー電極Ｔｒ４ｓ１…とドレインフィンガー電極Ｔｒ４ｄ１…とは、パネル平面上で互いに１本ずつ噛み合うように配置されており、互いに隣接するソースフィンガー電極Ｔｒ４ｓ１とドレインフィンガー電極Ｔｒ４ｄ１との直下を含めた両者の間のシリコンｉ半導体層領域がトランジスタＴｒ４のチャネル領域を形成するアクティブ領域Ｔｒ４ａとなっている。
ソース接続電極Ｔｒ４ｓ２は、トランジスタＴｒ４外への接続配線２５に接続されており、ドレイン接続電極Ｔｒ４ｄ２は、トランジスタＴｒ４外への接続配線２６に接続されている。例えば、ソース接続電極Ｔｒ４ｓ２は、接続配線２５として図１３の（ａ）における出力端子ＧＯＵＴに接続された配線に接続されており、ドレイン接続電極Ｔｒ４ｄ２は、接続配線２６として図１３の（ａ）におけるクロック入力端子ＣＫＡに接続された配線に接続されている。
ゲート電極Ｔｒ４ｇは当該アクティブ領域Ｔｒ４ａの直下に拡がっており、ドレイン接続電極Ｔｒ４ｄ２と膜厚方向に対向する位置までには至らないが、ソース接続電極Ｔｒ４ｓ２と膜厚方向に対向する位置にまでは至っている。これにより、ゲート電極Ｔｒ４ｇとソース電極Ｔｒ４ｓとの間の容量を極力大きくなるように確保している。
また、ゲート電極Ｔｒ４ｇは、コンタクト部Ｔｒ４ｃにおいて、他の素子との接続配線３１に電気的に接続されているとともに、容量ＣＡＰのノードｎｅｔＡ側の一端となる容量電極ＣＡＰｍに電気的に接続されている。ここで、上記接続配線３１は、図１３の（ａ）においてはノードｎｅｔＡに接続された配線に相当し、ソース／ドレイン電極に用いられるメタル層によって形成されている。
容量電極ＣＡＰｍは透明電極であるＩＴＯやＩＺＯなどの画素電極層で形成されており、ソースフィンガー電極Ｔｒ４ｓ１…とソース接続電極Ｔｒ４ｓ２とドレインフィンガー電極Ｔｒ４ｄ１…とに、上層側で膜厚方向に対向するように拡がっている。容量電極ＣＡＰｍはドレイン接続電極Ｔｒ４ｄ２とは膜厚方向に対向していない。
図２の（ａ）および（ｂ）に、コンタクト部Ｔｒ４ｃの詳細な構成を示す。図２の（ｂ）は図２の（ａ）のＡ−Ａ’線断面図である。
図２の（ａ）に示すように、コンタクト部Ｔｒ４ｃは、接続配線３１で形成される矩形状環部３２の内側領域に設けられたコンタクトホール３３ａを介して、接続配線３１とゲート電極Ｔｒ４ｇと容量電極ＣＡＰｍとを互いに電気的に接続する構成を有している。このコンタクト部Ｔｒ４ｃは、接続配線３１を構成するメタル層を、トランジスタＴｒ４のゲート電極Ｔｒ４ｇを構成するメタル層に切り替える部分の領域を利用して構成することができる。そして、この場合に、容量電極ＣＡＰｍには当該切り替える部分に存在する画素電極層を利用することができる。
また、矩形状環部３２のソース接続電極Ｔｒ４ｓ２側の一辺から、矩形状環部３２の内側領域の中心部へ向って引き出された接続配線３１の引き出し部３２ａが設けられている。
図２の（ｂ）に示すように、コンタクト部Ｔｒ４ｃにおいては、下層側から、ガラス基板（基板）３５、ゲート電極Ｔｒ４ｇ、ゲート絶縁膜３６、下層側のシリコンｉ半導体層３４ａおよび上層側のシリコンｎ＋半導体層３４ｂからなる半導体層３４、下層側のＴｉ層３１ａおよび上層側のＡｌ層３１ｂからなる接続配線３１、ＳｉＮｘやＳｉＯ２などの無機絶縁膜からなるパッシベーション膜３７、有機絶縁膜３８、および、容量電極ＣＡＰｍが順に積層された構成をなしている。
コンタクトホール３３ａは、有機絶縁膜３８、パッシベーション膜３７、および、ゲート絶縁膜３６を貫通するように形成されている。コンタクトホール３３ａの底部において、ゲート電極Ｔｒ４ｇと容量電極ＣＡＰｍとがコンタクトしている。また、引き出し部３２ａ上の領域においては、引き出し部３２ａの先端側から、シリコンｉ半導体層３４ａ、シリコンｎ＋半導体層３４ｂ、Ｔｉ層３１ａ、および、Ａｌ層３１ｂのそれぞれが順に露出するように、階段状のパターンエッチングが施されている。この階段状のパターンにおいて、接続配線３１と容量電極ＣＡＰｍとがコンタクトしている。
コンタクトホール３３ａは、１枚のフォトマスクを用いて形成することができる。より具体的には、例えば、まず１枚のフォトマスクを用いて有機絶縁膜３８にコンタクトホールを形成し、次いで、この有機絶縁膜３８のコンタクトホールのパターンと、接続配線３１および半導体層３４をマスクにして、パッシベーション膜３７とゲート絶縁膜３６とを連続的にエッチングする。こうして形成されたコンタクトホール３３ａ上に容量電極ＣＡＰｍが積層およびパターニングされる。
このコンタクト部Ｔｒ４ｃの構成によれば、図３に示すように、ゲート電極Ｔｒ４ｇと接続配線３１とは、容量電極ＣＡＰｍを介して互いに間接的に電気的接続された状態となる。
このようにして、容量電極ＣＡＰｍは、ソース／ドレイン電極（ここではソースフィンガー電極Ｔｒ４ｓ１…とソース接続電極Ｔｒ４ｓ２とドレインフィンガー電極Ｔｒ４ｄ１…）との間で第１の容量を形成する。そして、容量電極ＣＡＰｍがコンタクト部Ｔｒ４ｃを介してゲートメタルＴｒ４ｇと接続されている、すなわちトランジスタＴｒ４の制御電極であるノードｎｅｔＡと電気的に接続されていることから、第１の容量のうち容量電極ＣＡＰｍとソース電極Ｔｒ４ｓ（ソースフィンガー電極Ｔｒ４ｓ１…およびソース接続電極Ｔｒ４ｓ２）との間で形成される第２の容量と、ゲート電極Ｔｒ４ｇとソース電極Ｔｒ４ｓとの間で形成される第３の容量との合成容量によってトランジスタＴｒ４のゲート−ソース間のほぼ全容量が形成される。このうち第２の容量をここでは特に容量ＣＡＰであるとする。
さらに第２の容量は、容量電極ＣＡＰｍとドレインフィンガー電極Ｔｒ４ｄ１…との間に形成される容量よりも大きいので、容量電極ＣＡＰｍと一方のソース／ドレイン電極であるソース電極Ｔｒ４ｓとの間の容量は、容量電極ＣＡＰｍと他方のソース／ドレイン電極であるドレイン電極Ｔｒ４ｄとの間の容量よりも大きい。
以上のような容量電極ＣＡＰｍが備えられていることは、一般には、シフトレジスタの出力トランジスタにおけるゲート電極と、出力トランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間に容量を追加するために、当該出力トランジスタの一方のソース／ドレイン電極に対してゲート電極と反対側で膜厚方向に対向する容量電極が備えられていることを表す。
また、これは、一般には、シフトレジスタの出力トランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方に対して、当該出力トランジスタの一方のソース／ドレイン電極に対してゲート電極と反対側で膜厚方向に対向する容量電極が備えられていることを表す。すなわち、上記例のように容量電極ＣＡＰｍが出力トランジスタのゲート電極に接続されていない構成でも、同様にソース／ドレイン電極に膜厚方向に対向する容量電極の配置が可能である。
これにより、出力トランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間に、ある容量を形成する場合に、あるいは、出力トランジスタのゲート電極と、出力トランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間に容量を追加する場合に、従来のように出力トランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、ほぼアクティブ領域と膜厚方向に対向する領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。また、上記アクティブ領域上の、他に使用用途が無いことから従来除去されていた画素電極層をそのまま容量電極として用いることができるため、画素電極層の加工に用いるフォトマスクでパターン形成が可能となってプロセス工程の複雑化を伴うことがないとともに、容量電極材料を新規に追加する必要がない。
また、ゲート電極と一方のソース／ドレイン電極との間の容量を、ゲート電極と他方のソース／ドレイン電極との間の容量よりも大きくしたい場合に、ソース接続電極Ｔｒ４ｓと容量電極ＣＡＰｍとの関係のように、大きくしたいほうの容量の一部を出力トランジスタのアクティブ領域外に配置される部分で形成されるようにすることができる。
また、容量電極とゲート電極とを接続する箇所を、出力トランジスタの外部からゲート電極に接続される接続配線を構成するメタル層を出力トランジスタのゲート電極を構成するメタル層に切り替える部分の領域を利用して構成することができるため、配線接続部の数および占有面積を節約することができる。従って、それだけ駆動回路部分の領域を大きく確保して、駆動回路の寸法拡大すなわち電流駆動能力の拡大を図ることができる。
なお、図１の構成について、トランジスタＴｒ４をトップゲート型のＴＦＴとする場合には、ソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄに対して、ゲート電極Ｔｒ４ｇと容量電極ＣＡＰｍとの上下関係を入れ替えたものとすればよい。
次に、図４の（ａ）に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第１の変形例の第１例の構成を示す。
第１の変形例の第１例の構成は、図１のパターンレイアウトにおける容量電極ＣＡＰｍを、ソースフィンガー電極Ｔｒ４ｓ１…およびソース接続電極Ｔｒ４ｓ２には膜厚方向に対向するが、ドレインフィンガー電極Ｔｒ４ｄ１…およびドレイン接続電極Ｔｒ４ｄ２には膜厚方向に対向しない容量電極ＣＡＰｍ’としたものである。この場合には、ゲート電極Ｔｒ４ｇとソース電極Ｔｒ４ｓとの間にのみ、追加する容量が形成される。従って、ここでは容量電極ＣＡＰｍがソース／ドレイン電極との間で形成する第１の容量は、容量電極ＣＡＰｍがソース電極Ｔｒ４ｓとの間で形成する第２の容量に等しい。
図４の（ａ）の構成により、出力トランジスタが備える２つのソース／ドレイン電極のいずれか一方との間に、ある容量を形成する場合、および、出力トランジスタのゲート電極と、出力トランジスタが備える２つのソース／ドレイン電極のいずれか一方との間に容量を追加する場合の構成が提供される。
また、図４の（ａ）の構成では、容量電極ＣＡＰｍは、トランジスタＴｒ４の、ソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄに膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層と、重なり領域を有するように対向している。この構成によれば、容量電極とソース／ドレイン電極との重なり面積が大きいので、より効率的に容量を大きく確保できる。
次に、図４の（ｂ）に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第１の変形例の第２例の構成を示す。
第１の変形例の第２例の構成は、図４の（ａ）の構成において、容量電極ＣＡＰｍが、トランジスタＴｒ４のソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄに膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層とは対向しないようにした容量電極ＣＡＰｍ’に置き換えられたものである。特に図４の（ｂ）では、容量電極ＣＡＰｍのパターンが、膜厚方向に見てソースフィンガー電極Ｔｒ４ｓ１…およびソース接続電極Ｔｒ４ｓ２のパターンの内側に入るように形成されている。この構成によれば、製造工程において、ソース／ドレイン電極に対して容量電極の位置がずれて形成された場合でも、容量の大きさの変化量が小さく、安定した大きさの容量を形成することができる。
図４の（ａ）あるいは（ｂ）の構成により、出力トランジスタが備える２つのソース／ドレイン電極のうち所望の一方に対して容量を形成あるいは追加することができる。
次に、図５の（ａ）および（ｂ）に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第２の変形例の構成を示す。図５の（ａ）は当該パターンレイアウトの平面図、図５の（ｂ）は図５の（ａ）のＢ−Ｂ’線断面図である。
第２の変形例の構成は、図１のパターンレイアウトにおけるコンタクト部Ｔｒ４ｃをコンタクト部Ｔｒ４ｃ’としたものである。
コンタクト部Ｔｒ４ｃ’では、図５の（ａ）および（ｂ）に示すように、中央のコンタクトホール３３ｃを介して接続配線３１がゲート電極Ｔｒ４ｇに直接接続されており、コンタクトホール３３ｃを囲むように開けられたコンタクトホール３３ｄを介して容量電極ＣＡＰｍが接続配線３１に直接接続されている。
図５の（ａ）および（ｂ）の構成においても、容量電極とゲート電極とを接続する箇所を、出力トランジスタの外部からゲート電極に接続される接続配線を構成するメタル層を出力トランジスタのゲート電極を構成するメタル層に切り替える部分の領域を利用して構成することができるため、配線接続部の数および占有面積を節約することができる。従って、それだけ駆動回路部分の領域を大きく確保して、駆動回路の寸法拡大すなわち電流駆動能力の拡大を図ることができる。
次に、図６（ａ）および（ｂ）に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第３の変形例の構成の説明図を示す。
第３の変形例の構成は、図１のパターンレイアウトにおいて、図６（ａ）に示すように容量電極ＣＡＰｍとソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄとの間に厚みＤ１の絶縁膜３９が形成される場合に、図６（ｂ）に示すように厚みＤ１よりも小さい厚みＤ２になるように絶縁膜を薄くしてから容量電極ＣＡＰｍを形成するようにしたものである。厚みＤ１が大きいと、容量電極ＣＡＰｍとソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄとの間の容量が小さくなるので、このような場合に厚みをＤ２に減少させると、容量ＣＡＰを大きくする効果が顕著に得られる。
例えば、上記絶縁膜が図３（ｂ）に示したような有機絶縁膜３８の厚みＤ１は、本来、絵素ＰＩＸにおいて画素電極と信号配線との間の寄生容量を小さく抑制するために大きく設定されているので、少なくともほぼアクティブ領域に膜厚方向に対向する領域である前記第１の容量を形成する領域では、厚みＤ２にまで低減するとよい。また、図３（ｂ）では上記絶縁膜が無機絶縁膜からなるパッシベーション膜３７と有機絶縁膜３８との積層構造であるので、第１の容量を形成する領域では上記絶縁膜としてパッシベーション膜３７のみを残すようにしてもよい。このように、容量電極ＣＡＰｍとソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄとの間の絶縁膜の厚みは、表示領域１２ａにおける画素電極層と選択素子であるＴＦＴ２１のソース／ドレインメタル層との間の絶縁膜の厚みよりも小さくするとよい。
次に、図７に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第４の変形例の構成の説明図を示す。
第４の変形例は、図１のパターンレイアウトにおけるコンタクト部Ｔｒ４ｃをコンタクト部Ｔｒ４ｃ’’としたものである。
コンタクト部Ｔｒ４ｃ’’は、図７に示すように、接続配線３１がコンタクトホール４１を介して容量電極ＣＡＰｍに接続されているとともに、ゲート電極Ｔｒ４ｇがコンタクトホール４１とは重ならない領域に設けられたコンタクトホール４２を介して容量電極ＣＡＰｍに接続された構成である。
次に、図８の（ａ）および（ｂ）に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトにおける、第５の変形例の構成の説明図を示す。
第５の変形例は、図１のパターンレイアウトにおけるコンタクト部Ｔｒ４ｃを、ゲート電極Ｔｒ４ｇと容量電極ＣＡＰｍとが互いに接続配線３１を介して間接的に接続された構成としたものである。図８の（ａ）はコンタクト部Ｔｒ４ｃの斜視図、図８の（ｂ）はコンタクト部Ｔｒ４ｃの平面図および断面図である。
この場合に、ゲート電極Ｔｒ４ｇが接続配線３１に切り替えられる位置と異なる位置で、接続配線３１と容量電極ＣＡＰｍとがコンタクトによって互いに電気的に接続されている。図８の（ｂ）に示すように、コンタクト部Ｔｒ４ｃは、ガラス基板上（図示せず）に、下層側から、ゲート電極Ｔｒ４ｇ、ゲート絶縁膜３６、接続配線３１、パッシベーション膜３７、有機絶縁膜３８、および、容量電極ＣＡＰｍが順に積層された構成をなしている。接続配線３１はゲート絶縁膜３６に形成されたコンタクトホール４４ａを介してゲート電極Ｔｒ４ｇに接続されており、容量電極ＣＡＰｍはパッシベーション膜３７および有機絶縁膜３８に形成されたコンタクトホール４４ｂを介して接続配線３１に接続されている。コンタクトホール４４ａとコンタクトホール４４ｂとは、膜厚方向に見て形成される位置が互いに異なっている。
図８の（ａ）および（ｂ）の構成においても、容量電極とゲート電極とを電気的に接続する箇所を、出力トランジスタの外部からゲート電極に接続される接続配線を構成するメタル層を出力トランジスタのゲート電極を構成するメタル層に切り替える部分の領域を利用して構成することができるため、配線接続部の数および占有面積を節約することができる。従って、それだけ駆動回路部分の領域を大きく確保して、駆動回路の寸法拡大すなわち電流駆動能力の拡大を図ることができる。
なお、図２の（ａ）および（ｂ）、図３、図５の（ａ）および（ｂ）、図７、および、図８の（ａ）および（ｂ）の各コンタクト部では、ゲート電極Ｔｒ４ｇと接続配線３１とを電気的に接続するパターンと、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇとを電気的に接続するパターンとが独立に分離しておらず、互いに複合することで両接続が成立している。すなわち、接続配線３１とゲート電極Ｔｒ４ｇとの電気的接続と、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇとの電気的接続とのうちの一方の電気的接続は、他方の直接的なコンタクトによる電気的接続を介した間接的な電気的接続である。
ゲート電極Ｔｒ４ｇがソース電極Ｔｒ４ｓおよびドレイン電極Ｔｒ４ｄ（ソース／ドレインメタル層）よりもガラス基板（基板）３５に近い層に配置されているので、ガラス基板（基板）３５に近い層側から遠い層側へ向って、ゲート電極Ｔｒ４ｇ、接続配線３１（ソース／ドレインメタル層）、容量電極ＣＡＰｍが順に配置されている。このとき、従来は接続配線３１から下層側のゲート電極Ｔｒ４ｇへのコンタクトを行っていたため、さらに容量電極ＣＡＰｍをゲート電極Ｔｒ４ｇに電気的に接続することを考えた場合に、容量電極ＣＡＰｍをゲート電極Ｔｒ４ｇに直接コンタクトさせるパターンを作成すると、接続配線３１からゲート電極Ｔｒ４ｇへ向うコンタクトプロセスの後に、容量電極ＣＡＰｍからゲート電極Ｔｒ４ｇに向うコンタクトプロセスを行うこととなる。この場合には２回のコンタクトパターンの位置合わせを行うために大きな寸法マージンを含めた大サイズのゲート電極Ｔｒ４ｇのコンタクトパッドが必要になる。
しかし、従来のように容量電極ＣＡＰｍからゲート電極Ｔｒ４ｇへのコンタクトを追加する代わりに、一方の電気的接続を、他方の直接的なコンタクトによる電気的接続を介した間接的な電気的接続とすれば、例えば図２の（ａ）および（ｂ）では容量電極ＣＡＰｍのパターニング時に容量電極ＣＡＰｍからゲート電極Ｔｒ４ｇへのコンタクトと、容量電極ＣＡＰｍから接続配線３１へのコンタクトを一度に作成可能である。容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇとは直接コンタクトすることによって電気的接続が行われており、ゲート電極Ｔｒ４ｇと接続配線３１とは、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇとの当該コンタクトを介して間接的に電気的接続が行われている。このとき、コンタクトホール３３ａは容量電極ＣＡＰｍをゲート電極Ｔｒ４ｇと接続配線３１とに同時にコンタクトさせるためにある。
なお、コンタクト部を形成するのに必要なマスク数は、図２の（ａ）および（ｂ）では１枚、図５の（ａ）および（ｂ）では２枚、図７では１枚、図８の（ｂ）では２枚である。
図５の（ａ）および（ｂ）では、ゲート電極Ｔｒ４ｇ、接続配線３１、容量電極ＣＡＰｍが一箇所のコンタクトホールにおいて順にコンタクトすればよいのでパターンが単純であってプロセスが非常に容易であり、全コンタクトパターン面積も小さく抑えることが可能である。
また、図７では、最上層の容量電極ＣＡＰｍから、ゲート電極Ｔｒ４ｇと接続配線３１との２つに同時にコンタクトを行うことができるので、コンタクトホールが互いに異なる位置にある２箇所に形成されるにも関わらずマスクは１枚であってパターン寸法上の制約は少なく、プロセスは容易である。
また、図８の（ａ）および（ｂ）では接続配線３１からゲート電極Ｔｒ４ｇへのコンタクトを行った後に、容量電極ＣＡＰｍから接続配線３１への浅いコンタクトホールを形成するだけであるので、コンタクトホールが互いに異なる位置にある２箇所に形成されるがプロセスは容易である。
このように、図２の（ａ）および（ｂ）、図３、図５の（ａ）および（ｂ）、図７、および、図８の（ａ）および（ｂ）の各コンタクト部では、占有面積の節約が容易に達成される。また、コンタクト形成プロセスの回数が少ないので、配線接続部の実質的な数が抑制されるとともにプロセス不良が起きにくい。
そして、図５の（ａ）および（ｂ）のコンタクト部においては、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇと接続配線３１との互いの電気的接続が、膜厚方向に見て互いに重なる領域で行われている。このように各電気的接続箇所をまとめて同じかほぼ同じ領域に形成することにより、コンタクト部のパターンを非常に小さくすることができる。また、図２の（ａ）および（ｂ）、図３、図７、および、図８の（ａ）および（ｂ）の各コンタクト部においては、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇと接続配線３１との互いの電気的接続が、容量電極ＣＡＰｍとゲート電極Ｔｒ４ｇと接続配線３１とのうちの１つに対して膜厚方向に見て他の２つが互いに異なる領域で接続されることにより行われている。このようにコンタクト箇所を２つ設けて電気的接続を別々に行えば、各コンタクトホールを個別に形成することができる。従って、断差による断線や高抵抗化を低減することができ、安定したコンタクト抵抗を得ることができる。
なお、図１〜図８を用いて説明した容量ＣＡＰを始めとする付加容量が形成される対象となる第１のトランジスタとして、例えば図１３の（ａ）のトランジスタＴｒ１やＴｒ３のように、出力トランジスタの制御電極であるノードｎｅｔＡに接続されたソース／ドレイン電極を有する、出力トランジスタとは異なるトランジスタが採用可能である。このとき、付加容量を形成するためにソース／ドレイン電極と対をなす容量電極は、当該ソース／ドレイン電極以外のどこに接続されていても構わない。
なお、図１〜図８を用いた以上の説明では、図１４の（ａ）に示すように、第１のトランジスタがシフトレジスタ段の出力トランジスタＴｒ１０である場合が想定されている。この場合に、容量電極ＣＡＰｍは出力トランジスタＴｒ１０の制御電極であるノードｎｅｔＡと電気的に接続されている。ノードｎｅｔＡは出力トランジスタＴｒ１０とは異なるシフトレジスタ段のトランジスタＴｒ１１の一方のソース／ドレイン電極に電気的に接続されているなど、用いるメタル層が切り替えられ得る箇所であるため、出力トランジスタＴｒ１０のゲートに直接接続されている場合も無い場合も両方あり得る。また、容量電極ＣＡＰｍがノードｎｅｔＡと直接接続されている場合も無い場合も両方あり得る。
また、この他に、図１４の（ｂ）に示すように、第１のトランジスタが、シフトレジスタ段の出力トランジスタＴｒ２０とは異なるトランジスタである、シフトレジスタ段のトランジスタＴｒ２１である構成も可能である。ここでは、容量電極ＣＡＰｍが、ノードｎｅｔＡと電気的に接続されているとともに、トランジスタＴｒ２１の一方のソース／ドレイン電極との間に容量を形成する。
さらに、図１４の（ｃ）に示すように、第１のトランジスタがシフトレジスタ段の出力トランジスタＴｒ３０とは異なるシフトレジスタ段のトランジスタＴｒ３１であって、トランジスタＴｒ３１の一方のソース／ドレイン電極がノードｎｅｔＡと電気的に接続されており、ノードｎｅｔＡ、従ってトランジスタＴｒ３１の一方のソース／ドレイン電極と、容量電極ＣＡＰｍとの間に容量が形成される構成も可能である。
次に、図９に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトについての異なる実施形態の構成を示す。
図９の構成は、容量ＣＡＰのようにトランジスタＴｒ４に追加したい容量を、他の素子からトランジスタＴｒ４の一電極に接続される第１の配線と、さらなる他の素子からトランジスタＴｒ４の異なる一電極に接続される第２の配線とが互いに膜厚方向に対向して配置された構成である。上記の一電極および異なる一電極としては、追加したい容量の位置に合わせて、ゲート電極、ソース電極、および、ドレイン電極の中から任意に選択可能である。第１の配線と第２の配線とには、一方がゲートメタルで構成され、他方がソースメタルで構成されるというように互いに異なるメタル層が用いられる。
トランジスタＴｒ４に容量ＣＡＰを追加する場合には、他のＴＦＴ素子からトランジスタＴｒ４の例えばゲート電極に接続される例えば第１の配線としての接続配線３１と、他のＴＦＴ素子からトランジスタＴｒ４の例えばソース電極に接続される例えば第２の配線としての接続配線４３とを膜厚方向に対向させる。
図９の構成によれば、既設の異なる配線領域を互いに対向配置することによって出力トランジスタに容量を追加することが可能になる。
これにより、出力トランジスタの任意の電極間に容量を追加する場合に、従来のように出力トランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、既設の配線領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。また、配線のメタル層をそのまま容量の追加に用いることができるため、メタル層の加工に用いるフォトマスクでパターン形成が可能となってプロセス工程の複雑化を伴うことがないとともに、容量電極材料を新規に追加する必要がない。
次に、トランジスタＴｒ４と容量ＣＡＰとのパターンレイアウトについてのさらに異なる実施形態の構成を示す。
図１０に、当該パターンレイアウトの一部をなす、容量ＣＡＰとゲート電極Ｔｒ４とのコンタクト部付近の配置を斜視図で示す。
図１０では、トランジスタ（第１のトランジスタ）Ｔｒ４の制御電極であるノードｎｅｔＡと電気的に接続された、ソース／ドレイン電極層を用いた接続配線（第３の配線）４５が、シフトレジスタ段ＳＲｋの、トランジスタＴｒの一方のソース／ドレイン電極であるソース電極に接続されたゲートメタル層Ｔｒｇと、当該ゲートメタル層Ｔｒｇに接続された容量電極（第１の電極）ＣＡＰｍ’’との間に、ゲートメタル層Ｔｒｇと容量電極ＣＡＰｍ’’との両方に膜厚方向に対向する領域を有するように配置されている。このゲートメタル層Ｔｒｇは、図１０ではゲートバスラインＧＬに接続されている。
特許文献１では、図１７に記載した出力トランジスタの制御電極１２５が補助電極８３に接続されているため、図１８に記載した最上層の画素電極層１０３（補助電極８３に相当）の上層側に液晶層が面することとなる。このような構成では、液晶層側から表示駆動に伴う電界ノイズが画素電極層１０３を介して出力トランジスタの制御電極（図１２（ａ）ではノードｎｅｔＡに相当）に伝搬するため、出力トランジスタの誤動作が生じる可能性がある。
これに対して、図１０の構成では、第３の配線がゲートメタル層と第１の電極との間に配置されて両者との間の容量を追加することが可能になる。この場合に、容量電極ＣＡＰｍ’’に上層側で面する液晶層ＬＣからのノイズは、接続配線３１と容量電極ＣＡＰｍ’’およびゲートメタル層Ｔｒｇとの間に形成される容量Ｃｆ１・Ｃｆ２を通過しない限りノードｎｅｔＡには伝搬しにくい。容量電極ＣＡＰｍおよびゲートメタル層Ｔｒｇが接続配線４５を遮蔽する効果がある上に、容量Ｃｆ１・Ｃｆ２が配線３１と容量電極ＣＡＰｍ’’ゲートメタル層Ｔｒｇとの素子定数と合わせてフィルタを構成可能であるので、シールドおよびノイズ周波数のフィルタの一部として容量Ｃｆ１・Ｃｆ２を構成するようにすれば、ノイズは極めて伝搬しにくくなる。
図１０の構成により、出力トランジスタの制御電極の電位が安定するために出力トランジスタを正しく駆動することができ、シフトシレジスタ段の誤動作を抑制することができる。
また、シフトレジスタ段の誤動作を抑制するために必要な制御電極の容量が小さくてすむため、シフトレジスタが省面積化される。また、シフトレジスタが省面積化されることにより、額縁領域が小さく抑制された表示装置を実現することができる。
なお、図１０の構成において、第１のトランジスタとして出力トランジスタの代わりに出力トランジスタとは異なるトランジスタを用いてもよい。
以上のように、
本発明のシフトレジスタは、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、
上記容量電極と、上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極とのいずれか一方は、上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されていることを特徴としている。
また、本発明のシフトレジスタは、上記の発明において、
上記容量電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタであってもよい。あるいは、上記容量電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタとは異なるトランジスタであってもよい。あるいは、上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタとは異なるトランジスタであってもよい。
上記の発明によれば、第１のトランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間に、ある容量を形成する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、ほぼアクティブ領域と膜厚方向に対向する領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。
以上により、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１のトランジスタがシフトレジスタ段の出力トランジスタである場合には、以下の効果を奏する。すなわち、十分なブートストラップ容量を形成することができ、シフトレジスタ段の安定した駆動が可能になるという効果、また、第１のトランジスタのゲート電極と、第１のトランジスタが備える２つのソース／ドレイン電極の少なくともいずれか一方との間にブートストラップ容量などの容量を追加する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、ほぼアクティブ領域と膜厚方向に対向する領域を用いて追加することが可能になるという効果を奏する。
本発明のシフトレジスタは、
上記２つのソース／ドレイン電極のそれぞれは、上記第１のトランジスタのアクティブ領域に配置された第１の部分と、上記アクティブ領域外に配置され上記第１の部分に接続された第２の部分とを備えており、
上記容量電極は、上記２つのソース／ドレイン電極の一方が備える上記第１の部分および上記第２の部分と、上記２つのソース／ドレイン電極の他方が備える上記第１の部分とに膜厚方向に対向する一方、上記２つのソース／ドレイン電極の他方が備える上記第２の部分には膜厚方向に対向していないことを特徴としている。
上記の発明によれば、容量電極と一方のソース／ドレイン電極との間の容量を、容量電極と他方のソース／ドレイン電極との間の容量よりも大きくすることができるという効果を奏する。
本発明のシフトレジスタは、
上記容量電極は、上記２つのソース／ドレイン電極のいずれか一方にのみ膜厚方向に対向していることを特徴としている。
上記の発明によれば、容量電極と、第１のトランジスタが備える２つのソース／ドレイン電極のいずれか一方との間に、ある容量を形成することができるという効果を奏する。
本発明のシフトレジスタは、
上記容量電極は、上記第１のトランジスタの上記２つのソース／ドレイン電極に膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層と対向しないことを特徴としている。
上記の発明によれば、製造工程において、ソース／ドレイン電極に対して容量電極の位置がずれて形成された場合でも、容量の大きさの変化量が小さく、安定した大きさの容量を形成することができるという効果を奏する。
本発明のシフトレジスタは、
上記容量電極は、上記第１のトランジスタの上記２つのソース／ドレイン電極に膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層と対向することを特徴としている。
上記の発明によれば、容量電極とソース／ドレイン電極との重なり面積が大きいので、より効率的に容量を大きく確保できるという効果を奏する。
本発明のシフトレジスタは、
上記第１のトランジスタのゲート電極は上記２つのソース／ドレイン電極よりも上記基板に近い層に配置されており、
上記ゲート電極に他の素子から接続される、上記ゲート電極よりも上記基板から遠い層に配置された接続配線と上記ゲート電極との電気的接続と、上記容量電極と上記ゲート電極との電気的接続とのうちの一方の電気的接続は、他方の直接的なコンタクトによる電気的接続を介した間接的な電気的接続であることを特徴としている。
上記の発明によれば、ゲート電極と接続配線とを電気的に接続するパターンと、容量電極とゲート電極とを電気的に接続するパターンとが独立に分離しておらず、互いに複合することで両接続が成立しているので、占有面積の節約が容易に達成されるという効果を奏する。また、コンタクトプロセスの回数が少ないので、配線接続部の実質的な数が抑制されるとともにプロセス不良が起きにくいという効果を奏する。
本発明のシフトレジスタは、
上記容量電極と上記ゲート電極と上記接続配線との互いの電気的接続が、膜厚方向に見て互いに重なる領域で行われていることを特徴としている。
上記の発明によれば、各電気的接続箇所がまとめて同じかほぼ同じ領域に形成されるので、電気的接続を行う部分のパターンを非常に小さくすることができるという効果を奏する。
本発明のシフトレジスタは、
上記容量電極と上記ゲート電極と上記接続配線との互いの電気的接続が、上記容量電極と上記ゲート電極と上記接続配線とのうちの１つに対して膜厚方向に見て他の２つが互いに異なる領域で接続されることにより行われていることを特徴としている。
上記の発明によれば、コンタクト箇所が２つ設けられて電気的接続が別々に行われることから、各コンタクトホールを個別に形成することができる。従って、断差による断線や高抵抗化を低減することができ、安定したコンタクト抵抗を得ることができるという効果を奏する。
本発明の表示装置は、
上記シフトレジスタを備え、上記シフトレジスタ段からの上記出力を表示駆動に用いることを特徴としている。
上記の発明によれば、シフトレジスタが省面積化されることにより額縁領域が小さく抑制された表示装置を実現することができるという効果を奏する。
本発明の表示装置は、
上記容量電極に表示領域に用いられている画素電極層が用いられていることを特徴としている。
上記の発明によれば、第１のトランジスタのアクティブ領域上の、他に使用用途が無いことから従来除去されていた画素電極層をそのまま容量電極として用いることができる。従って、画素電極層の加工に用いるフォトマスクでパターン形成が可能となってプロセス工程の複雑化を伴うことがないとともに、容量電極材料を新規に追加する必要がないという効果を奏する。
本発明の表示装置は、
画素の選択素子を備えており、
上記容量電極と上記ソース／ドレイン電極との間の絶縁膜の厚みは、上記表示領域における上記画素電極層と上記選択素子のソース／ドレインメタル層との間の絶縁膜の厚みよりも小さいことを特徴としている。
上記の発明によれば、表示領域において画素電極と信号配線との間の寄生容量を小さく抑制するために厚みが大きく設定されている絶縁膜を、容量電極とソース／ドレイン電極との間では厚みを小さくして用いることができるため、容量電極とソース／ドレイン電極との間の容量を大きくすることができるという効果を奏する。
本発明のシフトレジスタは、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
上記シフトレジスタ段は、第１のトランジスタであって、
他の素子から上記第１のトランジスタのゲート電極および２つのソース／ドレイン電極のうちの一電極に接続される第１の配線と、さらなる他の素子から上記第１のトランジスタの上記ゲート電極および上記２つのソース／ドレイン電極のうちの異なる一電極に接続される第２の配線とが互いに膜厚方向に対向して配置された、上記第１のトランジスタを備えており、
上記第１の配線と上記第２の配線とには、互いに異なるメタル層が用いられていることを特徴としている。
上記の発明によれば、既設の異なる配線領域を互いに対向配置することによって第１のトランジスタに容量を追加することが可能になる。
これにより、第１のトランジスタの任意の電極間に容量を追加する場合に、従来のようにトランジスタのアクティブ領域とはパネル面内方向に離れた箇所に容量用の領域を別途設ける必要がなく、既設の配線領域を用いて追加することが可能になる。従って、額縁領域を小さく抑制することができる。
以上により、シフトレジスタ段のトランジスタに接続される容量の省面積化を達成することのできるシフトレジスタを実現することができるという効果を奏する。
また、第１のトランジスタがシフトレジスタ段の出力トランジスタである場合には、十分なブートストラップ容量を形成することができ、シフトレジスタ段の安定した駆動が可能になるという効果を奏する。
また、配線のメタル層をそのまま容量の追加に用いることができるため、メタル層の加工に用いるフォトマスクでパターン形成が可能となってプロセス工程の複雑化を伴うことがないとともに、容量電極材料を新規に追加する必要がないという効果を奏する。
本発明の表示装置は、
上記シフトレジスタを備え、上記シフトレジスタ段からの出力を表示駆動に用いることを特徴としている。
上記の発明によれば、シフトレジスタが省面積化されることにより額縁領域が小さく抑制された表示装置を実現することができるという効果を奏する。
本発明のシフトレジスタは、
基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
ソース／ドレインメタル層を用いて形成されている第３の配線が上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されており、
上記第３の配線が、ゲートメタル層と上記ゲートメタル層に接続された第１の電極との間に、上記ゲートメタル層と上記第１の電極との両方に膜厚方向に対向する領域を有するように配置されていることを特徴としている。
上記の発明によれば、第３の配線がゲートメタル層と第１の電極との間に配置されて両者との間の容量を追加することが可能になる。第３の配線がゲートメタル層と第１の電極との間に配置されているので、ゲートメタル層および第１の電極に伝搬される電界ノイズが第３の配線を介して出力トランジスタの制御電極に伝搬されにくくなる。従って、シフトレジスタ段の誤動作を抑制するために必要な制御電極の容量が小さくてすむため、シフトレジスタが省面積化されるという効果を奏する。また、シフトレジスタが省面積化されることにより、額縁領域が小さく抑制された表示装置を実現することができるという効果を奏する。
本発明の表示装置は、
上記シフトレジスタを備え、上記シフトレジスタ段からの出力を表示駆動に用いることを特徴としている。
上記の発明によれば、シフトレジスタが省面積化されることにより額縁領域が小さく抑制された表示装置を実現することができるという効果を奏する。
本発明の表示装置は、
上記ゲートメタル層は、上記シフトレジスタ段からの出力が供給される走査信号線と電気的に接続されていることを特徴としている。
上記の発明によれば、出力トランジスタにブートストラップ容量を付加する場合に、液晶層などの表示素子からブートストラップ容量を介して出力トランジスタの制御電極に伝搬される電界ノイズを抑制し、表示装置を正しく駆動させることができるという効果を奏する。
本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。
本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
１ シフトレジスタ
１１ 液晶表示装置（表示装置）
１２ 表示パネル
１２ａ 表示領域
２１ ＴＦＴ（選択素子）
３１ 接続配線（第１の配線）
３５ ガラス基板（基板）
４３ 接続配線（第２の配線）
４５ 接続配線（第３の配線）
ＧＬ ゲートバスライン（走査信号線）
ＳＲｋ シフトレジスタ段
Ｔｒ４ トランジスタ（出力トランジスタ、第１のトランジスタ）
Ｔｒ４ｇ ゲート電極
Ｔｒ４ｓ ソース電極（ソース／ドレイン電極）
Ｔｒ４ｓ１ ソースフィンガー電極（第１の部分）
Ｔｒ４ｓ２ ソース接続電極（第２の部分）
Ｔｒ４ｄ ドレイン電極（ソース／ドレイン電極）
Ｔｒ４ｄ１ ドレインフィンガー電極（第１の部分）
Ｔｒ４ｄ２ ドレイン接続電極（第２の部分）
Ｔｒ４ｃ コンタクト部
Ｔｒ４ｃ’ コンタクト部
Ｔｒ４ｃ’’ コンタクト部
Ｔｒ１０ 出力トランジスタ（第１のトランジスタ）
Ｔｒ２０ 出力トランジスタ
Ｔｒ２１ トランジスタ（第１のトランジスタ、出力トランジスタとは異なるトランジスタ）
Ｔｒ３０ 出力トランジスタ
Ｔｒ３１ トランジスタ（第１のトランジスタ、出力トランジスタとは異なるトランジスタ）
ＣＡＰｍ 容量電極
ＣＡＰｍ’ 容量電極
ＣＡＰｍ’’ 容量電極（第１の電極）
ｎｅｔＡ ノード（制御電極）

Claims (19)

  1. 基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
    上記シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、
    上記容量電極と、上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極とのいずれか一方は、上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されていることを特徴とするシフトレジスタ。
  2. 上記容量電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタであることを特徴とする請求項１に記載のシフトレジスタ。
  3. 上記容量電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタとは異なるトランジスタであることを特徴とする請求項１に記載のシフトレジスタ。
  4. 上記容量電極に対向するいずれか一方の上記ソース／ドレイン電極が上記制御電極と電気的に接続されており、上記第１のトランジスタは上記出力トランジスタとは異なるトランジスタであることを特徴とする請求項１に記載のシフトレジスタ。
  5. 上記２つのソース／ドレイン電極のそれぞれは、上記第１のトランジスタのアクティブ領域に配置された第１の部分と、上記アクティブ領域外に配置され上記第１の部分に接続された第２の部分とを備えており、
    上記容量電極は、上記２つのソース／ドレイン電極の一方が備える上記第１の部分および上記第２の部分と、上記２つのソース／ドレイン電極の他方が備える上記第１の部分とに膜厚方向に対向する一方、上記２つのソース／ドレイン電極の他方が備える上記第２の部分には膜厚方向に対向していないことを特徴とする請求項１から４までのいずれか１項に記載のシフトレジスタ。
  6. 上記容量電極は、上記２つのソース／ドレイン電極のいずれか一方にのみ膜厚方向に対向していることを特徴とする請求項１から４までのいずれか１項に記載のシフトレジスタ。
  7. 上記容量電極は、上記第１のトランジスタの上記２つのソース／ドレイン電極に膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層と対向しないことを特徴とする請求項６に記載のシフトレジスタ。
  8. 上記容量電極は、上記第１のトランジスタの上記２つのソース／ドレイン電極に膜厚方向に対向する領域を除くアクティブ領域に配置された半導体層と対向することを特徴とする請求項６に記載のシフトレジスタ。
  9. 上記第１のトランジスタのゲート電極は上記２つのソース／ドレイン電極よりも上記基板に近い層に配置されており、
    上記ゲート電極に他の素子から接続される、上記ゲート電極よりも上記基板から遠い層に配置された接続配線と上記ゲート電極との電気的接続と、上記容量電極と上記ゲート電極との電気的接続とのうちの一方の電気的接続は、他方の直接的なコンタクトによる電気的接続を介した間接的な電気的接続であることを特徴とする請求項２に記載のシフトレジスタ。
  10. 上記容量電極と上記ゲート電極と上記接続配線との互いの電気的接続が、膜厚方向に見て互いに重なる領域で行われていることを特徴とする請求項９に記載のシフトレジスタ。
  11. 上記容量電極と上記ゲート電極と上記接続配線との互いの電気的接続が、上記容量電極と上記ゲート電極と上記接続配線とのうちの１つに対して膜厚方向に見て他の２つが互いに異なる領域で接続されることにより行われていることを特徴とする請求項９に記載のシフトレジスタ。
  12. 請求項１から１１までのいずれか１項に記載のシフトレジスタを備え、上記シフトレジスタ段からの出力を表示駆動に用いることを特徴とする表示装置。
  13. 上記容量電極に表示領域に用いられている画素電極層が用いられていることを特徴とする請求項１２に記載の表示装置。
  14. 画素の選択素子を備えており、
    上記容量電極と上記ソース／ドレイン電極との間の絶縁膜の厚みは、上記表示領域における上記画素電極層と上記選択素子のソース／ドレインメタル層との間の絶縁膜の厚みよりも小さいことを特徴とする請求項１３に記載の表示装置。
  15. 基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
    上記シフトレジスタ段は、第１のトランジスタであって、
    他の素子から上記第１のトランジスタのゲート電極および２つのソース／ドレイン電極のうちの一電極に接続される第１の配線と、さらなる他の素子から上記第１のトランジスタの上記ゲート電極および上記２つのソース／ドレイン電極のうちの異なる一電極に接続される第２の配線とが互いに膜厚方向に対向して配置された、上記第１のトランジスタを備えており、
    上記第１の配線と上記第２の配線とには、互いに異なるメタル層が用いられていることを特徴とするシフトレジスタ。
  16. 請求項１５に記載のシフトレジスタを備え、上記シフトレジスタ段からの出力を表示駆動に用いることを特徴とする表示装置。
  17. 基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成された、シフトレジスタであって、
    ソース／ドレインメタル層を用いて形成されている第３の配線が上記シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されており、
    上記第３の配線が、ゲートメタル層と上記ゲートメタル層に接続された第１の電極との間に、上記ゲートメタル層と上記第１の電極との両方に膜厚方向に対向する領域を有するように配置されていることを特徴とするシフトレジスタ。
  18. 請求項１７に記載のシフトレジスタを備え、上記シフトレジスタ段からの出力を表示駆動に用いることを特徴とする表示装置。
  19. 上記ゲートメタル層は、上記シフトレジスタ段からの出力が供給される走査信号線と電気的に接続されていることを特徴とする請求項１８に記載の表示装置。
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