JPH1040679A - シングルチップフレームバッファ、単一のチップ上に製造されたフレームバッファ、ディスプレイサブシステムおよびフレームバッファ構成方法 - Google Patents
シングルチップフレームバッファ、単一のチップ上に製造されたフレームバッファ、ディスプレイサブシステムおよびフレームバッファ構成方法Info
- Publication number
- JPH1040679A JPH1040679A JP9036524A JP3652497A JPH1040679A JP H1040679 A JPH1040679 A JP H1040679A JP 9036524 A JP9036524 A JP 9036524A JP 3652497 A JP3652497 A JP 3652497A JP H1040679 A JPH1040679 A JP H1040679A
- Authority
- JP
- Japan
- Prior art keywords
- frame buffer
- data
- display
- array
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Human Computer Interaction (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Digital Computer Display Output (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 メモリサブシステムを効率よく設計し構成す
るのに有用な回路および方法を提供し、余分なメモリ空
間を大幅に減らし、アドレスタイミングを大幅に簡略化
する。 【解決手段】 画像を予め選択された個数の画素から構
成されるフレームとして表示するように動作可能な、デ
ィスプレイサブシステムで用いられるシングルチップフ
レームバッファであって、複数のメモリセルから構成さ
れるアレイを有しており、アレイにおけるメモリセルの
個数は、表示フレームを規定する画素データを格納し、
かつ余分なセルを最小限にとどめることができるように
予め選択される。
るのに有用な回路および方法を提供し、余分なメモリ空
間を大幅に減らし、アドレスタイミングを大幅に簡略化
する。 【解決手段】 画像を予め選択された個数の画素から構
成されるフレームとして表示するように動作可能な、デ
ィスプレイサブシステムで用いられるシングルチップフ
レームバッファであって、複数のメモリセルから構成さ
れるアレイを有しており、アレイにおけるメモリセルの
個数は、表示フレームを規定する画素データを格納し、
かつ余分なセルを最小限にとどめることができるように
予め選択される。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは電子メモリ
に関しており、具体的には、メモリ空間の最適化された
メモリと、そのようなメモリを用いたシステムおよび方
法とに関している。
に関しており、具体的には、メモリ空間の最適化された
メモリと、そのようなメモリを用いたシステムおよび方
法とに関している。
【０００２】
【従来の技術】現在利用可能なコンピュータシステムで
用いられているメモリサブシステムの大半は、スタティ
ックランダムアクセスメモリ装置（ＳＲＡＭ）か、ダイ
ナミックランダムアクセスメモリ装置（ＤＲＡＭ）から
構成されている。これらのタイプのメモリ装置はそれぞ
れ固有の長所と欠点とをもっているので、ＤＲＡＭおよ
びＳＲＡＭがそれぞれ別のアプリケーションに限定され
るのが典型的となっている。具体的にいえば、ＳＲＡＭ
のほうが高速であるので、ＳＲＡＭは、例えばキャッシ
ュメモリのようなアクセス時間の高速さと帯域幅の広さ
が最重視されるアプリケーションに用いられるのが典型
的である。しかし、ＳＲＡＭは、より多くの電力を消費
し、製造コストがより高価であり、しかも、与えられた
チップ空間内に設けられるセル数（ビット数）がより少
なくなる。一方ＤＲＡＭは、確かにＳＲＡＭよりは低速
ではあるが、それほど高価ではなく、消費電力もはるか
に少なく、しかも、同じチップ空間が与えられた場合の
ビット数も大きくなる（つまり、セル密度が高くなる）
のが典型的である。ＤＲＡＭは、典型的には、システム
メモリやディスプレイフレームバッファのような、速度
よりも電力の保存とセル密度とがより重視されるメモリ
サブシステムを構成するために用いられる。殆どの計算
システムでシステムアーキテクチャを支配しているの
は、これらのサブシステムであるのだから、ＤＲＡＭは
依然として、市場で優勢なタイプのメモリ装置であり続
けている。
用いられているメモリサブシステムの大半は、スタティ
ックランダムアクセスメモリ装置（ＳＲＡＭ）か、ダイ
ナミックランダムアクセスメモリ装置（ＤＲＡＭ）から
構成されている。これらのタイプのメモリ装置はそれぞ
れ固有の長所と欠点とをもっているので、ＤＲＡＭおよ
びＳＲＡＭがそれぞれ別のアプリケーションに限定され
るのが典型的となっている。具体的にいえば、ＳＲＡＭ
のほうが高速であるので、ＳＲＡＭは、例えばキャッシ
ュメモリのようなアクセス時間の高速さと帯域幅の広さ
が最重視されるアプリケーションに用いられるのが典型
的である。しかし、ＳＲＡＭは、より多くの電力を消費
し、製造コストがより高価であり、しかも、与えられた
チップ空間内に設けられるセル数（ビット数）がより少
なくなる。一方ＤＲＡＭは、確かにＳＲＡＭよりは低速
ではあるが、それほど高価ではなく、消費電力もはるか
に少なく、しかも、同じチップ空間が与えられた場合の
ビット数も大きくなる（つまり、セル密度が高くなる）
のが典型的である。ＤＲＡＭは、典型的には、システム
メモリやディスプレイフレームバッファのような、速度
よりも電力の保存とセル密度とがより重視されるメモリ
サブシステムを構成するために用いられる。殆どの計算
システムでシステムアーキテクチャを支配しているの
は、これらのサブシステムであるのだから、ＤＲＡＭは
依然として、市場で優勢なタイプのメモリ装置であり続
けている。
【０００３】現在市販されているＤＲＡＭの大多数にお
いて、最大限利用可能なデータ入力／出力ピンの数は１
６であるので、１ランダムアクセス当たり、つまりチッ
プ毎の１ページサイクル当たり最大１６ビットへのアク
セスが可能になっている。このことは、最新型の計算シ
ステムでは問題となっている。最新型のシステムでのデ
ータバスは、６４ビットあるいは７２ビットもの幅をも
っているからである。例えば、６４ビット幅のデータバ
スをサポートするためには、１メモリバンク当たり４つ
のパラレルな「×１６」素子が必要になる。ところが、
このようにチップの数を多数にすると、チップが基板上
に占める面積が大きくなり、消費電力が増大し、プリン
ト回路基板上で必要な相互接続の個数も増加する。さら
に、モノリシックＤＲＡＭは、一定のサイズ（例えば５
１２キロバイト）で構成されているので、メモリ空間が
無駄にされることが多い。例えば、２５６Ｋ×１６とし
て構成された５１２キロバイト素子が用いられるものと
すると、６４ビット幅のデータバスをサポートするため
には、それぞれのメモリバンクには、最小の容量が２メ
ガバイトの素子が４つ必要になる。メモリ容量を増やし
た上で、なお６４ビットバスをサポートするためには、
たとえ１．３または１．７メガバイトといった中間的な
容量が要求されているとしても、２メガバイトのバンク
を追加して設けなければならない。
いて、最大限利用可能なデータ入力／出力ピンの数は１
６であるので、１ランダムアクセス当たり、つまりチッ
プ毎の１ページサイクル当たり最大１６ビットへのアク
セスが可能になっている。このことは、最新型の計算シ
ステムでは問題となっている。最新型のシステムでのデ
ータバスは、６４ビットあるいは７２ビットもの幅をも
っているからである。例えば、６４ビット幅のデータバ
スをサポートするためには、１メモリバンク当たり４つ
のパラレルな「×１６」素子が必要になる。ところが、
このようにチップの数を多数にすると、チップが基板上
に占める面積が大きくなり、消費電力が増大し、プリン
ト回路基板上で必要な相互接続の個数も増加する。さら
に、モノリシックＤＲＡＭは、一定のサイズ（例えば５
１２キロバイト）で構成されているので、メモリ空間が
無駄にされることが多い。例えば、２５６Ｋ×１６とし
て構成された５１２キロバイト素子が用いられるものと
すると、６４ビット幅のデータバスをサポートするため
には、それぞれのメモリバンクには、最小の容量が２メ
ガバイトの素子が４つ必要になる。メモリ容量を増やし
た上で、なお６４ビットバスをサポートするためには、
たとえ１．３または１．７メガバイトといった中間的な
容量が要求されているとしても、２メガバイトのバンク
を追加して設けなければならない。
【０００４】メモリ空間を過剰に占めることは、特にフ
レームバッファ（表示メモリ）関連では深刻な問題にな
る。現在、６４ビットのデータバスを完全にサポートで
きる典型的なフレームバッファは、標準的な２５６Ｋ×
１６（５１２キロバイト）素子４つから構成されてい
る。市販されているＰＣで見受けられるディスプレイの
大多数は、わずか１．３メガバイトのフレームバッファ
メモリ容量しか必要としないにもかかわらず、この場合
の最小記憶空間もやはり２メガバイトである。例えば、
１．３メガバイトのメモリは、６４０×４８０×２４ビ
ットのカラーディスプレイあるいは１０２４×７６８×
１６（または８）ビットのカラーディスプレイのオンス
クリーンおよびオフスクリーンの要求を十分に満たすこ
とができる。
レームバッファ（表示メモリ）関連では深刻な問題にな
る。現在、６４ビットのデータバスを完全にサポートで
きる典型的なフレームバッファは、標準的な２５６Ｋ×
１６（５１２キロバイト）素子４つから構成されてい
る。市販されているＰＣで見受けられるディスプレイの
大多数は、わずか１．３メガバイトのフレームバッファ
メモリ容量しか必要としないにもかかわらず、この場合
の最小記憶空間もやはり２メガバイトである。例えば、
１．３メガバイトのメモリは、６４０×４８０×２４ビ
ットのカラーディスプレイあるいは１０２４×７６８×
１６（または８）ビットのカラーディスプレイのオンス
クリーンおよびオフスクリーンの要求を十分に満たすこ
とができる。
【０００５】さらには、現在利用可能なＤＲＡＭのデー
タポートが１６本のピンに制限されているという事実の
結果として、フレームバッファを設計する際のタイミン
グおよび制御がより複雑になっている。具体的にいえ
ば、典型的なディスプレイシステムは、（ＶＧＡの遺産
により）１画素解像度当たり８ビットでディスプレイデ
ータに対して処理をおこなうことがある。表示画像を１
画素ずつ効率よく変えていくためには、ディスプレイコ
ントローラは、８ビットワードでメモリへとライトでき
るようにならなければならない。２５６Ｋ×１６素子が
４つ用いられる上述したシステムでは、コントローラ
は、ライト動作時において、４つのチップのうち与えら
れた１つのチップのもつ１６ピンのデータポートのうち
８つのピンをイネーブルすることができなければならな
い。ロウアドレスストローブおよび／またはカラムアド
レスストローブを多数用いることによって、８ビットの
ライト能力が実現されることが多い。このようなスキー
ムでは、アドレスタイミングおよび制御を複雑になり、
ディスプレイコントローラのオーバヘッドを長くなり、
適切な／ＲＡＳ信号および／ＣＡＳ信号をコントローラ
とそれぞれのメモリチップとの間で伝送するのに必要な
ピンおよびそれに付随する相互接続を増やすことが必要
になってしまう。
タポートが１６本のピンに制限されているという事実の
結果として、フレームバッファを設計する際のタイミン
グおよび制御がより複雑になっている。具体的にいえ
ば、典型的なディスプレイシステムは、（ＶＧＡの遺産
により）１画素解像度当たり８ビットでディスプレイデ
ータに対して処理をおこなうことがある。表示画像を１
画素ずつ効率よく変えていくためには、ディスプレイコ
ントローラは、８ビットワードでメモリへとライトでき
るようにならなければならない。２５６Ｋ×１６素子が
４つ用いられる上述したシステムでは、コントローラ
は、ライト動作時において、４つのチップのうち与えら
れた１つのチップのもつ１６ピンのデータポートのうち
８つのピンをイネーブルすることができなければならな
い。ロウアドレスストローブおよび／またはカラムアド
レスストローブを多数用いることによって、８ビットの
ライト能力が実現されることが多い。このようなスキー
ムでは、アドレスタイミングおよび制御を複雑になり、
ディスプレイコントローラのオーバヘッドを長くなり、
適切な／ＲＡＳ信号および／ＣＡＳ信号をコントローラ
とそれぞれのメモリチップとの間で伝送するのに必要な
ピンおよびそれに付随する相互接続を増やすことが必要
になってしまう。
【０００６】
【発明が解決しようとする課題】したがって本発明は、
上記課題を解決するためになされたものであり、その目
的とするところは、メモリサブシステムを効率よく設計
し構成するのに有用な回路および方法を提供することに
ある。そのような回路および方法は、具体的には、ＤＲ
ＡＭフレームバッファメモリの設計および構成に適用可
能であるべきではあるが、必ずしもそのような用途に限
定されるわけではない。このような素子をインプリメン
トすれば、余分なメモリ空間を大幅に減らすことがで
き、アドレスタイミングを大幅に簡略化することができ
るであろう。
上記課題を解決するためになされたものであり、その目
的とするところは、メモリサブシステムを効率よく設計
し構成するのに有用な回路および方法を提供することに
ある。そのような回路および方法は、具体的には、ＤＲ
ＡＭフレームバッファメモリの設計および構成に適用可
能であるべきではあるが、必ずしもそのような用途に限
定されるわけではない。このような素子をインプリメン
トすれば、余分なメモリ空間を大幅に減らすことがで
き、アドレスタイミングを大幅に簡略化することができ
るであろう。
【０００７】
【課題を解決するための手段】本発明によるシングルチ
ップフレームバッファは、画像を予め選択された個数の
画素（ここで、該画素はそれぞれ、予め選択されたビッ
ト数の画素データにより規定される）から構成される複
数のフレームとして表示するように動作可能な、ディス
プレイサブシステムで用いられるシングルチップフレー
ムバッファであって、複数のメモリセルから構成される
アレイであって、該アレイにおける該メモリセルの個数
が、該複数のフレームの１つを規定する画素データを格
納し、かつ余分なセルを最小限にとどめることができる
ように予め選択される、メモリセルアレイと、所定数の
端子をもつデータポートであって、端子の該所定の数
が、選択されたデータバスのライン数に実質的に等し
い、データポートと、を備えており、そのことにより上
記目的が達成される。
ップフレームバッファは、画像を予め選択された個数の
画素（ここで、該画素はそれぞれ、予め選択されたビッ
ト数の画素データにより規定される）から構成される複
数のフレームとして表示するように動作可能な、ディス
プレイサブシステムで用いられるシングルチップフレー
ムバッファであって、複数のメモリセルから構成される
アレイであって、該アレイにおける該メモリセルの個数
が、該複数のフレームの１つを規定する画素データを格
納し、かつ余分なセルを最小限にとどめることができる
ように予め選択される、メモリセルアレイと、所定数の
端子をもつデータポートであって、端子の該所定の数
が、選択されたデータバスのライン数に実質的に等し
い、データポートと、を備えており、そのことにより上
記目的が達成される。
【０００８】ある実施形態では、前記メモリセルが、ダ
イナミックランダムアクセスメモリセルを含んでいる。
イナミックランダムアクセスメモリセルを含んでいる。
【０００９】ある実施形態では、前記アレイの前記複数
のセルのうちの選択された個数のセルへとライトする回
路をさらに備えており、該選択された個数が、端子の前
記所定数よりも小さい。
のセルのうちの選択された個数のセルへとライトする回
路をさらに備えており、該選択された個数が、端子の前
記所定数よりも小さい。
【００１０】ある実施形態では、前記アレイが、１．５
メガバイトの記憶容量を有している。
メガバイトの記憶容量を有している。
【００１１】ある実施形態では、前記ライトする回路
が、ビットごとにライトする回路を含んでいる。
が、ビットごとにライトする回路を含んでいる。
【００１２】ある実施形態では、端子の前記所定数が少
なくとも６４である。
なくとも６４である。
【００１３】本発明によるフレームバッファは、単一の
チップ上に製造されたフレームバッファであって、１フ
レームのディスプレイデータと、ある量の追加情報とを
最小の未使用メモリ空間内に格納するように予め選択さ
れた容量をもつメモリアレイと、少なくとも６４ビット
幅でデータバスを独立してサポートするデータポート
と、を備えており、そのことにより上記目的が達成され
る。
チップ上に製造されたフレームバッファであって、１フ
レームのディスプレイデータと、ある量の追加情報とを
最小の未使用メモリ空間内に格納するように予め選択さ
れた容量をもつメモリアレイと、少なくとも６４ビット
幅でデータバスを独立してサポートするデータポート
と、を備えており、そのことにより上記目的が達成され
る。
【００１４】ある実施形態では、前記アレイにおいて選
択されたセルへとアクセスするための回路をさらに備え
ており、該アクセスするための回路が、前記ディスプレ
イデータを１画素ごとに変更する回路を含んでいる。
択されたセルへとアクセスするための回路をさらに備え
ており、該アクセスするための回路が、前記ディスプレ
イデータを１画素ごとに変更する回路を含んでいる。
【００１５】ある実施形態では、前記変更する回路が、
ビットごとにライトする回路を含んでいる。
ビットごとにライトする回路を含んでいる。
【００１６】ある実施形態では、前記フレームバッファ
が同期ＤＲＡＭを含んでいる。
が同期ＤＲＡＭを含んでいる。
【００１７】ある実施形態では、前記アレイが１．５メ
ガバイトの最大容量を有している。
ガバイトの最大容量を有している。
【００１８】ある実施形態では、前記アクセスする回路
が、受け取られたロウアドレスおよびカラムアドレスに
応答して、前記アレイにおける６４ビット位置へのアク
セスを実現する。
が、受け取られたロウアドレスおよびカラムアドレスに
応答して、前記アレイにおける６４ビット位置へのアク
セスを実現する。
【００１９】ある実施形態では、前記ロウアドレスおよ
び前記カラムアドレスが、それぞれロウアドレスストロ
ーブおよびカラムアドレスストローブに応答してワード
シリアルに受け取られる。
び前記カラムアドレスが、それぞれロウアドレスストロ
ーブおよびカラムアドレスストローブに応答してワード
シリアルに受け取られる。
【００２０】本発明によるディスプレイサブシステム
は、画像を所定数の画素（ここで、該画素はそれぞれ、
１ワードの画素データにより規定される）から構成され
る複数のフレームとして表示するように動作可能である
ディスプレイデバイスと、該複数のフレームの１つを規
定する数ワードの該画素データを、最小数の余分なセル
内に格納するように最適化された記憶容量を有するシン
グルチップフレームバッファと、を備えており、そのこ
とにより上記目的が達成される。
は、画像を所定数の画素（ここで、該画素はそれぞれ、
１ワードの画素データにより規定される）から構成され
る複数のフレームとして表示するように動作可能である
ディスプレイデバイスと、該複数のフレームの１つを規
定する数ワードの該画素データを、最小数の余分なセル
内に格納するように最適化された記憶容量を有するシン
グルチップフレームバッファと、を備えており、そのこ
とにより上記目的が達成される。
【００２１】ある実施形態では、前記フレームバッファ
が少なくとも６４ビット幅のデータポートをさらに備え
ている。
が少なくとも６４ビット幅のデータポートをさらに備え
ている。
【００２２】ある実施形態では、前記フレームバッファ
が、１．５メガバイトの最大容量を有している。
が、１．５メガバイトの最大容量を有している。
【００２３】ある実施形態では、前記フレームバッファ
と前記ディスプレイデバイスとの間のデータのやりとり
を制御するディスプレイコントローラと、該ディスプレ
イコントローラと、該フレームバッファの前記データポ
ートとを少なくとも６４ビット幅で結合するデータバス
と、をさらに備えている。
と前記ディスプレイデバイスとの間のデータのやりとり
を制御するディスプレイコントローラと、該ディスプレ
イコントローラと、該フレームバッファの前記データポ
ートとを少なくとも６４ビット幅で結合するデータバス
と、をさらに備えている。
【００２４】本発明によるフレームバッファを構成する
方法は、メモリセルアレイを設けるステップであって、
該アレイのサイズが、選択されたディスプレイデバイス
上に表示される画像を規定する画素データの１フレーム
を、余分なセルを最小化して格納するのに必要なものと
して選択される、ステップと、該アレイにアクセスする
ために選択された個数の端子を設けるステップであっ
て、該フレームバッファが、選択されたデータバスを独
立してサポートするのに必要なものとして、端子の該個
数が選択される、ステップと、を含んでおり、そのこと
により上記目的が達成される。
方法は、メモリセルアレイを設けるステップであって、
該アレイのサイズが、選択されたディスプレイデバイス
上に表示される画像を規定する画素データの１フレーム
を、余分なセルを最小化して格納するのに必要なものと
して選択される、ステップと、該アレイにアクセスする
ために選択された個数の端子を設けるステップであっ
て、該フレームバッファが、選択されたデータバスを独
立してサポートするのに必要なものとして、端子の該個
数が選択される、ステップと、を含んでおり、そのこと
により上記目的が達成される。
【００２５】ある実施形態では、前記最小化された個数
のセルが、アイコンを格納するのに十分な容量を与え
る。
のセルが、アイコンを格納するのに十分な容量を与え
る。
【００２６】ある実施形態では、前記最小化された個数
のセルが、オフスクリーン記憶をおこなうのに十分な容
量を与える。
のセルが、オフスクリーン記憶をおこなうのに十分な容
量を与える。
【００２７】ある実施形態では、前記選択されたデータ
バスが、少なくとも６４ビット幅である。
バスが、少なくとも６４ビット幅である。
【００２８】以下に作用を説明する。本発明の原理に基
づくある実施形態によれば、画像を予め選択された個数
の画素から構成されるフレームとして表示（ここで、そ
れぞれの画素は、予め選択されたビット数の画素データ
により規定される）するように動作可能な、ディスプレ
イサブシステムで用いられるシングルチップフレームバ
ッファが提供される。このシングルチップフレームバッ
ファは、複数のメモリセルから構成されるアレイを有し
ている。ここで、アレイにおけるメモリセルの個数は、
表示フレームを規定する画素データを格納し、かつ余分
なセルを最小限にとどめることができるように予め選択
される。データポートは、所定数の端子をもつシングル
チップフレームバッファの一部として設けられる。ここ
で、端子の所定の数は、選択されたデータバスのライン
数に実質的に等しい。
づくある実施形態によれば、画像を予め選択された個数
の画素から構成されるフレームとして表示（ここで、そ
れぞれの画素は、予め選択されたビット数の画素データ
により規定される）するように動作可能な、ディスプレ
イサブシステムで用いられるシングルチップフレームバ
ッファが提供される。このシングルチップフレームバッ
ファは、複数のメモリセルから構成されるアレイを有し
ている。ここで、アレイにおけるメモリセルの個数は、
表示フレームを規定する画素データを格納し、かつ余分
なセルを最小限にとどめることができるように予め選択
される。データポートは、所定数の端子をもつシングル
チップフレームバッファの一部として設けられる。ここ
で、端子の所定の数は、選択されたデータバスのライン
数に実質的に等しい。
【００２９】本発明の原理に基づく第２の実施形態によ
れば、シングルチップ上に製造されたフレームバッファ
が提供される。このフレームバッファは、１フレームの
ディスプレイデータと、ある量の追加情報とを最小の未
使用メモリ空間内に納めるように予め選択された容量を
もつメモリアレイと、対応づけられたデータバスの全体
をサポートするデータポートと、を備えている。
れば、シングルチップ上に製造されたフレームバッファ
が提供される。このフレームバッファは、１フレームの
ディスプレイデータと、ある量の追加情報とを最小の未
使用メモリ空間内に納めるように予め選択された容量を
もつメモリアレイと、対応づけられたデータバスの全体
をサポートするデータポートと、を備えている。
【００３０】また、本発明の原理は、ディスプレイデバ
イスとシングルチップフレームバッファとを備えたディ
スプレイシステムとしても実現される。ディスプレイデ
バイスは、画像を所定数の画素から構成される（ここ
で、各画素は、１ワードの画素データにより規定され
る）複数のフレームとして表示するように動作可能であ
る。シングルチップフレームバッファは、複数のフレー
ムの１つを規定する数ワードの画素データを、最小数の
余分なセルで格納するように最適化された記憶容量を有
している。
イスとシングルチップフレームバッファとを備えたディ
スプレイシステムとしても実現される。ディスプレイデ
バイスは、画像を所定数の画素から構成される（ここ
で、各画素は、１ワードの画素データにより規定され
る）複数のフレームとして表示するように動作可能であ
る。シングルチップフレームバッファは、複数のフレー
ムの１つを規定する数ワードの画素データを、最小数の
余分なセルで格納するように最適化された記憶容量を有
している。
【００３１】さらに、本発明の原理は、フレームバッフ
ァを構成する方法としても実現される。このような方法
の１つによれば、メモリセルアレイが設けられ、アレイ
のサイズは、余分なセルの個数を最小限にとどめて、選
択されたディスプレイデバイス上に表示されるべき画像
を規定する１フレームの画素データを格納するのに必要
なサイズとして選択される。このアレイにアクセスする
ために、ある選択された個数の端子が設けられる。ここ
で、その端子の個数は、フレームバッファが、対応づけ
られたデータバスを独立してサポートするのに必要な個
数として選択される。
ァを構成する方法としても実現される。このような方法
の１つによれば、メモリセルアレイが設けられ、アレイ
のサイズは、余分なセルの個数を最小限にとどめて、選
択されたディスプレイデバイス上に表示されるべき画像
を規定する１フレームの画素データを格納するのに必要
なサイズとして選択される。このアレイにアクセスする
ために、ある選択された個数の端子が設けられる。ここ
で、その端子の個数は、フレームバッファが、対応づけ
られたデータバスを独立してサポートするのに必要な個
数として選択される。
【００３２】本発明の原理を実現するメモリによって、
従来の技術よりもはるかに優れた効果が得られる。中で
も、ある与えられたアプリケーションの要件を満たすよ
うにメモリ記憶容量の量を適当に調整することによっ
て、過剰な容量を大幅に削減することができるし、完全
にゼロにすることさえできる。また、シングルチップ素
子に幅の広いデータポート（例えば、６４ビット幅のデ
ータポート）を設けることによって、対応するデータバ
スにサービスするのに必要なチップの個数は、数チップ
から１チップに減らすことができる。フレームバッファ
に必要なチップの個数を減らすことによって、基板上の
空間を節約することができ、消費電力を減らすことがで
き、アクセスタイミングも（特に１画素毎に変えていく
時には）簡略化することができる。
従来の技術よりもはるかに優れた効果が得られる。中で
も、ある与えられたアプリケーションの要件を満たすよ
うにメモリ記憶容量の量を適当に調整することによっ
て、過剰な容量を大幅に削減することができるし、完全
にゼロにすることさえできる。また、シングルチップ素
子に幅の広いデータポート（例えば、６４ビット幅のデ
ータポート）を設けることによって、対応するデータバ
スにサービスするのに必要なチップの個数は、数チップ
から１チップに減らすことができる。フレームバッファ
に必要なチップの個数を減らすことによって、基板上の
空間を節約することができ、消費電力を減らすことがで
き、アクセスタイミングも（特に１画素毎に変えていく
時には）簡略化することができる。
【００３３】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の精神および範囲から離れることはないことも、当業
者には認識できるであろう。
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の精神および範囲から離れることはないことも、当業
者には認識できるであろう。
【００３４】
【発明の実施の形態】本発明およびその長所をより完全
に理解できるように、添付の図面を参照しながら、以下
に本発明を詳細に説明する。
に理解できるように、添付の図面を参照しながら、以下
に本発明を詳細に説明する。
【００３５】本発明の原理およびその長所は、図１〜図
５に図示されている実施形態例を参照することによっ
て、最もよく理解することができる。なお全図面を通し
て、同一の参照番号は同一の構成要素を示す。本発明の
原理を実現するメモリ装置は数多くのアプリケーション
で適用可能ではあるが、例示を目的としてこのメモリ装
置は、パーソナルコンピュータに典型的に用いられる基
本的な処理システムアーキテクチャに関連づけて説明さ
れる。
５に図示されている実施形態例を参照することによっ
て、最もよく理解することができる。なお全図面を通し
て、同一の参照番号は同一の構成要素を示す。本発明の
原理を実現するメモリ装置は数多くのアプリケーション
で適用可能ではあるが、例示を目的としてこのメモリ装
置は、パーソナルコンピュータに典型的に用いられる基
本的な処理システムアーキテクチャに関連づけて説明さ
れる。
【００３６】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、を備えている。
【００３７】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンティアムTM、ペンティアムプロTMクラスのマ
イクロプロセッサのような市販のパーソナルコンピュー
タに用いられている汎用のマイクロプロセッサでありう
る。ＣＰＵ１０１は、例えば専用バスや汎用バスであり
うるＣＰＵローカルバス１０２を介してシステム１００
の残りの部分と通信する。以下にさらに述べるように、
バス１０２は、本発明の新規なメモリインタフェースを
実現するために用いられうる。
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンティアムTM、ペンティアムプロTMクラスのマ
イクロプロセッサのような市販のパーソナルコンピュー
タに用いられている汎用のマイクロプロセッサでありう
る。ＣＰＵ１０１は、例えば専用バスや汎用バスであり
うるＣＰＵローカルバス１０２を介してシステム１００
の残りの部分と通信する。以下にさらに述べるように、
バス１０２は、本発明の新規なメモリインタフェースを
実現するために用いられうる。
【００３８】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵバス１０２のデータパ
スとインタフェースし、アドレスチップ１１２またはＣ
ＰＵ１０１に対してサイクル終了レスポンスを発し、も
しそれらのサイクルが終了していないなら動作をアボー
トし、かつバス１０２のデータパスについて調停をす
る。
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵバス１０２のデータパ
スとインタフェースし、アドレスチップ１１２またはＣ
ＰＵ１０１に対してサイクル終了レスポンスを発し、も
しそれらのサイクルが終了していないなら動作をアボー
トし、かつバス１０２のデータパスについて調停をす
る。
【００３９】ＣＰＵ１０１は、直接、または外部（Ｌ
２）キャッシュ１１５を通してコアロジック１０３と通
信する。Ｌ２キャッシュ１１５は、例えば２５６キロバ
イトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１０
１は、典型的には１６キロバイト以下のオンボード（Ｌ
１）キャッシュを含んでいてもよい。
２）キャッシュ１１５を通してコアロジック１０３と通
信する。Ｌ２キャッシュ１１５は、例えば２５６キロバ
イトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１０
１は、典型的には１６キロバイト以下のオンボード（Ｌ
１）キャッシュを含んでいてもよい。
【００４０】ディスプレイコントローラ１０４は、メモ
リ２００とインタフェースするために必要な改変をされ
た多くの市販のＶＧＡディスプレイコントローラならど
れでもよく、ここで本発明の原理は、ディスプレイコン
トローラ／フレームバッファインタフェースに適用され
る。例えばディスプレイコントローラ１０４は、シーラ
スロジック社のＣＬ−ＧＤ７５４ｘシリーズのディスプ
レイコントローラのいずれかに基づいていればよい。こ
のようなコントローラの構成および動作は、ＣＬ−ＧＤ
７５４ｘアプリケーションブック（Rev 1.0、1994年11
月22日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコン
トローラ暫定版データブック（Rev 1.0.2、1994年6月）
に記載されている。これらの文献はいずれもカリフォル
ニア州、フレモントのシーラスロジック社（Cirrus Log
ic, Inc.）から入手可能であり、本明細書においても参
考として援用される。ディスプレイコントローラ１０４
は、ＣＰＵ１０１からのデータ、インストラクションお
よび／またはアドレスを、コアロジック１０３を通し
て、またはＣＰＵローカルバス１０２を通してＣＰＵ１
０１から直接に受け取ることができる。データ、インス
トラクションおよびアドレスは、コアロジック１０３を
通して、ディスプレイコントローラ１０４およびシステ
ムメモリ１０５の間でやりとりされる。さらにアドレス
およびインストラクションは、例えばＰＣＩローカルバ
スであるローカルバス１１６を介しても、コアロジック
１０３およびディスプレイコントローラ１０４の間でや
りとりされうる。加えて、ローカルバス１１６は、図２
のメモリに関連して後述される新規なインタフェースを
実現するように設計され、構成されうる。
リ２００とインタフェースするために必要な改変をされ
た多くの市販のＶＧＡディスプレイコントローラならど
れでもよく、ここで本発明の原理は、ディスプレイコン
トローラ／フレームバッファインタフェースに適用され
る。例えばディスプレイコントローラ１０４は、シーラ
スロジック社のＣＬ−ＧＤ７５４ｘシリーズのディスプ
レイコントローラのいずれかに基づいていればよい。こ
のようなコントローラの構成および動作は、ＣＬ−ＧＤ
７５４ｘアプリケーションブック（Rev 1.0、1994年11
月22日）およびＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコン
トローラ暫定版データブック（Rev 1.0.2、1994年6月）
に記載されている。これらの文献はいずれもカリフォル
ニア州、フレモントのシーラスロジック社（Cirrus Log
ic, Inc.）から入手可能であり、本明細書においても参
考として援用される。ディスプレイコントローラ１０４
は、ＣＰＵ１０１からのデータ、インストラクションお
よび／またはアドレスを、コアロジック１０３を通し
て、またはＣＰＵローカルバス１０２を通してＣＰＵ１
０１から直接に受け取ることができる。データ、インス
トラクションおよびアドレスは、コアロジック１０３を
通して、ディスプレイコントローラ１０４およびシステ
ムメモリ１０５の間でやりとりされる。さらにアドレス
およびインストラクションは、例えばＰＣＩローカルバ
スであるローカルバス１１６を介しても、コアロジック
１０３およびディスプレイコントローラ１０４の間でや
りとりされうる。加えて、ローカルバス１１６は、図２
のメモリに関連して後述される新規なインタフェースを
実現するように設計され、構成されうる。
【００４１】概略的にいうと、ディスプレイコントロー
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン塗りつぶし、色空間変換、ディス
プレイデータ補間、ズーミングおよびビデオストリーム
化などの限られた数のグラフィック機能を実行し、電力
管理といったその他のシステム管理タスクの操作をおこ
なう。最も重要なのは、ディスプレイコントローラ１０
４は、スクリーンリフレッシュのあいだにフレームバッ
ファ１０８からディスプレイユニット１０７への画素デ
ータのラスタを制御し、ディスプレイデータの更新をお
こなう間にＣＰＵ１０１およびフレームバッファ１０８
をインタフェースすることである。ビデオデータは、デ
ィスプレイコントローラ１０４に直接、入力されてもよ
い。
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン塗りつぶし、色空間変換、ディス
プレイデータ補間、ズーミングおよびビデオストリーム
化などの限られた数のグラフィック機能を実行し、電力
管理といったその他のシステム管理タスクの操作をおこ
なう。最も重要なのは、ディスプレイコントローラ１０
４は、スクリーンリフレッシュのあいだにフレームバッ
ファ１０８からディスプレイユニット１０７への画素デ
ータのラスタを制御し、ディスプレイデータの更新をお
こなう間にＣＰＵ１０１およびフレームバッファ１０８
をインタフェースすることである。ビデオデータは、デ
ィスプレイコントローラ１０４に直接、入力されてもよ
い。
【００４２】ディジタル／アナログ変換器１０６は、デ
ィジタルデータをコントローラ１０４から受け取り、こ
れに応答してディスプレイ１０７をドライブするために
アナログデータを出力する。図示されている実施形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４とともに単一のチップ上に一体化される。システ
ム１００の具体的な実現方式によっては、ＤＡＣ１０６
は、いくつか選択肢を挙げれば、カラーパレット、ＹＵ
Ｖ／ＲＧＢフォーマット変換回路、および／またはＸお
よびＹズーミング回路を備えていてもよい。ディスプレ
イ１０７は、例えば、ＣＲＴユニット、液晶ディスプレ
イ、エレクトロルミネセントディスプレイ、プラズマデ
ィスプレイ、あるいは複数の画素として画像を画面上に
表示するその他のタイプのディスプレイデバイスであり
うる。なお代替の実施形態においては、「ディスプレ
イ」１０７は、レーザプリンタ、あるいはそれに類似す
る文書表示／印刷装置など、その他のタイプの出力装置
であってもよい。
ィジタルデータをコントローラ１０４から受け取り、こ
れに応答してディスプレイ１０７をドライブするために
アナログデータを出力する。図示されている実施形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４とともに単一のチップ上に一体化される。システ
ム１００の具体的な実現方式によっては、ＤＡＣ１０６
は、いくつか選択肢を挙げれば、カラーパレット、ＹＵ
Ｖ／ＲＧＢフォーマット変換回路、および／またはＸお
よびＹズーミング回路を備えていてもよい。ディスプレ
イ１０７は、例えば、ＣＲＴユニット、液晶ディスプレ
イ、エレクトロルミネセントディスプレイ、プラズマデ
ィスプレイ、あるいは複数の画素として画像を画面上に
表示するその他のタイプのディスプレイデバイスであり
うる。なお代替の実施形態においては、「ディスプレ
イ」１０７は、レーザプリンタ、あるいはそれに類似す
る文書表示／印刷装置など、その他のタイプの出力装置
であってもよい。
【００４３】システム１００におけるデータパスは、個
々の設計で変わってくる。例えば、システム１００は、
「６４ビット」または「７２ビット」のシステムであっ
てもよい。ここでは、説明の目的のために６４ビットの
システムが選ばれる。このとき、ＣＰＵバス１０２およ
びＰＣＩバス１１６のデータパス、コアロジック１０３
を通してシステムメモリ１０５およびディスプレイコン
トローラ１０４に至るデータパス、およびディスプレイ
コントローラ１０４およびフレームバッファ１０８の間
のデータ相互接続部を含む各データ接続部は、すべて６
４ビット幅である。なおアドレス相互接続部は、メモリ
サイズと、データバイトの選択、誤り検出および訂正、
および仮想メモリ動作をサポートするために必要なその
ようなファクタとに依存して変わることに注意された
い。
々の設計で変わってくる。例えば、システム１００は、
「６４ビット」または「７２ビット」のシステムであっ
てもよい。ここでは、説明の目的のために６４ビットの
システムが選ばれる。このとき、ＣＰＵバス１０２およ
びＰＣＩバス１１６のデータパス、コアロジック１０３
を通してシステムメモリ１０５およびディスプレイコン
トローラ１０４に至るデータパス、およびディスプレイ
コントローラ１０４およびフレームバッファ１０８の間
のデータ相互接続部を含む各データ接続部は、すべて６
４ビット幅である。なおアドレス相互接続部は、メモリ
サイズと、データバイトの選択、誤り検出および訂正、
および仮想メモリ動作をサポートするために必要なその
ようなファクタとに依存して変わることに注意された
い。
【００４４】図２は、典型的な従来のフレームバッファ
構成、およびディスプレイコントローラと関連づけられ
たそのインタフェースを概略的に図示している。図示さ
れたサブシステムは、２５６Ｋ×１６の４つのダイナミ
ックランダムアクセスメモリデバイス（ＤＲＡＭ）によ
ってサポートされる６４ビットのデータバスを含む。こ
の技術ではよく知られているように、ＤＲＡＭのそれぞ
れは、１６ピン幅のデータポート（ＤＱ）、８ピンのア
ドレスポート、／ＲＡＳ入力ピン、および上位バイトお
よび下位バイトの／ＣＡＳ入力ピン（それぞれＵＣＡＳ
およびＬＣＡＳ）を含むパッケージに収められている。
それぞれのＤＲＡＭは、通常、リード／ライト制御信号
をコントローラから受け取る出力イネーブル（／ＯＥ）
およびライト（／ＷＥ）入力ピンを含む。それぞれのＤ
ＲＡＭの出力イネーブルおよびライトイネーブルピン、
およびコントローラとの対応する相互接続は、図２にお
いては簡潔さおよび明瞭さのために示されていない。
構成、およびディスプレイコントローラと関連づけられ
たそのインタフェースを概略的に図示している。図示さ
れたサブシステムは、２５６Ｋ×１６の４つのダイナミ
ックランダムアクセスメモリデバイス（ＤＲＡＭ）によ
ってサポートされる６４ビットのデータバスを含む。こ
の技術ではよく知られているように、ＤＲＡＭのそれぞ
れは、１６ピン幅のデータポート（ＤＱ）、８ピンのア
ドレスポート、／ＲＡＳ入力ピン、および上位バイトお
よび下位バイトの／ＣＡＳ入力ピン（それぞれＵＣＡＳ
およびＬＣＡＳ）を含むパッケージに収められている。
それぞれのＤＲＡＭは、通常、リード／ライト制御信号
をコントローラから受け取る出力イネーブル（／ＯＥ）
およびライト（／ＷＥ）入力ピンを含む。それぞれのＤ
ＲＡＭの出力イネーブルおよびライトイネーブルピン、
およびコントローラとの対応する相互接続は、図２にお
いては簡潔さおよび明瞭さのために示されていない。
【００４５】フレームバッファ内のそれぞれの位置にデ
ータをリードおよびライトするアドレスを発生すること
に加えて、図２のサブシステムにおけるコントローラ
は、ロウアドレスストローブ、／ＲＡＳ０、および８つ
のカラムアドレスストローブ／ＣＡＳ０〜／ＣＡＳ７を
発生する。ロウアドレスストローブは、４つのＤＲＡＭ
へのロウアドレスラッチングを制御し、一般にはＤＲＡ
Ｍのプリチャージおよびアクティブサイクルのタイミン
グをとる。８つのカラムアドレスストローブのうち２つ
は、カラムアドレスラッチングのためにそれぞれのＤＲ
ＡＭに与えられる。２つずつのカラムアドレスストロー
ブのうちの一方は、それぞれの１６ビット位置の下位バ
イトに独立にアクセスするためにＬＣＡＳピンに与えら
れ、他方は、それぞれの１６ビット位置の上位バイトに
独立にアクセスするためにＵＣＡＳピンに与えられる。
アドレスバス上に与えられるアドレスと併せて、カラム
アドレスストローブを選択的に与えることによって、デ
ィスプレイコントローラは、このように１画素毎に書き
込むことができる。
ータをリードおよびライトするアドレスを発生すること
に加えて、図２のサブシステムにおけるコントローラ
は、ロウアドレスストローブ、／ＲＡＳ０、および８つ
のカラムアドレスストローブ／ＣＡＳ０〜／ＣＡＳ７を
発生する。ロウアドレスストローブは、４つのＤＲＡＭ
へのロウアドレスラッチングを制御し、一般にはＤＲＡ
Ｍのプリチャージおよびアクティブサイクルのタイミン
グをとる。８つのカラムアドレスストローブのうち２つ
は、カラムアドレスラッチングのためにそれぞれのＤＲ
ＡＭに与えられる。２つずつのカラムアドレスストロー
ブのうちの一方は、それぞれの１６ビット位置の下位バ
イトに独立にアクセスするためにＬＣＡＳピンに与えら
れ、他方は、それぞれの１６ビット位置の上位バイトに
独立にアクセスするためにＵＣＡＳピンに与えられる。
アドレスバス上に与えられるアドレスと併せて、カラム
アドレスストローブを選択的に与えることによって、デ
ィスプレイコントローラは、このように１画素毎に書き
込むことができる。
【００４６】図２から明らかなように、従来のフレーム
バッファ構成および制御は、大きなデメリットをもって
いる。なかでも４つのチップおよびそれらのパッケージ
ングは、６４ビットバスをサポートすることが要求され
る。それぞれのパッケージされたチップは、システムの
コストを高くし、ボードスペースを使い、コントローラ
との必要とされる相互接続を増やす。さらに／ＲＡＳお
よび／または／ＣＡＳを用いる他のバイトアドレシング
スキームはこの技術において知られてはいるが、それら
はどれも同じ問題をかかえている。すなわち、特定のタ
イミングをもつ追加の信号がコントローラにおいて発生
されて、適切なＤＲＡＭへとルーティングされなければ
ならない。最後に、最大の、かつ広く用いられている市
販のＰＣディスプレイ（すなわち８ビット／画素で１０
２４画素×１２８０画素）のオンスクリーンおよびオフ
スクリーンの要求を満たすために必要とされるのは１．
５メガバイトに満たないのにもかかわらず、図２のマル
チチップＤＲＡＭの記憶容量は、最低でも２メガバイト
である。
バッファ構成および制御は、大きなデメリットをもって
いる。なかでも４つのチップおよびそれらのパッケージ
ングは、６４ビットバスをサポートすることが要求され
る。それぞれのパッケージされたチップは、システムの
コストを高くし、ボードスペースを使い、コントローラ
との必要とされる相互接続を増やす。さらに／ＲＡＳお
よび／または／ＣＡＳを用いる他のバイトアドレシング
スキームはこの技術において知られてはいるが、それら
はどれも同じ問題をかかえている。すなわち、特定のタ
イミングをもつ追加の信号がコントローラにおいて発生
されて、適切なＤＲＡＭへとルーティングされなければ
ならない。最後に、最大の、かつ広く用いられている市
販のＰＣディスプレイ（すなわち８ビット／画素で１０
２４画素×１２８０画素）のオンスクリーンおよびオフ
スクリーンの要求を満たすために必要とされるのは１．
５メガバイトに満たないのにもかかわらず、図２のマル
チチップＤＲＡＭの記憶容量は、最低でも２メガバイト
である。
【００４７】図３は、本発明の原理を実施するメモリサ
ブシステム３００を図示する機能ブロック図である。サ
ブシステム３００は、ディスプレイコントローラ３０１
およびフレームバッファ３０２を含む。あるアプリケー
ションにおいては、ディスプレイコントローラ３０１お
よびフレームバッファ３０２は、システム１００におけ
るディスプレイコントローラ１０４およびフレームバッ
ファ１０８として用いられる。
ブシステム３００を図示する機能ブロック図である。サ
ブシステム３００は、ディスプレイコントローラ３０１
およびフレームバッファ３０２を含む。あるアプリケー
ションにおいては、ディスプレイコントローラ３０１お
よびフレームバッファ３０２は、システム１００におけ
るディスプレイコントローラ１０４およびフレームバッ
ファ１０８として用いられる。
【００４８】本発明の原理によれば、フレームバッファ
３０２は、ディスプレイコントローラ３０１、および余
分な容量が最小化された関連づけられたディスプレイデ
バイスのディスプレイデータ記憶条件に合うように最適
化された記憶容量（つまりＤＲＡＭセルアレイサイズ）
をもつ。図示された実施の形態において、フレームバッ
ファ３０２は、単一のパッケージに入った１．５メガバ
イトのデバイスであり、これは、１０２４×１２８０×
８ビット／画素のディスプレイに必要なオンスクリーン
メモリの約１．３メガバイト、およびアイコン記憶およ
び／またはオフスクリーンメモリのような用途のための
メモリの２００キロバイトを提供する。
３０２は、ディスプレイコントローラ３０１、および余
分な容量が最小化された関連づけられたディスプレイデ
バイスのディスプレイデータ記憶条件に合うように最適
化された記憶容量（つまりＤＲＡＭセルアレイサイズ）
をもつ。図示された実施の形態において、フレームバッ
ファ３０２は、単一のパッケージに入った１．５メガバ
イトのデバイスであり、これは、１０２４×１２８０×
８ビット／画素のディスプレイに必要なオンスクリーン
メモリの約１．３メガバイト、およびアイコン記憶およ
び／またはオフスクリーンメモリのような用途のための
メモリの２００キロバイトを提供する。
【００４９】シングルチップフレームバッファ３０２の
データポート（ＤＱ）およびフレームバッファ−ディス
プレイコントローラのデータパス３０３は、本発明の原
理によれば６４ビット幅である。図示されている実施の
形態においては、アドレスパス（バス）３０４は、９ビ
ット幅である。フレームバッファ３０２は、単一の／Ｒ
ＡＳおよび単一の／ＣＡＳ入力を含む。ライトイネーブ
ル入力／ＷＥは、リード／ライト制御のために設けられ
ている。フレームバッファ３０２のアクセスおよびコン
トロールサイクルのタイミングは、システムマスタクロ
ックＣＬＫおよびクロックイネーブル信号ＣＫＥによっ
て制御される。ＤＳＦ入力は、特別なファンクションイ
ネーブル信号の入力が、なかでも１ビットごとのライト
動作をおこなうことを可能にする。
データポート（ＤＱ）およびフレームバッファ−ディス
プレイコントローラのデータパス３０３は、本発明の原
理によれば６４ビット幅である。図示されている実施の
形態においては、アドレスパス（バス）３０４は、９ビ
ット幅である。フレームバッファ３０２は、単一の／Ｒ
ＡＳおよび単一の／ＣＡＳ入力を含む。ライトイネーブ
ル入力／ＷＥは、リード／ライト制御のために設けられ
ている。フレームバッファ３０２のアクセスおよびコン
トロールサイクルのタイミングは、システムマスタクロ
ックＣＬＫおよびクロックイネーブル信号ＣＫＥによっ
て制御される。ＤＳＦ入力は、特別なファンクションイ
ネーブル信号の入力が、なかでも１ビットごとのライト
動作をおこなうことを可能にする。
【００５０】本発明の原理を実施するフレームバッファ
３０２のようなシングルチップのフレームバッファは、
従来技術に対して多くの重要なメリットをもつ。なかで
も６４ビットバスを使用するのに単一のパッケージしか
必要としないので、ボードスペースの消費がより少なく
て済み、ボードレベルでの相互接続がより簡単になり、
負荷がより軽くなり、ディスプレイサブシステムのコス
トが軽減される。さらに記憶容量がディスプレイサブシ
ステムの必要条件に合わせて調整されるので、むだなメ
モリ空間が大幅に削減されるか、またはなくなる。示さ
れた実施の形態の１．５メガバイトメモリにおいては、
例えば図２に示すシステムのような従来技術のシステム
において浪費されていた１／２メガバイトのメモリがそ
っくりなくなっている。最後に６４ビットデータのピン
アウトをもつシングルチップフレームバッファは、アド
レスタイミング要件を大幅に簡略化し、関連づけられた
ディスプレイコントローラの処理のオーバヘッドを低減
する。１画素毎のライトについて８つのカラムアドレス
ストローブを必要とする図２のシステムとは対照的に、
本システムは、１つの／ＲＡＳ信号および１つの／ＣＡ
Ｓ信号だけしか必要ではない。本発明によれば、ＤＳＦ
ビットおよび入力ポートにおいて受け取られたマスクに
関連して、単一の／ＲＡＳ信号および単一の／ＣＡＳ信
号があれば、１画素ごとのデータの変更には十分であ
る。
３０２のようなシングルチップのフレームバッファは、
従来技術に対して多くの重要なメリットをもつ。なかで
も６４ビットバスを使用するのに単一のパッケージしか
必要としないので、ボードスペースの消費がより少なく
て済み、ボードレベルでの相互接続がより簡単になり、
負荷がより軽くなり、ディスプレイサブシステムのコス
トが軽減される。さらに記憶容量がディスプレイサブシ
ステムの必要条件に合わせて調整されるので、むだなメ
モリ空間が大幅に削減されるか、またはなくなる。示さ
れた実施の形態の１．５メガバイトメモリにおいては、
例えば図２に示すシステムのような従来技術のシステム
において浪費されていた１／２メガバイトのメモリがそ
っくりなくなっている。最後に６４ビットデータのピン
アウトをもつシングルチップフレームバッファは、アド
レスタイミング要件を大幅に簡略化し、関連づけられた
ディスプレイコントローラの処理のオーバヘッドを低減
する。１画素毎のライトについて８つのカラムアドレス
ストローブを必要とする図２のシステムとは対照的に、
本システムは、１つの／ＲＡＳ信号および１つの／ＣＡ
Ｓ信号だけしか必要ではない。本発明によれば、ＤＳＦ
ビットおよび入力ポートにおいて受け取られたマスクに
関連して、単一の／ＲＡＳ信号および単一の／ＣＡＳ信
号があれば、１画素ごとのデータの変更には十分であ
る。
【００５１】図４は、フレームバッファ３０２を実現す
る好ましいアーキテクチャの高レベル機能ブロック図で
ある。フレームバッファ３０２は、ＤＲＡＭセル４０１
のアレイを含み、図示された実施の形態では、１．５メ
ガバイトの容量をもつ。アレイ４０１は、ロウデコーダ
４０２、カラムデコーダ４０３およびセンスアンプ４０
４と関連づけられている。これらの回路はそれぞれ、こ
の技術ではよく知られているダイナミック回路で構成さ
れている。
る好ましいアーキテクチャの高レベル機能ブロック図で
ある。フレームバッファ３０２は、ＤＲＡＭセル４０１
のアレイを含み、図示された実施の形態では、１．５メ
ガバイトの容量をもつ。アレイ４０１は、ロウデコーダ
４０２、カラムデコーダ４０３およびセンスアンプ４０
４と関連づけられている。これらの回路はそれぞれ、こ
の技術ではよく知られているダイナミック回路で構成さ
れている。
【００５２】アドレスバス３０４から受け取られたアド
レスビットは、ロウアドレスバッファ４０５およびカラ
ムアドレスバッファ４０７へと入力される。好ましい実
施の形態においては、ロウアドレスおよびカラムアドレ
スビットは、ワードシリアルで、マルチプレクスされた
アドレスバス３０４から受け取られ、／ＲＡＳおよび／
ＣＡＳに応じてそれぞれラッチされる。アドレスカウン
タ４０６および４０８は、リフレッシュおよびページモ
ードアクセスを実現するために受け取られたロウおよび
カラムから内部でのインクリメントをおこなうよう設け
られている。
レスビットは、ロウアドレスバッファ４０５およびカラ
ムアドレスバッファ４０７へと入力される。好ましい実
施の形態においては、ロウアドレスおよびカラムアドレ
スビットは、ワードシリアルで、マルチプレクスされた
アドレスバス３０４から受け取られ、／ＲＡＳおよび／
ＣＡＳに応じてそれぞれラッチされる。アドレスカウン
タ４０６および４０８は、リフレッシュおよびページモ
ードアクセスを実現するために受け取られたロウおよび
カラムから内部でのインクリメントをおこなうよう設け
られている。
【００５３】タイミング発生器４０９は、はいってくる
クロックおよび制御ビットを受け取り、必要となるクロ
ックおよび制御信号を発生し、出力する。「ビットごと
のライト」回路４１０および特別なモードのレジスタ４
１１は、アレイ４０１にＩ／Ｏバッファ４１２を通して
書き込まれるビットの選択的マスキングを可能にする。
Ｉ／Ｏバッファ４１２は、本発明の好ましい実施の形態
によれば、６４ビットワードの入力および出力を可能に
する。
クロックおよび制御ビットを受け取り、必要となるクロ
ックおよび制御信号を発生し、出力する。「ビットごと
のライト」回路４１０および特別なモードのレジスタ４
１１は、アレイ４０１にＩ／Ｏバッファ４１２を通して
書き込まれるビットの選択的マスキングを可能にする。
Ｉ／Ｏバッファ４１２は、本発明の好ましい実施の形態
によれば、６４ビットワードの入力および出力を可能に
する。
【００５４】１ビットごとのライトの機能は、ディスプ
レイデータを１画素毎に変更することを可能にする。１
ビットごとのライトは、Ｉ／Ｏバッファ４１２内の６４
ビットマスクレジスタを用いて実現できる。マスクは、
ＤＳＦピンをハイにセットし、対応するオペコードをア
ドレスピンに与え、６４ビットマスクをデータピンＤＱ
０〜ＤＱ６３に与えることによって、与えられたアクテ
ィブサイクルのあいだにロードされる。あとに続く選択
されたアクティブサイクルのあいだ、ＤＳＦピンはハイ
に設定されて、マスクされたライトを実行するためにマ
スクをアクティベートする。
レイデータを１画素毎に変更することを可能にする。１
ビットごとのライトは、Ｉ／Ｏバッファ４１２内の６４
ビットマスクレジスタを用いて実現できる。マスクは、
ＤＳＦピンをハイにセットし、対応するオペコードをア
ドレスピンに与え、６４ビットマスクをデータピンＤＱ
０〜ＤＱ６３に与えることによって、与えられたアクテ
ィブサイクルのあいだにロードされる。あとに続く選択
されたアクティブサイクルのあいだ、ＤＳＦピンはハイ
に設定されて、マスクされたライトを実行するためにマ
スクをアクティベートする。
【００５５】本発明によるシングルチップフレームバッ
ファは、多くのパッケージングの選択肢のいずれかを用
いてパッケージにすることができる。好ましくは１００
ピンのＱＦＰパッケージが、実質的に図５に示されるよ
うなピン配置で用いられる。
ファは、多くのパッケージングの選択肢のいずれかを用
いてパッケージにすることができる。好ましくは１００
ピンのＱＦＰパッケージが、実質的に図５に示されるよ
うなピン配置で用いられる。
【００５６】以上に本発明およびその長所を詳細に説明
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、代
替および改良がここでなされてもよいことは理解された
い。
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、代
替および改良がここでなされてもよいことは理解された
い。
【００５７】
【発明の効果】本発明によれば、メモリサブシステムを
効率よく設計し構成するのに有用な回路および方法を提
供することができる。これにより、余分なメモリ空間を
大幅に減らすことができ、アドレスタイミングを大幅に
簡略化することができるという効果が得られる。
効率よく設計し構成するのに有用な回路および方法を提
供することができる。これにより、余分なメモリ空間を
大幅に減らすことができ、アドレスタイミングを大幅に
簡略化することができるという効果が得られる。
【図１】本発明の原理を実施するパーソナルコンピュー
ティングシステムアーキテクチャの高レベル機能ブロッ
ク図である。
ティングシステムアーキテクチャの高レベル機能ブロッ
ク図である。
【図２】従来のディスプレイコントローラ／フレームバ
ッファメモリサブシステムのより詳細な機能ブロック図
である。
ッファメモリサブシステムのより詳細な機能ブロック図
である。
【図３】本発明の原理によるディスプレイコントローラ
／フレームバッファメモリサブシステムのより詳細な機
能ブロック図である。
／フレームバッファメモリサブシステムのより詳細な機
能ブロック図である。
【図４】本発明の原理によるフレームバッファメモリサ
ブシステムの機能ブロック図である。
ブシステムの機能ブロック図である。
【図５】図４に示すフレームバッファの好ましいパッケ
ージおよびピン構成の一部を示す平面図である。
ージおよびピン構成の一部を示す平面図である。
１００ システム １０１ ＣＰＵ １０２ ＣＰＵバス １０３ コアロジック １０４ ディスプレイコントローラ １０５ システムメモリ １０６ ＤＡＣ １０７ ディスプレイ １０８ フレームバッファ １１２ アドレスチップ １１４ データチップ １１５ Ｌ２キャッシュ １１６ ローカルバス
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 モハン ラオ アメリカ合衆国 テキサス 75252， ダ ラス， コブハーベン 5723 (72)発明者 マイケル イー． ルナス アメリカ合衆国 テキサス，マックキニー ウィロー レーン 1604
Claims (21)
- 【請求項１】 画像を予め選択された個数の画素（ここ
で、該画素はそれぞれ、予め選択されたビット数の画素
データにより規定される）から構成される複数のフレー
ムとして表示するように動作可能な、ディスプレイサブ
システムで用いられるシングルチップフレームバッファ
であって、 複数のメモリセルから構成されるアレイであって、該ア
レイにおける該メモリセルの個数が、該複数のフレーム
の１つを規定する画素データを格納し、かつ余分なセル
を最小限にとどめることができるように予め選択され
る、メモリセルアレイと、 所定数の端子をもつデータポートであって、端子の該所
定の数が、選択されたデータバスのライン数に実質的に
等しい、データポートと、を備えている、シングルチッ
プフレームバッファ。 - 【請求項２】 前記メモリセルが、ダイナミックランダ
ムアクセスメモリセルを含んでいる、請求項１に記載の
フレームバッファ。 - 【請求項３】 前記アレイの前記複数のセルのうちの選
択された個数のセルへとライトする回路をさらに備えて
おり、該選択された個数が、端子の前記所定数よりも小
さい、請求項１に記載のフレームバッファ。 - 【請求項４】 前記アレイが、１．５メガバイトの記憶
容量を有している、請求項１に記載のフレームバッフ
ァ。 - 【請求項５】 前記ライトする回路が、ビットごとにラ
イトする回路を含んでいる、請求項３に記載のフレーム
バッファ。 - 【請求項６】 端子の前記所定数が少なくとも６４であ
る、請求項１に記載のフレームバッファ。 - 【請求項７】 単一のチップ上に製造されたフレームバ
ッファであって、１フレームのディスプレイデータと、
ある量の追加情報とを最小の未使用メモリ空間内に格納
するように予め選択された容量をもつメモリアレイと、 少なくとも６４ビット幅でデータバスを独立してサポー
トするデータポートと、を備えている、フレームバッフ
ァ。 - 【請求項８】 前記アレイにおいて選択されたセルへと
アクセスするための回路をさらに備えており、該アクセ
スするための回路が、前記ディスプレイデータを１画素
ごとに変更する回路を含んでいる、請求項７に記載のフ
レームバッファ。 - 【請求項９】 前記変更する回路が、ビットごとにライ
トする回路を含んでいる、請求項８に記載のフレームバ
ッファ。 - 【請求項１０】 前記フレームバッファが同期ＤＲＡＭ
を含んでいる、請求項７に記載のフレームバッファ。 - 【請求項１１】 前記アレイが１．５メガバイトの最大
容量を有している、請求項７に記載のフレームバッフ
ァ。 - 【請求項１２】 前記アクセスする回路が、受け取られ
たロウアドレスおよびカラムアドレスに応答して、前記
アレイにおける６４ビット位置へのアクセスを実現す
る、請求項７に記載のフレームバッファ。 - 【請求項１３】 前記ロウアドレスおよび前記カラムア
ドレスが、それぞれロウアドレスストローブおよびカラ
ムアドレスストローブに応答してワードシリアルに受け
取られる、請求項１２に記載のフレームバッファ。 - 【請求項１４】 画像を所定数の画素（ここで、該画素
はそれぞれ、１ワードの画素データにより規定される）
から構成される複数のフレームとして表示するように動
作可能であるディスプレイデバイスと、 該複数のフレームの１つを規定する数ワードの該画素デ
ータを、最小数の余分なセル内に格納するように最適化
された記憶容量を有するシングルチップフレームバッフ
ァと、を備えている、ディスプレイサブシステム。 - 【請求項１５】 前記フレームバッファが少なくとも６
４ビット幅のデータポートをさらに備えている、請求項
１４に記載のディスプレイサブシステム。 - 【請求項１６】 前記フレームバッファが、１．５メガ
バイトの最大容量を有している、請求項１５に記載のデ
ィスプレイサブシステム。 - 【請求項１７】 前記フレームバッファと前記ディスプ
レイデバイスとの間のデータのやりとりを制御するディ
スプレイコントローラと、 該ディスプレイコントローラと、該フレームバッファの
前記データポートとを少なくとも６４ビット幅で結合す
るデータバスと、をさらに備えている、請求項１５に記
載のディスプレイサブシステム。 - 【請求項１８】 フレームバッファを構成する方法であ
って、 メモリセルアレイを設けるステップであって、該アレイ
のサイズが、選択されたディスプレイデバイス上に表示
される画像を規定する画素データの１フレームを、余分
なセルを最小化して格納するのに必要なものとして選択
される、ステップと、 該アレイにアクセスするために選択された個数の端子を
設けるステップであって、該フレームバッファが、選択
されたデータバスを独立してサポートするのに必要なも
のとして、端子の該個数が選択される、ステップと、を
含む方法。 - 【請求項１９】 前記最小化された個数のセルが、アイ
コンを格納するのに十分な容量を与える、請求項１８に
記載の方法。 - 【請求項２０】 前記最小化された個数のセルが、オフ
スクリーン記憶をおこなうのに十分な容量を与える、請
求項１８に記載の方法。 - 【請求項２１】 前記選択されたデータバスが、少なく
とも６４ビット幅である、請求項１８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61106196A | 1996-03-05 | 1996-03-05 | |
| US08/611,061 | 1996-03-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040679A true JPH1040679A (ja) | 1998-02-13 |
Family
ID=24447470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036524A Pending JPH1040679A (ja) | 1996-03-05 | 1997-02-20 | シングルチップフレームバッファ、単一のチップ上に製造されたフレームバッファ、ディスプレイサブシステムおよびフレームバッファ構成方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0801375A3 (ja) |
| JP (1) | JPH1040679A (ja) |
| KR (1) | KR100490703B1 (ja) |
| TW (1) | TW397960B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417851B1 (en) | 1999-12-06 | 2002-07-09 | Nvidia Corporation | Method and apparatus for lighting module in a graphics processor |
| US6504542B1 (en) | 1999-12-06 | 2003-01-07 | Nvidia Corporation | Method, apparatus and article of manufacture for area rasterization using sense points |
| US6515671B1 (en) | 1999-12-06 | 2003-02-04 | Nvidia Corporation | Method, apparatus and article of manufacture for a vertex attribute buffer in a graphics processor |
| US6573900B1 (en) | 1999-12-06 | 2003-06-03 | Nvidia Corporation | Method, apparatus and article of manufacture for a sequencer in a transform/lighting module capable of processing multiple independent execution threads |
| US6650325B1 (en) | 1999-12-06 | 2003-11-18 | Nvidia Corporation | Method, apparatus and article of manufacture for boustrophedonic rasterization |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063910B2 (en) | 2008-07-08 | 2011-11-22 | Seiko Epson Corporation | Double-buffering of video data |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4562435A (en) * | 1982-09-29 | 1985-12-31 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| US5163024A (en) * | 1983-12-30 | 1992-11-10 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing serial shift registers selected by column address |
| JP3321651B2 (ja) * | 1991-07-26 | 2002-09-03 | サン・マイクロシステムズ・インコーポレーテッド | コンピュータの出力表示のためのフレームバッファメモリを提供する装置および方法 |
| US5243447A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Enhanced single frame buffer display system |
| WO1994018661A1 (en) * | 1993-02-05 | 1994-08-18 | Apple Computer, Inc. | Method and apparatus for computer video display memory |
| US5694143A (en) * | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| WO1995035572A1 (en) * | 1994-06-20 | 1995-12-28 | Neomagic Corporation | Graphics controller integrated circuit without memory interface |
-
1997
- 1997-02-20 JP JP9036524A patent/JPH1040679A/ja active Pending
- 1997-02-27 TW TW086102376A patent/TW397960B/zh not_active IP Right Cessation
- 1997-03-04 EP EP97301403A patent/EP0801375A3/en not_active Withdrawn
- 1997-03-05 KR KR1019970007931A patent/KR100490703B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417851B1 (en) | 1999-12-06 | 2002-07-09 | Nvidia Corporation | Method and apparatus for lighting module in a graphics processor |
| US6504542B1 (en) | 1999-12-06 | 2003-01-07 | Nvidia Corporation | Method, apparatus and article of manufacture for area rasterization using sense points |
| US6515671B1 (en) | 1999-12-06 | 2003-02-04 | Nvidia Corporation | Method, apparatus and article of manufacture for a vertex attribute buffer in a graphics processor |
| US6573900B1 (en) | 1999-12-06 | 2003-06-03 | Nvidia Corporation | Method, apparatus and article of manufacture for a sequencer in a transform/lighting module capable of processing multiple independent execution threads |
| US6650325B1 (en) | 1999-12-06 | 2003-11-18 | Nvidia Corporation | Method, apparatus and article of manufacture for boustrophedonic rasterization |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0801375A3 (en) | 1999-04-28 |
| KR970066883A (ko) | 1997-10-13 |
| TW397960B (en) | 2000-07-11 |
| KR100490703B1 (ko) | 2005-08-11 |
| EP0801375A2 (en) | 1997-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4128234B2 (ja) | メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 | |
| JP2968486B2 (ja) | メモリ、メモリサブシステム、メモリ装置およびメモリシステムアドレス方法 | |
| JP3046075B2 (ja) | デュアルバンクメモリおよび同メモリを用いたシステム | |
| US5583822A (en) | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same | |
| KR940000598B1 (ko) | 듀얼 포트 메모리를 사용한 플랫 패널 디스플레이 표시 제어장치 | |
| US5815456A (en) | Multibank -- multiport memories and systems and methods using the same | |
| KR100227133B1 (ko) | 보존된 어드레싱을 이용하는 메모리 장치 및 이를 이용한 시스템및 방법 | |
| US6018793A (en) | Single chip controller-memory device including feature-selectable bank I/O and architecture and methods suitable for implementing the same | |
| KR100258672B1 (ko) | 다중 뱅크 메모리 아키텍처와 이를 이용한 시스템 및 방법 | |
| US5654932A (en) | Memory devices with selectable access type and methods using the same | |
| JPH1055156A (ja) | ディスプレイコントローラ、集積回路、システムおよびディスプレイデバイスのスクリーン上にデータを表示する方法 | |
| US5829016A (en) | Memory system with multiplexed input-output port and systems and methods using the same | |
| KR100490703B1 (ko) | 단일-칩프레임버퍼,프레임버퍼,디스플레이서브시스템및프레임버퍼구성방법 | |
| JP2931412B2 (ja) | 連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法 | |
| EP0487819B1 (en) | Video random access memory with fast, alligned clear and copy | |
| EP0823116B1 (en) | Circuits, systems and methods for modifying data stored in a memory using logic operations | |
| US5906003A (en) | Memory device with an externally selectable-width I/O port and systems and methods using the same | |
| US6425020B1 (en) | Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry | |
| JPH07199907A (ja) | 表示制御装置 | |
| JPH05204352A (ja) | カラー表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060904 |