JPS6381690A

JPS6381690A - 半導体記憶装置

Info

Publication number: JPS6381690A
Application number: JP61226039A
Authority: JP
Inventors: Yasunori Yamaguchi; 山口　泰紀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-26
Filing date: 1986-09-26
Publication date: 1988-04-12
Anticipated expiration: 2012-05-07
Also published as: JP2607432B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ランダム入出力機能とシリアル入出力機能をあわせ持つ
画像処理用のデュアル・ボート・メモリ等に利用して特
に有効な技術に関するものである。

〔従来の技術〕

文字あるいは図形等をＣＲＴ　（陰極線管）の画面上に
表示させるための画像用フレームバッファメモリとして
、例えば、日経マグロウヒル社発行（７）１９８６年３
月２４日付ｒ日経エレクトロニクス」の２４３頁〜２６
４頁に記載されたデュアル・ボート・メモリが公知であ
る。

〔発明が解決しようとする問題点〕

このようなデュアル・ボート・メモリにおける記憶デー
タの書き込みは、ランダム・アクセス・ボートを用いて
１ビツト又は数ビツト単位で行う方法と、シリアル・ア
クセス・ボートを用いてワード線単位にシリアルに行う
方法とがある。しかしながら、表示中の画像を修正・変
更するための書き込み動作は、シリアル・アクセス・ボ
ートによる画像表示のためのシリアル出力動作と並行し
て行う必要があるため、ランダム・アクセス・ボートを
用いた１ビツト又は数ビツト単位の書き込み方法を採ら
ざるをえない、したがって、例えば第３図に示すように
、マルチウィンドウ方式とされる表示画像のうち斜線で
示されるウィンドウ部分のみをスクロールさせる場合、
ウィンドウ部分に対応する複数のメモリセルの記憶デー
タを１ビツト又は数ビットの単位で一旦読み出した後、
Ｘアドレス（ロウアドレス）のみをシフトとして再書き
込みしなくてはならない。このため、ウィンドウ部分の
メモリセル数の２倍に相当する回数のメモリアクセスと
アドレスシフトのための演算処理が必要となり、処理装
置に対する処理負担が増大するものである。

この発明の目的は、新しい機能を有するデュアル・ボー
ト・メモリ等の半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

゛　　本願において開示される実施例のうち代表的なも
のの概要を簡単に説明すれば、下記の通りである。すな
わち、メモリアレイの複数のデータ線に対応してマスク
レジスタを設け、外部から供給される制御信号の特定の
組み合わせにおいて、メモリアレイと直並列変換用のデ
ータレジスタとの間に設けられるデータ転送用のスイッ
チＭＯＳＦＥＴをマスクレジスタの対応するビットに読
み出されるマスクデータに従って選択的にオン状態とさ
せるものである。

〔作　　用〕

上記手段によれば、ワード線単位でデータレジスタに読
み出された記憶データを、マスクデータに従って選択的
にマスクしながら別のアドレスに書き込むことができる
ため、マルチウィンドウ画像の作成処理や表示画面の部
分的なスクロール処理などを高速に行うことができるも
のである。

〔実施例〕

第２図には、この発明が適用されたデュアル・ボート・
メモリの一実施例のブロック図が示されている。同図の
各回路プロツタは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

この実施例のデュアル・ボート・メモリには、ダイナミ
ック型ＲＡＭを基本構成とし４ビット単位でアクセスさ
れるランダム・アクセス・ボートと、ワード線単位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ボートが設けられる。これにより、デュアル・ボー
ト・メモリは、一連のシリアル入出力動作を実行しなが
ら同時にランダム・アクセス・ボートのアクセスを行う
ことを可能にしている。また、ランダム・アクセス・ボ
ートとシリアル・アクセス・ボートの間にはマスクレジ
スタが設けられ、書き込みデータの一括転送時において
マスクデータによる選択的な転送制御を行うことでビッ
ト単位の書き込み禁止処理を行うことができる。さらに
、ランダム・アクセス・ボートに含まれるランダム入出
力回路ＲＩＯにはラスク演算等を行うための論理演算回
路が設けられ、この論理演算回路を制御するための機能
制御回路ＦＣが設けられる。シリアル・アクセス・ボー
トには、シリアル入出力回路５１０が設けられ、通常４
つのシリアル入出力端子５ｌｏｔ〜５ＩＯ３を介して、
４つのメモリアレイに対応する記憶データが同時にシリ
アルに入出力される。

また、特定の動作モードにおいて、４つのメモリアレイ
から出力される読み出しデータをシリアル入出力端子５
１０１を介して交互に出力するいわゆる×１ビット構成
のメモリとして使用することもできる。

デュアル・ボート・メモリには、外部の装置から、通常
のダイナミック型ＲＡＭで用いられるロウアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡ
Ｓ及びライトイネーブル信号ＷＥ等の制御信号の他、ラ
ンダム・アクセス・ボートとシリアル・アクセス・ボー
トとの間のデータ転送制御に用いられるデータ転送ｆｉ
ｌＪｇｒＩ信号ＤＴ１０Ｅと、シリアル・アクセス・ボ
ートの入出力切り換え制御に用いられるシリアル出力制
御信号ＳＯＥと、マスク処理を行うためのマスクイネ′
−プル信号ＭＥ及びシリアル入出力時において同期信号
として用いられるシリアルクロック信号ＳＩつが入力さ
れる。

この実施例のデュアル・ボート・メモリのランダム・ア
クセス・ボートには、特に制限されないが、４つのメモ
リアレイＭ−ＡＲＹ１〜Ｍ−ＡＲｙ４が設けられ、それ
ぞれのメモリアレイに対応してセンスアンプ５ＡＩ−３
Ａ４．カラムスイッチＣＳ　Ｗ　１〜Ｃ３Ｗ４が設けら
れる。また、メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４
に共通に、ランダム・アクセス・ボート用カラムアドレ
スデコーダＲＣＤ及びロウアドレスデコーダＲＤが設け
られる。これらのアドレスデコーダは、半導体基板上の
メモリアレイの配置に応じて、複数個設けられることも
ある。第２図には、メモリアレイＭ−ＡＲＹＩとその周
辺回路が例示的に示されている。

第２図において、メモリアレイＭ−ＡＲＹ１は、同図の
垂直方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと
、同図の水平方向に配置されるｎ＋１組の相補データ線
ＤＯ・ＤＯ”Ｄｎ　−Ｄｎ及びこれらのワード線と相補
データ線の交点に配置される（ｍ＋ｌ）ｘ　（ｎ＋１）
個のメモリセルにより構成される。

各ワード線は、ロウアドレスデコーダＲＤに結合され、
Ｘアドレス信号ＡＸＯ＝ＡＸｉに指定される一本のワー
ド線が選択・指定される。

ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号ａｘＱｘａ
ｘｉ（ここで、例えば外部から供給されるＸアドレス信
号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内部
アドレス信号ａｘＱをあわせて相補内部アドレス信号ａ
ｘＱのように表す。以下同じ）をデコードし、Ｘアドレ
ス信号ＡＸＯ〜ＡＸｉに指定される一本のワード線を選
択し、ハイレベルの選択状態とする。ロウアドレスデコ
ーダＲＤによるワード線の選択動作は、タイミング制御
回路ＴＣから供給されるワード線選択タイミング信号φ
Ｘに従って行われる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＯｘａｘｉを形成して、ロウア
ドレスデコーダＲＤに供給する。この実施例のダイナ＜
７り型ＲＡＭでは、ロウアドレスを指定するためのＸア
ドレス信号ＡＸＯ〜ＡＸｉとカラムアドレスを指定する
ためのＹアドレス信号ＡＹＯ〜ＡＹｉは、同一の外部端
子ＡＯ〜Ａｉを介して時分割されて供給されるいわゆる
アドレスマルチプレクス方式を採っている。

したがって、外部から制御信号として供給されるロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期してＸ
アドレス信号ＡＸＯ〜ＡＸｉが、またカラムアドレスス
トローブ信号ＣＡＳの立ち下がりに同期してＹアドレス
信号Ａ　Ｙ　Ｏ＝　Ａ　Ｙ　ｆがそれぞれ外部端子ＡＯ
〜Ａｉに供給される。さらに、この実施例のダイナミッ
ク型ＲＡＭには、メモリセルの記憶データを所定の周期
内に読み出し・再書き込みするための自動リフレッシュ
モードが設けられ、この自動リフレッシュモードにおい
てリフレッシュすべきワード線を指定するためのリフレ
ッシュアドレスカウンタＲＥＦＣが設けられる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆに従って、
外部端子ＡＯ−Ａｔを介して供給されるＸアドレス信号
ＡＸＯ−ＡＸｉとリフレッシュアドレスカウンタＲＥＦ
Ｃから供給されるリフレフシュアドレス信号ｃｘＱ〜ｃ
ｘｉを選択し、ロウアドレス信号としてロウアドレスバ
ッファＲＡＤＢに伝達する。すなわち、タイミング信号
φｒｅｆがロウレベルとされる通常のメモリアクセスモ
ードにおいて、外部端子ＡＯ〜Ａｉを介して外部の装置
から供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを選択し
、タイミング信号φｒｅｆがハイレベルとされる自動リ
フレッシュモードにおいて、リフレッシュアドレスカウ
ンタＲＥＦＣから出力されるリフレッシュアドレス信号
ｃｘＱ〜ｃｘｉを選択する。

前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下が　′りに同期し
て外部端子ＡＯ−Ａｉに供給されるため、ロウアト、に
スバッファＲＡＤＢによるロウアドレス信号の取り込み
は、タイミング制御回路ＴＣにおいてロウアドレススト
ローブ信号ＲＡＳの立ち下がりを検出して形成されるタ
イミング信号φａｒに従って行われる。

一方、メモリアレイＭ−ＡＲＹＩの相補データ線ＤＯ・
Ｄｏ〜Ｄｎ−Ｄｎは、その一方において、カラムスイッ
チＣ３ＷＩの対応するスイッチＭＯ５ＦＥＴに結合され
、さらにこれらのスイッチＭＯＳＦＥＴを介して選択的
に相補共通データ線−Ω−ＤＩ　　（ここで、相補共通
データ線を構成する非反転信号線ＣＤＩ及び反転信号線
ＣＤＩをあわせて相補共通データ線旦Ｄ１のように表す
、以下同じ）に接続される。

カラムスイッチＣＳ　Ｖ／　１は、それぞれ対応する相
補データ線に結合されるｎ＋１対のスイッチＭＯＳＦＥ
Ｔによって構成される。これらのスイッチＭＯＳ　Ｆ　
ＥＴの他方の端子は、相補共通データ線を構成する非反
転信号ＰＪｃＤ１又は反転信号線ＣＤＩに共通に結合さ
れる。これにより、カラムスイッチＣ３Ｗ１は相補デー
タ線ＤＯ−ＤＯ〜Ｄｎ−五と共通相補データ線ＣＤＩと
を選択的に接続させる。カラムスイッチＣ３ＷＩを構成
スる各対の二つのスイッチＭＯＳ　Ｆ　ＥＴのゲートは
それぞれ共通接続され、ランダム・アクセス・ボート用
カラムアドレスデコーダＲＣＤによって形成されるデー
タ線選択信号が供給される。

ランダム・アクセス・ポート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＱ〜ａｙｉをデコードし
、タイミング制御回路ＴＣから供給されるデータ線選択
タイミング信号φｙｒに従って、上記データ線選択信号
を形成し、カラムスイッチＣ３ＷＩ〜Ｃ３Ｗ４に供給す
る。

カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣにおいてカラムアドレスストローブ信号ＣＡＳの
立ち下がりを検出して形成されるタイミング信号φａｃ
に従って、外部端子ＡＯ−Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを入力し、保持するとともに
、相補内部アドレス信号ａｙＯ〜ａｙｉを形成してラン
ダム・アクセス・ポート用カラムアドレスデコーダＲＣ
Ｄに供給する。

メモリアレイＭ−ＡＲＹ１の相補データ線ＤＯ・ＤＯ〜
Ｄｎ　−Ｄｎは、その他方において、センスアンプＳＡ
Ｉの対応する単位回路に結合され、さらにマスクレジス
タＭＲＩを経て、シリアル・アクセス・ボートのデータ
レジスタＤＲＩの対応する単位回路に結合される。

センスアンプＳＡＯの各単位回路は、交差接続される二
つのＣＭＯＳインバータ回路からなるラッチをその基本
構成とする。これらのセンスアンプの単位回路は、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｐ
ａによって動作状態止され、対応する相補データ線に出
力されるメモリセルの微小読み出し信号を増幅し、ハイ
レベル／ロウレベルの２値信号とする。

Ｙアドレス信号ＡＹＯ〜ＡＹｔにより指定される相補デ
ータ線が選択的に接続される相補共通データ線ＣＤＩは
、ランダム・アクセス・ボート用入出力回路ＲＩＯに結
合される。このランダム・アクセス・ボート用入出力回
路ＲＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ
４に対応して設けられる相補共通データ＊Ｊｉ（ＣＤ　
２〜ＣＤ　４が同様に結合される。

ランダム入出力回路ＲＩ○は、デュアル・ボート・メモ
リのランダム・アクセス・ボート書き込み動作モードに
おいて、タイミング制御回路ＴＣから供給されるタイミ
ング信号φ！’　１１によって動作状態とされ、入出力
端子ＩＯ１〜１０４を介して外部の装置から供給される
書き込みデータを相補署き込み信号とし、相補共通デー
タ線ＣＤ１〜旦Ｄ４に伝達する。また、デュアル・ボー
ト・メモリのランダム・アクセス・ボート読み出し動作
モードにおいて、タイミング制御回路ＴＣから供給され
るタイミング信号φｒｒによって動作状態とされ、相補
共通データｉｊ！旦ＤＩ−旦Ｄ４を介して伝達されるメ
モリセルの読み出し２値信号をさらに増幅し、入出力端
子１０１−１０４から送出する−さらに、このランダム
入出力回路ＲｒＯには、特に制限されないが、リード・
モディファイ・ライト取部を用いて、メモリセルから読
み出したデータと入力データとの間で遣々の演算を行い
再度書き込むための論理演算回路が設けられる。この論
理演算回路には、マスク演算等を行うための各種の演算
モードが用意される。

論理演算回路の演算モードは、機能制御回路ＦＣによっ
て選択・指定される０機能制御回路１７　Ｃは、外部端
子ＡＯ〜Ａ３を介して供給される演算コードを保持する
ためのレジスタと、その演算コードをデコードし論理演
算回路の演算モードを選択・指定するためのデコーダを
含む。演算コードは、カラムアドレススＩ・ロープ信号
σＡＳがロウアドレスストローブ信号ＲＡＳに先立って
ロウレベルとされ、同時にライトイネーブル信号Ｗ　Ｆ
、がロウレベルとされる組み合わせにおいて、外部端千
人（＋−Ａ３を介してデュアル・ボート・メモリに供給
される。また、演算コードの特定の組み合わせは、後述
するシリアル入出力回路ＳＩＯの出力を×１ビット構成
とするための内部制御信号Ｓｐとして用いられる。

一方、この実施例のデュアル・ボート・メモリのシリア
ル・アクセス・ボートは、各メモリアレイの相補データ
線に対応して設けられるｎ＋ｌビットのデータレジスタ
ＤＲＩ〜ＤＲ４と、データセレクタＤＳＬ　１〜ＤＳＬ
４及びこれらの４つのデータレジスタとデータセレクタ
に共通に設けられるポインタＰＮＴ、　シリアル・アク
セス・ボート用カラムアドレスデコーダＳＣＤ及びシリ
アル入出力回路ＳＩＯによって構成される。また、これ
らのシリアル・アクセス・ボートとランダム・アクセス
・ボートとの間には、マスクレジスタＭＲ１〜ＭＲ４が
設けられる。なお、ポインタＰＮＴ及びシリアル・アク
セス・ボート用カラムアドレスデコーダＳＣＤは、半導
体基板上におけるメモリアレイの配置の関係で複数個設
けられることもある。

データレジスタＤＲＩは、後述するように、メモリアレ
イＭ−ＡＲＹ１の各相補データ線に対応して設けられ交
差接続される二つのＣＭＯＳインバータ回路からなるフ
リップフロップを含む、これらのフリップフロップの入
出力ノードと対応する相補データ線の非反転信号線及び
反転信号線の間には、データ転送用のスイッチＭＯ５Ｆ
ＥＴがそれぞれ設けられる。これらのスイッチＭＯ５Ｆ
ＥＴは、マスクイネーブル信号ＭＥがロウレベルとされ
ライトイネーブル信号ＷＥがロウレベルとされる書き込
みデータマスク転送サイクルにおいて、マスクレジスタ
ＭＨＩの対応するビットに読み出されるマスクデータに
従って選択的にオン状態とされる。上記書き込みデータ
マスク転送サイクル思入の動作モードにおいては、すべ
てのスイッチＭＯＳＦＥＴが一斉にオン状態とされる。

データレジスタＤＲＩの各ビットは、さらにデータセレ
クタＤＳＬＩの対応するスイッチＭＯＳＦＥＴに結合さ
れる。データセレクタＤＳＬＩは、上述のカラムスーイ
ッチＣ５ＷＩと同様な構成とされ、データレジスタＤＲ
Ｉの各ビットとシリアル入出力用相補共通データ線旦Ｄ
ＳＬを選択的に接続する。データセレクタＤＳＬｉの各
対のスイッチＭＯ５ＦＥＴのゲートはそれぞれ共通接続
され、ポインタＰ　Ｎ　Ｔ　ｙ’）７らデータレジスタ
選択信号が供給される。

ポインタＰＮＴは、ｆｉ＋−１ビツトのシフＩ−レジス
タにより構成され、その最終ビットの出力端子ｐｓはそ
の先頭ビットの入力端子に結合される。

ボ、インタＰＮＴば、デュアル・ボート・メモリのシリ
アル入出力モードにおいて、タイミング制御回路ＴＣか
ら供給されるシフトクロンク用タイミング信号φＣに従
って、ループ状のシフト動作を行う。ポインタＰＮＴの
各ビットは、さらにシリアル・アクセス・ボート用カラ
ムアドレスデコーダＳＣＤの対応する出力端子に結合さ
れる。

シリアル・アクセス・ボート用カラムアドレスデコーダ
ＳＣＤは、カラムアドレスバッファＣＡＤＢから供給さ
れる相補内部アドレス信号ａｙＯ〜主ｙｉをデコードし
、Ｙアドレス信号ＡＹＯ〜ＡＹｉで指定されるシリアル
入出力の先頭ビットに対応するポインタＰＮＴのビット
のみを論理“１”とする。すなわち、シリアル入出力モ
ードにおいては、Ｘアドレス信号ＡＸＯ＝ＡＸｉによっ
てワード線が選択され、Ｙアドレス信号ＡＹＯ〜ＡＹｉ
によってシリアル入出力するべき先頭のカラムアドレス
が指定される。シリアル・アクセス・ボート用カラムア
ドレスデコーダＳＣＤによってポインタＰＮＴの指定さ
れたビットに書き込まれた論理“１”の信号は、タイミ
ング信号φＣに従ってポインタＰＮＴ内をループ状にシ
フトされる。この論理“１″の信号がシフトされること
によって、データセレクタＤＳＬＩには順次ハイレベル
のデータレジスタ選択信号が供給され、データレジスタ
ＤＲＩの各ビットが次々にシリアル入出力用相補共通デ
ータ線旦ＤＳＬに接続される。

これにより、この実施例のデュアル・ボート・メモリは
、記憶データのシリアル入出力を任意のカラムアドレス
から開始することができる。

マスクレジスタＭＲＩは、後述するように、上記データ
レジスタＤＰＩの単位回路と同様各相補′　データ線に
対応して設けられるフリツブフロップとデータレジスタ
ＤＰＩの対応するビットのデータ転送用スイッチＭＯＳ
ＦＥＴのゲート制御信号を形成するための論理回路を含
む。このマスクレジスタＭＲＩには、マスクイネーブル
信号ＭＥがロウレベルとされライトイネーブル信号ＷＥ
がハイレベルとさ丸るマスクデータ転送サイクルにおい
てタイミング制御回路ＴＣから供給されるタイミング信
号φｍに従って、メモリアレイＭ−ＡＲＹ１の所定のメ
モリエリアから読み出されるマスクデータを保持する。

マスクレジスタＭＲＩは、上述の書き込みデータマスク
転送サイクルにおいてタイミング制御回路ＴＣから供給
されるマスク制御用のタイミング信号φｍｅ及びデータ
転送用のタイミング信号φｄｔにより、データレジスタ
ＤＲ１の対応するビットのスイッチＭＯＳＦＥＴをオン
状態とするための内部制御信号をマスクデータに従って
選択的に形成する。また、暑き込みデータマスク転送サ
イクル以外の動作モードにおいては、すべてのデータ転
送用スイッチＭＯ５ＦＥＴを一斉にオン状態とする。

シリアル入出力回路ＳＩＯは、各シリアル入出力用相補
共通データ線ＣＤ５Ｉ〜ＣＤ５４とシリアル入出力端子
５ＩＯＩ〜５Ｉ０４に対応して設けられる４つのメイン
アンプとデータ人カバソファ及びデータ出カバソファを
含む。シリアル入出力回路ＳＩＯのデータ出力バッファ
は、デュアル・ボート・メモリの読み出しデータ転送サ
イクルにおいて、タイミング制御回路ＴＣから供給され
るタイミング信号φｓｒのハイレベルによって動作状態
とされ、対応するシリアル入出力用相補共通データ線−
ｇユＤＳＩ〜ＣＤ５４を介して出力され対応するメイン
アンプによって増幅される読み出しデータを、シリアル
入出力端子５ＩＯＩ〜ＳＩ。

４から外部の装置に出力する。また、シリアル入出力回
路ＳＩＯのデータ入カバソファは、デュアル・ボート・
メモリのシリアルデータ書き込みサイクルいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＳＷ
のハイレベルによって動作状態とされ、対応するシリア
ル入出力端子５ＩＯｆ−５１０４を介して外部の装置か
ら供給される書き込みデータを相補書き込み信号とし、
対応するシリアル入出力用相補共通データ線−ＣＤＳＩ
〜旦ＤＳ４に伝達する。

この実施例のデュアル・ボート・メモリでは、通常シリ
アル入出力回路３１０のシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子５１０１−５１０４を介
して４ビット同時に出力される。しかし、さらに記憶容
量の大きなシリアルメモリを必要とする場合、このデュ
アル・ボート・メモリを、４つのメモリアレイＭ−ＡＲ
Ｙ１〜Ｍ−ＡＲＹ４から出力される読み出しデータを−
つのシリアル入出力端子を介してシリアルに出力するい
わゆる×１ビット構成のメモリとして用いることができ
る。この場合、前述のように、ランダム入出力回路ＲＩ
Ｏの論理演算回路の演算モードを制御するための演算コ
ードの組み合わせの一つが、シリアル出力を×１ビット
構成とするための内部制御信号ｓｐとされる。

シリアル入出力回路ＳＩＯは、機能制御回路ＦＣから供
給される内部制御信号ｓｐがハイレベルになると、シリ
アル入出力用相補共通データ縁立ＤＳＩ〜ＣＤＳ　４を
介してシリアルに出力される読み出しデータを、シリア
ル入出力回路ＳＩＯ内に設けられるマルチプレクサによ
って順次選択し、一つのシリアル入出力端子５ＩＯＩを
介して外部の装置に出力する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、　　ライトイネーブル信
号Ｗ下、データ転送制御信号百モ１５π、シリアル出力
制御信号ＳＯＥ及びマスクイネーブル信号ＭＥによって
、上記各種のタイミング信号を形成し各回路に供給する
。また、外部から供給されるシリアルクロック信号ＳＣ
により、シリアル入出力動作を同期化するためのタイミ
ング信号φＣを形成し、ポインタＰＮＴ及びシリアル入
出力回路ＳＩＯに供給する。

各制御信号が適当な組み合わせとされることで、デュア
ル・ボート・メモリの動作モードが指定される０例えば
、まずロウアドレスストローブ信号ＲＡＳがロウレベル
となり、続いてカラムアドレスストローブ信号ＣＡＳが
ロウレベルとなった時点でライトイネーブル信号ＷＥが
ハイレベルであると、通常のランダム・アクセス・ボー
トの読み出し動作モードとされる。ロウアドレスストロ
ーブ信号ＲＡＳ及びカラムアドレスストローブ信号ＣＡ
Ｓの両方の立ち下がり時点でライトイネーブル信号ＷＥ
がロウレベルである場合、通常のランダム・アクセス・
ボートの署き込み動作モードとされる。また、ロウアド
レスストローブ信号ＲＡ百の立ち下がり時点でライトイ
ネーブル信号ＷＥがハイレベルであり、カラムアドレス
ストローブ信号ＣＡＳの立ち下がり時点でロウレベルで
ある場合、論理演算回路を用いた演算モード設定サイク
ルとされる。さらに、ロウアドレスストローブ信号πτ
１の立ち下がり時点でライトイネーブル信号ＷＥがハイ
レベルでありデータ転送制御信号ＤＴ１０Ｅがロウレベ
ルの場合、メモリアレイの読み出しデータをデータレジ
スタＤＲｉ〜ＤＲ４に転送しいわゆるシリアル読み出し
を行うための読み出しデータ転送サイクルとされる。こ
の読み出しデータ転送サイクルの場合、選択されたワー
ド線に結合されるメモリセルからのデータ読み出しが終
了しデータ転送制御信号Ｄ　Ｔ１０　Ｅがロウレベルか
らハイレベルに戻された後、データ転送用のタイミング
信号φｄｔが形成され、読み出しデータをデータレジス
タＤＲＩ〜ＤＲ４に転送するとともにシリアルクロック
信号ＳＣに同期したシリアル出力動作が開始される。次
に、ロウアドレスストローブ信号ＲＡＳの立ち下がり時
点でデータ転送制御信号Ｄ　Ｔ１０　Ｅととともにライ
トイネ−７’ル信号ＷＥがロウレベルでありかつシリア
ル入出力制御信号ＳＯＥがハイレベルの場合は、シリア
ルデータ書き込みサイクルとされ、シリアル入出力端子
５１０１〜５Ｉ０４を介して供給されるシリアル書き込
みデータがデータレジスタＤＲ１〜ＤＲ４に入力される
。また、ロウアドレスストローブ信号ＲＡＳの立ち下が
り時点でデータ転送制御信号Ｄ　Ｔ１０　Ｅととともに
ライトイネーブル信号ＷＥがロウレベルでありかつシリ
アル入出力制御信号ＳＯＥがロウレベルの場合は、書き
込みデータ転送サイクルとされ、転送用タイミング信号
φｄｔがマスクレジスタＭＲＩ〜ＭＲ４に供給される。

これにより、データ転送用スイッチＭＯＳＦＥＴが一斉
にオン状態とされ、上記シリアルデータ書き込みサイク
ルによってデータレジスタＤＲＩ〜ＤＲ４にセットされ
た書き込みデータがメモリアレイの選択されたワード線
に結合されるｆｉ＋ｌビットのメモリセルに一斉に入力
される。

シリアル・アクセス・ボートを用いたシリアル書き込み
動作は、上記のシリアルデータ書き込みすイクルを実行
した後、書き込みデータ転送サイクルを引き続き組み合
わせて実行することによって、実現される。

ところで、ロウアドレスストローブ信号ＲＡＳの立ち下
がり時点でデータ転送制御信号ＤＴ１０百、ライトイネ
ーブル信号Ｗ１及びシリアル入出力制御信号ＳＯＥがロ
ウレベルでありかつマスクイネーブル信号韮がロウレベ
ルである場合、書き込みデータマスク転送サイクルとさ
れる。この書き込みデータマスク転送サイクルの場合、
前述のように、データレジスタＤＲＩ−ＤＲ４にセント
された書き込みデータは、予めメモリアレイＭ−ＡＲＹ
Ｉ−Ｍ−ＡＲＹ４の所定のメモリエリアからマスクレジ
スタＭＲＩ〜ＭＲ４に読み出されたマスクデータに従っ
て対応するメモリセルに選択的に入力される。また、ロ
ウアドレスストローブ信号ＲＡＳの立ち下がり時点でデ
ータ転送制御信号ＤＴ１０Ｅがロウレベル、ライトイネ
ーブル信号ＷＥ及びシリアル出力制御信号鈑）がハイレ
ベルでありかつマスクイネーブル信号ＭＥがロウレベル
である場合、マスクデータ読み出しサイクルとされる。

このマスクデータ読み出しサイクルでは、メモリアレイ
Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ４の所定のメモリエリアに記
憶されるマスクデータが読み出され、タイミング制御回
路ＴＣから供給されるタイミング信号φｍに従って、マ
スクレジスタＭＲＩ〜ＭＲ４に入力される。マスク処理
を用いた記憶データの書き込み動作は、予めシリアルデ
ータ書き込みサイクル及び書き込みデータ転送サイクル
を用いてメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４の所
定のメモリエリアにマスクデータの書き込みを行い、必
要に応じてマスクデータ読み出しサイクルによりマスク
データをマスクレジスタＭＲＩ〜ＭＲ４に読み出し、さ
らにデータレジスタＤＲＩ〜ＤＲ４に書き込みデータを
セットした後、書き込みデータマスク転送サイクルを行
うことにより実現される。データレジスタＤＲ１〜ＤＲ
４にセットされる書き込みデータは、シリアルデータ書
き込みサイクルによって外部から新しく入力することも
できるが、すでにメモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲ
Ｙ４に格納されている記憶データを読み出しデータ転送
サイクルによって読み出し、書き込みデータとして用い
ることもできる。

一方、ロウアドレスストローブ信号ＲＡＳの立ち下がり
に先立って、カラムアドレスストローブ信号ＣＡＳがハ
イレベルからロウレベルに変化すれる場合、いわゆるσ
Ｘ１ビフォアＲＡＳリフレッシュモードとされる。また
、ロウアドレスストローブ信号ＲＡＳの立ち下がり時点
でライトイネーブル信号Ｗ１がロウレベルであると、演
算モード設定サイクルとされ、外部端子ＡＯ〜Ａ３を介
して供給される演算コードが機能制御回路ＦＣ内のレジ
スタに取り込まれる。

上記演算モード設定サイクルを除く各動作モードにおい
ては、ロウアドレスストローブ信号ＲＡ茗の立ち下がり
に同期して、ワード線を指定するためのＸアドレス信号
ＡＸＯ〜ＡＸｉが外部端子ＡＯ〜Ａｉに供給され、また
カラムアドレスが必要な動作モードにおいては、カラム
アドレスストローブ信号ＣＫｌの立ち下がりに同期して
、相補データ線を指定するためのＹアドレス信号ＡＹＯ
〜ＡＹｉが外部端子ＡＯ〜Ａｉに供給される。

第１図には、第２図のデュアル・ボート・メモリにおけ
るマスクレジスタＭＲＩの一実施例の回路図が示されて
いる。マスクレジスタＭＲ２〜ＭＲ４も、第１図と同じ
回路構成であるため、このマスクレジスタＭＨＩの場合
を例に、デュアル・ボート・メモリの動作の概要を説明
する。なお、同図に記載されるＭＯＳ　Ｆ　ＥＴは、す
べてＮチャンネル型である。

第１図において、メモリアレイＭ−ＡＲＹＩを構成する
ｒ、＋１組の相補データ線ＤＯ−ＤＯ〜Ｄｎ−Ｔ５Ｔｘ
は、データ転送用のスイッチＭＯＳＦＥＴＱＩ・Ｑ２〜
Ｑ３・Ｑ４　（第１のスイッチＭＯＳＦＥＴ）を介して
データレジスタＤＲＩの対応する単位回路ＵＤＲＯ〜Ｕ
ＤＲｎに結合されるとともに、マスクデータ転送用のス
イッチＭＯＳＦＥＴＱ５・Ｑ６〜Ｑ７・ＱＢ　（第２の
スイッチＭＯＳＦＥＴ）を介してマスクレジスタＭＲＩ
の対応する単位回路ＵＭＲＯ〜ＵＭＲｎに結合される。

データレジスタＤＲＩのｆｉ＋１個の単位回路ＵＤＲＯ
〜ＵＤＲｎは、データセレクタＤＳＬＩのスイッチＭＯ
ＳＦＥＴＱ９・ＱＩＯ〜Ｑｌｌ・Ｑ１２を介して、シリ
アル入出力用相補共通データ線ＣＤ５Ｌ・ＣＤ５Ｉに選
択的に結合される。これらのスイッチＭＯＳＦＥＴＴＱ
９・・ＱＩＯ〜Ｑ１１・Ｑ１２のゲートはそれぞれ共通
接続され、ポインタＰＮＴから対応するデータレジスタ
選択信′号ＳＯ〜Ｓｎが供給される。

マスクデータ転送用スイッチＭＯ５ＦＥＴＱ５・Ｑ６〜
Ｑ７・Ｑ８のゲートはすべて共通接続され、タイミング
制御回路ＴＣからマスクデータ転送用のタイミング信号
φｍが供給される。マスクレジスタＭＲＩの単位回路Ｕ
ＭＲＯ〜ＵＭＲｎの反転出力信号Ｍ　Ｄ　Ｏ＝　Ｍ　Ｄ
　ｎは、それぞれ対応して設けられるナントゲート回路
ＮＡＧ１〜ＮＡＧ２の一方の入力端子に供給される。こ
れらのナントゲート回路ＮＡＧ１〜ＮＡＧ２の他方の入
力端子は共通接続され、インバータ回路Ｎ１の出力信号
が供給される。インバータ回路Ｎ１の入力端子には、ナ
ントゲート回路ＮＡＧ５の出力信号が供給される。ナン
トゲート回路ＮＡＧ５の一方の入力端子には、デュアル
・ポート・メモリの読み出しデータ転送サイクルにおい
てデータ転送制御信号■／σ百がロウレベルからハイレ
ベルに戻されることによって形成されるデータ転送用の
タイミング信号φｄｔが供給される。また、ナントゲー
ト回路ＮＡＧ５の他方の入力端子には、書き込みデータ
マスク転送サイクルにおいてハイレベルとされるタイミ
ング信号φＩＩＩｅが供給される。

ナントゲート回路ＮＡＧ１〜ＮＡＧ２の出力信号は、対
応して設けられるナントゲート回路ＮＡＧ３〜Ｎ　Ａ　
Ｇ　４の一方の入力端子にそれぞれ供給される。これら
のナントゲート回路ＮＡＧ３〜ＮＡＣ４の他方の入力端
子は共通接続され、ナントゲート回路Ｎ　Ａ　Ｇ　６の
出力信号が供給される。ナントゲート回路ＮＡＧ６の一
方の入力端子には、上記データ転送用タイミング信号φ
ｄｔが供給される。また、ナントゲート回路ＮＡＧ６の
他方の入力端子には、上記タイミング信号φ−ｅのイン
バータ回路Ｎ２による反転信号が供給される。これらの
ナントゲート回路ＮＡＧ３〜ＮＡＧ４の出力信号は、対
応するデータ転送用スイッチＭＯ５ＦＥＴＱＩ・Ｑ２〜
Ｑ３・Ｑ４のゲートにそれぞれ供給される。

これらのことから、予めメモリアレイＭ−ＡＲＹ１の所
定のメモリエリアに格納されたマスクデータは、マスク
データ転送サイクルにおいて相補データ線Ｄｏ−ＤＯ〜
［）ｎ−百１に出力され、タイミング信号φｍのハイレ
ベルによってマスクデータ転送用スイッチＭＯＳＦＥＴ
Ｑ５・Ｑ６〜Ｑ７・Ｑ８がオン状態となることでマスク
レジスタＭＲＩの単位回路ＵＭＲＯ〜Ｕ　Ｍ　Ｒｎに保
持される。これらのマスクデータは、論理１１”のハイ
レベルにされることによって、データレジスタＤＲ１の
対応するビットに保持される書き込みデータをマスクす
る。すなわち、論理“１″のマスクデータに対応するビ
ットのメモリセルは、それまで格納されている記憶デー
タを保持しつづける。

一方、マスクデータが論理“０”である場合、データレ
ジスタＤＲＩの対応するビットに保持される書き込みデ
ータは、マスクされずに対応するメモリセルに新しく書
き込まれる。

すなわち、デュアル・ポート・メモリの書き込みデータ
マスク転送サイクルにおいて、まずタイミング信号φｍ
ｅがハイレベルとされ、その後ワード線の選択動作が終
了する時点でデータ転送用タイミング信号φｄｔがハイ
レベルとされる。これにより、ナントゲート回路ＮＡＧ
５の出力信号がロウレベルとなり、さらにインバータ回
路Ｎ１の出力信号がハイレベルとなる。インバータ回路
Ｎ１の出力信号がハイレベルになることで、マスクレジ
スタＭＲＩの対応するビットの反転出力信号ＭＤＯ〜Ｍ
ＤｎがハイレベルすなわちマスクレジスタＭＲＩの対応
するビットが論理ＭＯ”とされるナントゲート回路ＮＡ
Ｇ１〜ＮＡＧ２の出力信号がロウレベルとなる。したが
って、それに対応するナントゲート回路ＮＡＧ３〜ＮＡ
Ｇ４の出力信号がハイレベルとなり、対応するデータ転
送用スインチＭＯＳ　Ｆ　ＥＴＱ　１・Ｑ２〜Ｑ３・Ｑ
４がオン状態となってデータレジスタＤＲＩの対応する
単位回路ＵＤＲＯ〜ＵＤＲｎに保持される書き込みデー
タが対応する相補データ線ＤＯ−ＤＯ〜Ｄｎ−Ｄｎに伝
達される。一方、マスクＬ・ジスタＭＲ１の論理工”の
マスクデータが保持されるビットに対応するナントゲー
ト回路ＮＡＧＩ〜ＮＡＧ２の出力信号は、マスクレジス
タＭＲＩの対応するビットの反転出力信号Ｍ　Ｄ　Ｏ”
　Ｍ　Ｄ　ｎがロウ　ルベルとなることで、ハイレベル
となる。したがって、それに対応するナントゲート回路
ＮＡＧ３〜ＮＡＧ４の出力信号はそれぞれの他方の入力
端子に供給されるナントゲート回路ＮＡＧ６の出力信号
がハイレベルであることから、ロウレベルとなり、対応
するデータ転送用スイッチＭＯＳＦＥＴＱＩ・Ｑ２〜Ｑ
３・Ｑ４はオン状態とならない。

このため、データレジスタＤＰＩの対応するビットに保
持される書き込みデータはマスクされ、相補データ線に
伝達されず、これらのビットに対応するメモリセルはそ
れまでの記憶データを保持しつづける。

一方、デュアル・ボート・メモリの書き込みデータマス
ク転送サイクルを除く他のデータ転送サイクルにおいて
は、タイミング信号φｍｅがロウレベルとされるため、
ナントゲート回路ＮＡＧ５の出力信号がハイレベルとな
り、インバータ回路Ｎ１の出力信号はロウレベルとなっ
て、マスクデータに従ったデータ転送用スイッチＭＯＳ
　Ｆ　ＥＴＱｌ・Ｑ２〜Ｑ３・Ｑ４の制御は行われない
。タイミング信号φｍｅのロウレベルによって、インバ
ータ回路Ｎ２の出力信号がハイレベルとなり、データ転
送用タイミング信号φｄｔのハイレベルに同期してナン
トゲート回路ＮＡＧ３〜ＮＡＧ４の他方の入力端子が一
斉にロウレベルとなる。これにより、ナントゲート回路
ＮＡＧ３〜ＮＡＧ４のすべての出力信号がハイレベルと
なり、データ転送用スイッチＭＯＳＦＥＴＱＩ・Ｑ２〜
Ｑ３・Ｑ４がオン状態となって、データレジスタＤＲＩ
のすべての単位回路Ｕ　Ｄ　ＲＯ＝　Ｕ　Ｄ　Ｒｎと相
補データ線Ｄｏ−Ｄｏ〜Ｄｎ−Ｄｎとの間で記憶データ
の転送が一斉に行われる。

以上のように、この実施例のデュアル・ボート−メモリ
では、相補データ線ＤＯ・■〜Ｄｎ・−に対応してマス
クレジスタＭＲＩの各単位回路ＭＲＯ〜ＭＲｎが設けら
れ、それぞれに保持されるマスクデータに従ってデータ
転送用のスイッチＭＯＳＦＥＴＱＩ・Ｑ２〜Ｑ３・Ｑ４
が選択的にオン状態とされる。これにより、データレジ
スタＤＰＩに保持される書き込みデータをマスクデータ
に従って選択的に書き込むことができる。

第３Ｕｆ！Ｊには、この実施例のデュアル・ボート・メ
モリのマスク機能を用いて、表示画面の部分的なスクロ
ール処理を行う場合の概念図が示されている。

第３図において、表示画面の水平走査線にデュアル・ボ
ート・メモリのメモリアレイの行すなわちワード線が対
応され、表示画面の垂直方向にメモリアレイの列すなわ
ち相補データ線が対応される。したがって、デュアル・
ボート・メモリの読み出しデータ転送サイクルにおいて
シリアルに出力される各行のメモリセルからの読み出し
データは、時系列的に各走査線の画素に対応付けられる
。

デュアル・ボート・メモリのすべてのワード線ＷＯ〜Ｗ
ｍについて読み出しデータ転送サイクルを繰り返すこと
で、第３図のような表示画面を得ることができる。

第３図の表示画面には、ワード線Ｗｐ−Ｗｑに対応する
水平座標Ｘｐ−Ｘｑ及び相補データ線Ｄｒ　−６Ｔ−Ｄ
　ｓ−Ｄτに対応する垂直座標Ｙｒ〜Ｙ３の部分に斜線
で示すウィンドウが形成される。

同図により、ウィンドウ内の表示画面だけを矢印の方向
にスクロールする場合の動作の概要を説明する。当初の
表示画面に対応する画像データは、すでにデュアル・ボ
ート・メモリのメモリアレイ内に格納されているものと
する。

ウィンドウ部分のスクロール処理は、まずデュアル・ボ
ート・メモリのメモリアレイの適当なメモリエリアにマ
スクデータを書き込むことによって開始される。デュア
ル・ボート・メモリのメモリアレイは、特定の記憶容量
を持つようにされるため、そのワード線数は画像表示用
のＣＲＴの水平走査線の数に一致しないことが多い。こ
のため、マスクデータは画像表示用のメモリエリアを除
いた残りのメモリエリアの適当な部分に格納することが
できるものである（第３図では、理解しやすいようにす
るため、ＣＲＴの水平走査線の数は同じになっているが
、実際にはマスクデータを格納するための余分なメモリ
エリアがある）。マスクデータの書き込み動作は、デュ
アル・ボート・メ゛モリのシリアルデータ書き込みサイ
クルによってシリアル入出力端子５ＩＯＩ〜５Ｉ０４を
介してマスクデータをシリアルに入力しデータレジスタ
ＤＲＩ〜ＤＲ４にセットした後、書き込みデータ転送サ
イクルを実行することで行われる。このとき、入力され
るマスクデータは、第３図のウィンドウに応じて、相補
データ線ＤＯ・Ｄｏ−Ｄｒ−１・房耳及びＤｓ＋１　　
・５可〜Ｄｎ−Ｄｎに対応するビットが論理“１″とさ
れ、相補データ線Ｄｒ−Ｄｒ　〜Ｄｓ−Ｄｓに対応する
ビットが論理“Ｏ”とされる。また、マスクデータをメ
モリセルに書き込むための書き込みデータ転送サイクル
では、ロウアドレスすなわちＸアドレス信号ＡＸＯ〜Ａ
Ｘｉが、マスクデータが格納されるワード線に対応する
アドレスとされる。

次に、マスクデータ転送サイクルが実行され、メモリア
レイの所定のメモリエリアに格納されたマスクデータが
読み出され、マスクレジスタＭＲ１〜ＭＲ４に保持され
る。

さらに、ウィンドウ部分の表示画面を循環してスクロー
ルするため、水平座標Ｘｐに対応するワード線の画像デ
ータをシリアルクロック信号ＳＣを入力しない読み出し
データ転送サイクルによってデータレジスタＤＲＩ〜Ｄ
Ｒ４に読み出し、さらに書き込みデータ転送サイクルに
よってメモリアレイの他の空きメモリエリアに格納し、
退避させる。

次に、水平座標Ｘｐ＋１に対応するワード線を指定し、
シリアルクロック信号ＳＣを入力しない読み出しデータ
転送サイクルを実行し、その読み出しデータをデータレ
ジスタＤＲＩ〜ＤＲ４に保持させる。その後、水平座標
Ｘｐに対応するワード線を指定し、書き込みデータマス
ク転送サイクルを実行する。これにより、マスクデータ
が論理“０”とされるビットすなわち垂直座標Ｙ　ｒ−
Ｙ　ｓに対応するビットのメモリセルに対し、それまで
水平座標Ｘｐ＋１の垂直座標Ｙ　ｒ　−Ｙ　ｓに対応す
るビットのメモリセルに格納されていた画像データが入
力される。水平座標Ｘｐの垂直座標Ｙ　ｒ　−ＹＳの外
側のメモリセルは、マスク処理によって書き込みデータ
の入力が行われないため、それまで格納されていた画像
データをそのまま保持しつづける。これらのことから、
水平座標Ｘｐ＋１の垂直座標Ｙ「〜Ｙｓに格納されてい
た画像データが、第３図の矢印の方向に１ビット分だけ
部分的にシフトされることになる。

以下、ワード線のアドレスをカウントアンプしながらシ
リアルクロック信号ＳＣを入力しない読み出しデータ転
送サイクルと書き込みデータマスク転送サイクルを繰り
返し実行し、最後にメモリアレイの他の空きメモリエリ
アに退避させた水平座標Ｘｐの画像データを、水平座標
Ｘｑに対応するワード線を指定して書き込む。これによ
り、第３図の表示画面のうち、斜線で示されるウィンド
ウ部分のみが矢印の方向に１ビット分スクロールされる
結果となる。また、このような動作を繰り返Ｖことで、
表示画面のウィンドウ部分のみを矢印の方向に循環的に
スクロールすることができるものである。

以上の本実施例に示されるように、この発明を画は処理
用メモリとして用いられるデュアル・ボート・メモリ等
の半導体記憶装置に適用した場合、次のような効果が得
られる。すなわち、（１）メモリアレイの複数のデータ
線に対応してマスクレジスタを設け、外部から供給され
る制御信号の特定の組み合わせにおいて、メモリアレイ
と直並列変換用のデータレジスタとの間のデータ転送用
スイッチＭＯＳＦＥＴをマスクレジスタの対応するビッ
トに読み出されるマスクデータに従って選択的にオン状
態とすることで、ワード線単位でデータレジスタに保持
される記憶データを、マスクデータに従って選択的にマ
スクしながら書き込むことができるという効果が得られ
る。

（２）上記（１）項の動作を繰り返すことにより、マル
チウィンドウ形式の表示画面の作成処理やこのような表
示画面の部分的なスクロール処理を高速に行うことがで
きるという効果が得られる。

（３）上記（１）項及び（２）項により、画像処理用の
処理装置に対する処理負担を軽減できるとともに、画像
処理プログラムを簡素化することができるという　′効
果が得られる。

以上本発明者によってなされた発明を実施例に基つき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第３図のマス
ク処理の実施例において、マスクデータの書き込みはラ
ンダム・アクセス・ボートを用いて行うこともよいし、
データ転送用のスイッチＭＯＳ　Ｆ　ＥＴとマスクデー
タ転送用のスイッチＭＯＳＦＥＴを同時にオン状態とす
ることで、データレジスタＤＲＩ〜ＤＲ４からマスクレ
ジスタＭＲＩ〜ＭＲ４に直接マスクデータを転送する動
作モードを設けるものであってもよい、マスクデータを
格納するためのメモリエリアとして、メモリアレイの特
定のエリアを割り当ててもよい、また、画像表示を行う
ため１ワ一ド線分の画像データをシリアルに出力した後
、ロウアドレスをスクロール方向にシフトしたアドレス
で書き込みデータマスク転送サイクルを実行することで
、画像表示とスクロール処理を同時に行う方法を採って
もよい。第１図において、データレジスタＤＲ１〜ＤＲ
４にシフトレジスタ機能を持たせ任意のビットの出力端
子と入力端子とを結合できるようにすることで、ウィン
ドウ部分を水平走査線方向にスクロールさせることもよ
い。さらに、第１図の論理回路構成は制限されないし、
第２図のデュアル・ボート・メモリを一つのメモリアレ
イにより構成するなど、そのブロック構成や制御信号の
組み合わせ等、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によって広された発明
をその背景となった利用分野であるデュアル・ボート・
メモリに通用した場合について説明したが、それに限定
されるものではなく、例えばその他のマルチ・ボート・
メモリなど各種の半　−導体記憶装置にも適用できる。

本発明は、少なくとも直並列変換用のデータレジスタを
有する半導体記憶装置には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、メモリアレイの複数のデータ線に対応して
マスクレジスタを設け、外部から供給される制御信号の
特定の組み合わせにおいて、メモリアレイと直並列変換
用のデータレジスタとの間に設けられるデータ転送用の
スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔをマスクレジスタの対応
するビットに読み出されるマスクデータに従って選択的
にオン状態とすることで、ワード線単位でデータレジス
タに保持される記憶データを、マスクデータに従って選
択的にマスクしながら書き込むことができ、マルチウィ
ンドウ形式の表示画面の作成処理や部分的なスクロール
処理を高速に行うことができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたデュアル・ボート・メ
モリのマスクレジスタの一実施例を示す回路図、第２図は、第１図のマスクレジスタを含むデュアル・ボ
ート・メモリの一実施例を示すブロック図、＠３図は、ＣＲＴ表示画面の部分スクロールを説明する
ための概念図である。ＭＲＩ・・・マスクレジスタ、ＤＲＩ・・・データレジ
スタ、ＤＳＬｌ・・・データセレクタ、Ｍ−ＡＲＹＩ・
・・メモリアレイ、ＰＮＴ・・・ポインタ、Ｓ■０・・
・シリアル入出力回路、ＴＣ・・・タイミング制御回路
、ＵＤＲ１〜ＵＤＲｎ・・・データレジスタ単位回路、
ＵＭＲＯ〜ＵＭＲｎ・・・マスクレジスタ単位回路、Ｑ
１〜Ｑ１２・・・ＮチャンネルＭＯ５ＦＥＴ、ＮＡＧＩ
〜ＮＡＧ６・・・ナントゲート回路、Ｎ１〜Ｎ２・・・
インバータ回路。ＳＡＩ・・・センスアンプ、Ｃ３Ｗ１・・・カラムスイ
ッチ、ＲＣＤ・・・ランダム・アクセス・ボート用カラ
ムアドレスデコーダ、ＳＣＤ・・・シリアル・アクセス
・ボート用カラムアドレスデコーダ、ＲＤ・・・ロウア
ドレスデコーダ、Ｒ■０・・・ランダム入出力回路、Ｆ
Ｃ・・・機能制御回路、ＣＡＤＢ・・・カラムアドレス
バッファ、ＲＡＤＢ・・・ロウアドレスバッファ、ＡＭ
Ｘ・・・アドレスマルチプレクサ、ＲＥＦＣ・・・リフ
レフシヱアドレスカウンタ。第１図第２図第３図

Claims

【特許請求の範囲】１、それぞれのビットが対応する第１のスイッチＭＯＳ
ＦＥＴ対を介してメモリアレイの対応するデータ線に結
合されるデータレジスタと、それぞれのビットが対応す
る第２のスイッチＭＯＳＦＥＴ対を介してメモリアレイ
の対応するデータ線に結合されるマスクレジスタを具備
し、上記第１のスイッチＭＯＳＦＥＴ対が、上記マスク
レジスタの対応するビットに保持されるマスクデータに
従って選択的にオン状態とされることを特徴とする半導
体記憶装置。２、上記半導体記憶装置には制御信号としてマスクイネ
ーブル信号が設けられ、上記第１のスイッチＭＯＳＦＥ
Ｔ対は、上記マスクイネーブル信号が一方のレベルとさ
れる第１の動作モードにおいて、上記マスクデータに従
って選択的にオン状態とされ、上記マスクイネーブル信
号が他方のレベルとされる第２の動作モードにおいて、
上記マスクデータに関係なく一斉にオン状態とされるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。