JPH0423159A - 共有メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、複数のマイクロプロセッサ同士が非同期に
アクセスできる共有メモリ装置、特にそのアクセス時間
の短縮に関する。

［従来の技術］ 第３図は、従来の共有メモリ装置のブロック図である。

同図において、マイクロプロセッサ〔以下ＣＰＵと称す
）Ａ　（１）　、ＣＰＵＢ　（２）　、共有メモリ（４
）、メモリセル（５）及びアクセスコントローラ（６）
が示されている。

アクセスコントローラ（６）には、ＣＰＵＡの出力する
ＣＰＵＡメモリリード信号（７）、ＣＰＵＡメモリライ
ト信号（８）　、ＣＰＵＡアドレス線（９）、及びＣＰ
ＵＢの出力するＣＰＵＢメモリリード信号（１０）　、
ＣＰＵＢメモリライト信号（１１）　、ＣＰＵＢアドレ
ス線（１２）が人力され、このアクセスコントローラ（
６）は、それぞれのＣＰＵの読出し、書込み動作が完了
したか否かを制御するための信号として、ＣＰＵＡアク
ルッジ信号（１３）とＣＰＵＢアクルッジ信号（１４）
を出力する。また、アクセスコントローラ（６）は、Ｃ
ＰＵＡ　（１）のアドレス線（９）とデータ線（１５）
をそれぞれメモリセルアドレス線（１６）とメモリデー
タ線（１７）に接続したり分離したりするためのＣＰＵ
Ａ（１）側バスバッファ（１８）と、ＣＰＵＢ　（２）
のアドレス１ｉ！（１２）とデータ線（１９）をそれぞ
れメモリセルアドレス線（１６）とメモリセルデータ線
（１７）に接続するためのＣＰＵＢ　（２）側バスバッ
ファ（２０）を制御するための信号としてＣＰＵＡ　（
１）側バスバッファ制御信号（２１）とＣＰＵＢ　（２
）側バスバッファ制御信号（２２）を出力する。

アクセスコントローラ（６）は更に、メモリセル（５）
群の中でアドレス信号に応じて唯一のメモリセルを選択
するためのメモリセル選択信号（２３）　、メモリセル
の内容を読み出すときに出力するメモリセルリード信号
（２４）　、メモリセルの内容を書き替えるときに出力
するメモリセルライト信号（２５）をそれぞれＣＰＵの
動作状態に応じて出力する。

アクセスコントローラ（６）は、２つのＣＰＵＡ（１）
とＣＰＵＢ　（２）が非同期に共有メモリ（４）をアク
セスできるように考慮されたものであり、同時に２つの
ＣＰＵＡ　（１）　、ＣＰＵＢ（２）が共有メモリ（４
）の同一メモリセルをアクセスした場合にどちらか一方
のＣＰＵの動作を優先させて行い、優先されなかったも
う一方のＣＰＵのアクセス動作を優先されたＣＰＵの動
作が完了するまで継続するようにアクルッジ信号を制御
して、優先されなかったＣＰＵの動作サイクルにウェイ
トステートを発生させる。

ＣＰＵＡ　（１）が共有メモリ（４）にデータを書き込
むサイクルの動作中にＣＰＵＢ　（２）がＣＰＵＡ　（
１）と全く同一のメモリセル（５）にデータを書き込む
場合を考える。

まず、ＣＰＵＡ　（１）は、ＣＰＵＡ　（１）のアドレ
ス線（９）に共有メモリ（４）のうち唯一のメモリセル
（５）を指定するだめのアドレス（５号を出力し、更に
ＣＰＵＡメモリライト信号（８）を有効にして、メモリ
セル（５）に書き込むデータをＣＰＵＡ　（１）　、デ
ータ線（１５）に出力する。アクセスコントローラ（６
）は、ＣＰＵＢ（２）側アドレス線（１２）　、ＣＰＵ
Ｂメモリリード信号（１０）　、ＣＰＵＢメモリライト
信号（１１）等を検査してＣＰＵＢ　（２）側のアクセ
スが無いことを確認後に、ＣＰＵＡ　（１）　側バスバ
ッファ制御信号（２１）を有効にして、ＣＰＵＡ側のア
ドレス線（９）とデータ線（１５）をそれぞれメモリセ
ルアドレス線（１６）とメモリデータ線（１７）に接続
する。

ＣＰＵＡメモリライト信号（８）をメモリセルライト信
号（２５）としてメモリセルに与えて、ＣＰＵＡ　（１
）からのデータをメモリセル（５）に書き込む。

また、アクセスコントローラ（６）は、ＣＰＵＡ（１）
の書込み動作が確実に行われるように、ＣＰＵＡ　（１
）の書込み動作が開始されてからメモリセル（５）のア
クセスタイムに応じて定まる一定の時間後にＣＰＵＡ　
（１）に対してＣＰＵＡ（１）のアクルッジ信号（１３
）を有効として、ＣＰＵＡ　（１）の書込みサイクルが
完了する。

一方、ＣＰＵＢ　（２）に対しては、アクセスコントロ
ーラ（６）は、ＣＰＵＡ　（１）の共有メモリ書込みサ
イクルが終了するまで、ＣＰＵＢアドレス線（１２）　
、ＣＰＵＢデータ線（１９）がメモリセルアドレス線（
１６）、メモリセルデータ線（１７）に接続されないよ
うに、ＣＰＵＢ　（２）側バスバッファ（２０）をＣＰ
ＵＢ　（２）側バスバッファ制御信号（２２）で制御す
る。そして、ＣＰＵＡ　（１）側の書込み動作が完了し
た後に、ＣＰＵＢ　（２）側バスバッファ制御信号を制
御して、ＣＰＵＢ　（２）側のアドレス線（９）及びＣ
ＰＵＢデータ線（１９）を、メモリセルアドレス線（１
６）及びメモリセルデータ線（１７）に接続してＣＰＵ
Ｂ　（２）側の書込みを開始する。

ＣＰＵＢ　（２）側の共有メモリ書込みサイクルが開始
されてから、ＣＰＵＢ　（２）側の書込み動作が完了す
るまでは、ＣＰＵＢ　（２）側の書込みサイクルが終了
するまでに要する時間とメモリセルのアクセスタイムに
応じて定まる時間の和だけ時間がたった後に、ＣＰＵＢ
　（２）に対してＣＰＵＢアクルッジ信号（１４）を有
効にして、ＣＰＵＢ　（２）側の書込みサイクルを完了
する。

以上のようにして、２つのＣＰＵ間で共有メモリを有す
ることにより、非同期なデータ転送が行われる。この例
においては、ＣＰＵＡ　（１）側もＣＰＵＢ　（２）側
も書込み動作であり、かつＣＰＵＡ　（１）側が優先さ
れた例であるが、ＣＰＵＡ（１）側が書込み又は読出し
であっても、ＣＰＵＢ（２）側が書込み又は読出しであ
っても同様にして後着側のＣＰＵの動作がアクセスコン
トローラによって継続され、光芒側のＣＰＵの動作が完
了した後に後む側の動作が行われることに変りはない。

３台以上のＣＰＵ間の非同期なデータ転送の実施例が第
４図及び第５図に示されている。第４図において、ＣＰ
ＵＡ　（１）のローカルバス（２６）は、ＣＰＵＡアク
ルッジ信号（１３）、ＣＰＵＡデータ線（１５）　、Ｃ
ＰＵＡアドレス線（９）、ＣＰＵＡメモリライト信号（
８）　、ＣＰＵＡメモリリード信号（７）等から成る。

システムバス（２７）は、複数のＣＰＴＪで共通にアク
セスできるもので、システムバスアクルッジ信号（２８
）、システムバスデータ線（２９）、システムバスアド
レス線（３０）、システムバスライト信号（３Ｉ）、シ
ステムバスリード信号（３２）の他に、ＣＰＵがシステ
ムバスを使用する際に出力するシステムバス要求信号（
３３）、ＣＰＵがシステムバスを獲得した場合に入力さ
れるシステムバス許可信号（３４）　、及び複数のＣＰ
Ｕのバス要求動作を同期させるための同期クロック信号
（３５）等から成っている。これらのシステムバス上の
信号は、システムバスを獲得したＣＰＵのシステムバス
インタフェイス（３６）がドライブする。

ＣＰＵ　（１）からシステムバス（２７）の系は、ロー
カルバス（２６）の一部にマツピングされており、シス
テムバス（２７）に対応するローカルバス（２６）の一
部をアクセスした場合には、システムバスインタフェイ
ス（３６）はシステムバス要求信号（３３）を同期クロ
ック信号（３５）に同期して出力し、システムバス許可
信号（３４）を検査する。その結果、システムバス（２
７）を他のＣＰＵが使用していなければ、システムバス
許可信号（３４）は有効となり、このとき、ローカルバ
ス（２６）上のアドレス信号（９）、メモリライト信号
（８）、メモリリード信号（７）等がシステムバス（２
７）上に出力される。

もし、システムバス（２７）を要求した時点ですでに他
のＣＰＵがシステムバス（２７）を獲得していた場合に
は、システムバス（２７）を獲得しているＣＰＵの動作
が完了するまでは、システムバス許可信号（３４）が有
効とならず、またローカルバス側アクル・ソジ信号（２
８）も有効とはならない。

そのため、システムバス要求動作は継続され、先にシス
テムバスを獲得しているＣＰＵのアクセス動作が完了す
るのを待って、システムバス許可信号（３４）が与えら
れ、システムバス（２７）上にローカルバス（２６）上
のアドレス信号（９）、データ信号（１５）等を出力す
る。

共有メモリ（４）は、ＣＰＵＡ　（１）のローカ／Ｌ／
／（ス（２６）上と、システムバス（２７）　上の両方
にマツピングされており、ＣＰＵＡ　（１）は第３図と
同様にして共有メモリ（４）をアクセスする。またシス
テムバス（２７）を獲得したＣＰＵは、システムバスイ
ンタフェイス（３６）を通して共有メモリ　（４）をア
クセスする。

第５図に、３個のＣＰＵ、すなわちＣＰＵＡ（１，）　
、ＣＰＵＢ　（２）　、ＣＰＵＣ（３）を有する共有メ
モリシステムが示されている。共有メモリ（４）は、Ｃ
ＰＵＡ　（１）のローカルバス（２６）、及びシステム
バス（２７）の両方にマツピングされており、ＣＰＵＡ
　（１）からは、ローカルバス（２６）を介してアクセ
スされる。

ＣＰＵＢ　（２）　、ＣＰＵＣ（３）はそれぞれのシス
テムバスインタフェイス（３７）及び（３８）を介して
システムバス（２７）を獲得した後に共有メモリ（４）
をシステムバス（２７）経由でアクセスする。

システムバス側からアクセスされる共有メモリ（４）の
メモリセルとローカルバス側からアクセスされる共有メ
モリのメモリセルが一致した場合には、アクセスコント
ローラ（６）が後着側の動作を継続する。

［発明が解決しようとする課題］ 従来の共有メモリ装置は、以上のような構成だったため
、システムバス側に接続されるＣＰＵの数が多い程、Ｃ
ＰＵ間においてシステムバスの競合が起こり、データ転
送効率が低下してしまった。

また、逆に、システムバス上に接続されるＣＰＵが１台
の場合には、システムバス獲得動作が不要にもかかわら
ず、システムバスクロックに同期してシステムバス要求
信号等を出力し、許可信号を検査しなければならないた
め、ローカルバス側からのアクセスに比べると時間がか
かる等の不都合があった。

この発明は、かかる課題を解決するためになされたもの
で、３台以上の複数のＣＰＵ間の共有メモリによるデー
タ通信において、任意のＣＰＵ間のデータ転送効率を、
２台のＣＰＵ間の共有メモリによるデータ通信装置のデ
ータ転送効率を等しくする共有メモリ装置を得ることを
目的とする。

［課題を解決するための手段〕 この発明に係る共有メモリ装置は、複数のマイクロプロ
セッサと接続される複数のローカルバスと、各ローカル
バスに接続される複数の共有メモリと、それぞれのロー
カルバスと他のマイクロプロセッサに対応する共有メモ
リとを接続する複数の拡張バスと、拡張バスと共有メモ
リとの接続に係るインクフェイスである複数の拡張バス
インタフェイスと、を備えるものである。

［作用］ この発明による共有メモリシステムは、複数のＣＰＵの
任意の１対に対してそれぞれ１つの共有メモリを割り当
てることにより構成され、任意のＣＰＵ間の１対１通信
が行われる。

［実施例］ 次に図に示すこの発明の一実施例に基づいてこの発明を
更に詳細に説明する。

第１図において、ＣＰＵＡ　（１）　、ＣＰＵＢ（２）
　、ＣＰＵＣ（３）　、共有メモリＡ（３９）、共有メ
モリＢ（４０）、共有メモリＣ（４１）、ＣＰＵＡ拡張
パスインタフェイス（４２）、ＣＰＵＢ拡張パスインタ
フェイス（４３）　、ＣＰＵＣ拡張バスインタフェイス
（４４）　、ＣＰＵＡ拡張バス（４５）　、ＣＰＵＢ拡
張バス（４６）、及びＣＰＵＣ拡張バス（４７）、並び
にＣＰＵＡローカルバス（４８）　、ＣＰＵＢローカル
バス（４９）、ＣＰＵＣローカルバス（５０）が示され
ている。

共有メモリＡ　（３９）は、ＣＰＵＡ　（１）のローカ
ルバス（４８）上及びＣＰＵＢ拡張バスインクフェイス
（４３）を介してＣＰＵＢローカルバス（４９）上に割
り付けられている。また共有メモリＢ（４０）は、ＣＰ
ＵＢローカルバス（４９）上及びＣＰＵＣ拡張バスイン
クフェイス（４４）を介してＣＰＵＣローカルバス（５
０）上に割り付けられ、同様に、共有メモリＣ（４１）
は、ＣＰＵＣローカルバス（５０）上及びＣＰＵＡ拡張
パスインタフェイス（４２）を介してＣＰＵＡローカル
バス（４８）上に割り付けられている。

このようにして、ＣＰＵはそれぞれのローカルバスを介
して共有メモリをアクセスでき、また拡張バス及び拡張
パスインタフェイスを介して共有メモリをアクセスする
ことができる。

ここで、各拡張バス（４５）、（４６）、（４７）は、
複数のＣＰＵが獲得するバスではなく、特定のＣＰＵが
特定の共有メモリにアクセスするために設けられた専用
のバスであり、ＣＰＵがローカルバスを介して共有メモ
リをアクセスするのと同様にして共有メモリをアクセス
する。

第２図において、第１図のＣＰＵＡ（１，）及びＣＰＵ
Ａローカルバス（４８）、共有メモリＡ（３９）　、Ｃ
ＰＵＡ拡張バスインクフェイス（４２）の詳細について
の実施例が示されている。

第２図において、ＣＰＵＡ拡張バス（４５）とＣＰＵＢ
拡張バス（４６）が示されている。

ＣＰＵＡ拡張バス（４５）は、拡張パスアクルッジ信号
（５１）、拡張バスデータ線（５２）、拡張バスアドレ
ス線（５３）、拡張バスリード信号（５４）　、拡張バ
スライト信号（５５）から成る。このＣＰＵＡ拡張バス
（４５）は、共有メモリＣ（４１）の拡張バス側に接続
されており、ＣＰＵＡ　（１）が共有メモリＣ（４１）
をアクセスしてＣＰＵＣ（３）とデータ通信をするとき
のみ利用され、他のＣＰＵがＣＰＵＡ　（１）の拡張バ
スを獲得することはない。従って、複数のＣＰＬＪがバ
スを要求するようなシステムバスとは異なり、複数のＣ
ＰＵのバス要求を調停するための信号線は無く、ローカ
ルメモリと同様に共有メモリＣ（４１）をアクセスする
ことができる。

また、ＣＰＵＢ拡張バス（４６）は、ＣＰＵＡ拡張バス
（４５）と同様に、ＣＰＵＢ　（２）が共有メモリＡ（
３９）をアクセスして、ＣＰＵＡ（１）とデータ通信を
行う時にのみに使用され、共有メモリＡ（３９）とＣＰ
ＵＢ拡張パスインタフェイス（４３）との間に接続され
る。

ＣＰＵＢ拡張バス（４６）も拡張パスアクルッジ信号（
５６）　、拡張バスデータ線（５７）、拡張バスアドレ
ス線（５８）　、拡張バスリード信号（５９）、拡張バ
スライト信号（６０）から成る。

共有メモリＡ　（３９）のアクセスコントローラ（６）
は、ＣＰＵＡ　（１）がローカルバス（４８）を介して
アクセスするメモリセルとＣＰＵＢ　（２）がローカル
拡張バス（４６）を介してアクセスするメモリセルが一
致しないかを監視している。もし、両者が全く同一のメ
モリセルをアクセスした場合には、従来のアクセスコン
トローラと同様に、後管側の共有メモリアクセスを禁止
して、先着側の共有メモリアクセスが完了した後に、後
着側のアクセスを許可することにより、メモリセルデー
タ線、メモリセルアドレス線の競合を避けている。

ＣＰＵＡ拡張バスインクフェイス（４２）は、ＣＰＵＡ
のローカルバス（４８）上にあらかじめ割り当てられた
領域をＣＰＵＡ　（１）がアクセスすることにより、Ｃ
ＰＵＡローカルバス（４８）上の信号であるＣＰＵＡロ
ーカルデータ線（１５）　、ＣＰＵＡローカルアドレス
線（９）　、ＣＰＵＡローカルリード信号（７）　、Ｃ
ＰＵＡローカルライト信号（８）　、ＣＰＵＡアクルッ
ジ信号（１３）がそれぞれ対応するＣＰＵＡ拡張バス（
４５）上の信号と接続される。

従って、ＣＰＵＡ　（１）がＣＰＵＣ（３）とデータ通
信を行う場合には、ＣＰＵＡ　（１）ローカルメモリを
介して共有メモリ（３９）をアクセスすれば良く、ＣＰ
ＵＡ　（１）とＣＰＵＣ（３）の間で起こる共有メモリ
セルの競合は、共有メモリＡ（３９）上のアクセスコン
トローラ（６）が制御する。また、ＣＰＵＡ　（１）が
ＣＰＵＢ　（２）とデータ通信を行う場合には、ＣＰＵ
Ａ　（１）はＣＰＵＡローカルバス（４８）の一部に割
り当てられたＣＰＵＢ拡張バス（４６）を介して共有メ
モリＢ（４０）をアクセスすれば良く、ＣＰＵＡ（１）
とＣＰＵＢ　（２）の間で起こる共有メモリセルの競合
は、共有メモリＢ（４０）上のアクセスコントローラが
制御する。以下同様にして、ＣＰＵＢ　（２）とＣＰＵ
Ｃ（３）の間も共有メモリＣ（４１）により実現される
。

なお、上記実施例においては、３台のＣＰＵの間のデー
タ転送について示したが、一般にｎ台（ｎ≧２）の間の
ＣＰＵについて拡張することができる。

ｎ台のＣＰＵのそれぞれの間に共有メモリを配置するた
めには、 ｎＣ２−ｎｊ／　ｆ（ｎ−２）！・２！１−（１）で示
される数の共有メモリシステムを設ける。この場合、各
ＣＰＵに対して、それぞれローカルバスと拡張バスを用
意することにより、任意のＣＰＵ間の１対１通信が可能
な共有メモリシステムを構成することができる。

［発明の効果Ｊ この発明は以上説明した通り、複数のＣＰＵ間のデータ
通信を、それぞれＣＰＵＩ対に対して１つの共有メモリ
を設け、その共有メモリに接続されるＣＰＵを、それぞ
れのバスに対してｌＣＰＵとなるような構成によって行
うので、共有メモリに関する獲得の調停回路が不要とな
り、またバスの競合が無くなるため、任意のＣＰＵ間の
非同期なデータ転送の効率を向上させることができる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による３台のＣＰＵ間のデ
ータ通信システムの構成図、第２図はこの発明による装
置の詳細図、第３図は従来の２ＣＰＵ共有メモリ装置の
詳細図、第４図は従来の共有メモリ装置の詳細図、第５
図は従来の３台のＣＰＵ間のデータ通信システムの構成
図である。 図中、（１）、（２）、（３）はＣＰＵ。 （３９）、（４０）、（４１）は共有メモリ、（４２）
、（４３）、（４４）は拡張バスインタフェイス、（４
５）、（４６）、（４７）は拡張バス、（４８）、（４
９）、（５０）はローカルバス、（５１）は拡張パスア
クルッジ信号、（５２）は拡張バスデータ線、（５３）
は拡張バスアドレス線、（５４）は拡張バスリード信号
、（５５）は拡張バスライト信号、（５６）は拡張パス
アクルッジ信号、（５７）は拡張バスデータ４？、（５
８）は拡張バスアドレス線、（５９）は拡張バスリード
線、（６０）は拡張バスライト信号である。 なお、各図中同一符号は同一または相当部分を示す。 実施９りの詳ＭＢ図 第２図 ９ｎ−

Claims (1)

【特許請求の範囲】
1. 複数のマイクロプロセッサと、それぞれのマイクロプロ
   セッサと接続される複数のローカルバスと、各ローカル
   バスに接続される複数の共有メモリと、それぞれのロー
   カルバスと他のマイクロプロセッサに対応する共有メモ
   リとを接続する複数の拡張バスと、拡張バスと共有メモ
   リとの接続に係るインタフェイスである複数の拡張バス
   インタフェイスと、を備える共有メモリ装置。