JPH03240151A - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JPH03240151A JPH03240151A JP3535190A JP3535190A JPH03240151A JP H03240151 A JPH03240151 A JP H03240151A JP 3535190 A JP3535190 A JP 3535190A JP 3535190 A JP3535190 A JP 3535190A JP H03240151 A JPH03240151 A JP H03240151A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- data transfer
- access
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送制御方式に関する。
従来のデータ転送方式に於ける情報処理装置内の主記憶
装置と中央処理装置、主記憶装置と周辺４＆置制御装置
、中央処理装置と中央処理装置及び中央処理装置と周辺
装置制御装置の間のデータ転送は、１本のデータ転送制
御バスを時分割にして使用して実行していた。
装置と中央処理装置、主記憶装置と周辺４＆置制御装置
、中央処理装置と中央処理装置及び中央処理装置と周辺
装置制御装置の間のデータ転送は、１本のデータ転送制
御バスを時分割にして使用して実行していた。
上述した従来のデータ転送制御方式では、１本のデータ
転送制御バスに主記憶装置と中央処理装置、主記憶装置
と周辺装置制御装置、中央処理装置と中央処理装置及び
中央処理装置と周辺装置制御装置の間のデータ転送が集
中して釦夛、更に情報処理装置が疎結合マルチプロセッ
サ方式となった場合、従来よりも中央処理装置と中央処
理装置の間のデータ転送の頻度が増大する為、情報処理
装置全体としてのデータ転送の効率が低下するという欠
点があった。
転送制御バスに主記憶装置と中央処理装置、主記憶装置
と周辺装置制御装置、中央処理装置と中央処理装置及び
中央処理装置と周辺装置制御装置の間のデータ転送が集
中して釦夛、更に情報処理装置が疎結合マルチプロセッ
サ方式となった場合、従来よりも中央処理装置と中央処
理装置の間のデータ転送の頻度が増大する為、情報処理
装置全体としてのデータ転送の効率が低下するという欠
点があった。
本発明のデータ転送制御方式は、独立したデータ転送制
御バスを２本と、バス・アクセス要求信号、メモリ・ア
クセス要求信号％Ａバス使用許可信号、Ｂバス使用許可
信号と、その他データ転送制御バスの使用権を調停する
為に必要な信号群から＃Ｉ戚されたバス使用調停信号群
を持ち、更に主記憶装置には、メモリ・アクセス要求信
号を受け付は調停するメモリ・アクセス・アービタと、
バス・アクセス要求信号を受け付は調停するバス・アク
セス・アービタと、メモリ・アクセスとバス・アクセス
を各々別にＡバス・Ｂバスに振う分けて、Ａバス使用許
可信号及びＢバス使用許可信号を生成するバス使用振す
分け回路と、バス使用振う分け回路によってメモリ・ア
クセス使用に割υ付けたバスとメモリ制御部と接続する
バス切換回路を有している。
御バスを２本と、バス・アクセス要求信号、メモリ・ア
クセス要求信号％Ａバス使用許可信号、Ｂバス使用許可
信号と、その他データ転送制御バスの使用権を調停する
為に必要な信号群から＃Ｉ戚されたバス使用調停信号群
を持ち、更に主記憶装置には、メモリ・アクセス要求信
号を受け付は調停するメモリ・アクセス・アービタと、
バス・アクセス要求信号を受け付は調停するバス・アク
セス・アービタと、メモリ・アクセスとバス・アクセス
を各々別にＡバス・Ｂバスに振う分けて、Ａバス使用許
可信号及びＢバス使用許可信号を生成するバス使用振す
分け回路と、バス使用振う分け回路によってメモリ・ア
クセス使用に割υ付けたバスとメモリ制御部と接続する
バス切換回路を有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
図に於いて１は情報処理装置で、この情報処理装ｆ１は
、中央処理装置２，３と、主記憶装置４及び周辺装置制
御装置とこれらが接続されている独立した２本のデータ
転送！１Ｊ ＃バスであるＡバス６、Ｂバス７とこの人
バス６、Ｂパス７の使用を調停し制御する為のバス使用
調停信号群８、更に周辺装置制＃装Ｗ５に接続される周
辺装ｆ９とで構成される。
、中央処理装置２，３と、主記憶装置４及び周辺装置制
御装置とこれらが接続されている独立した２本のデータ
転送！１Ｊ ＃バスであるＡバス６、Ｂバス７とこの人
バス６、Ｂパス７の使用を調停し制御する為のバス使用
調停信号群８、更に周辺装置制＃装Ｗ５に接続される周
辺装ｆ９とで構成される。
第２図は、第１図に於ける主記憶装置４の本発明の一実
施例を示すブロック図である。
施例を示すブロック図である。
第２図に於いて、バス使用調停ｆｔ１ｉＪ ＃信号群８
は、各装置が主記憶装置４以外の装置との間でデータ転
送を行う時にデータ転送制御バスの使用権を獲得する為
にアクティブとするバス・アクセス要求信号８−１．主
記憶装ｆｉ４との間でデータ転送を行う時にデータ転送
制御バスの使用権を８１得する為にアクティブとするメ
モリ・アクセス要求信号８−２、及びＡバス６の使用を
許可する（Ｍ号Ａバス使用許可信号８−３％Ｂバス７の
使用を許可する信号Ｂパス使用許可信号８−４、更にそ
の他データ転送制御バスの使用権を調停する為に必要な
信号群から＃１或され、特にバス・アクセス要求信号８
−１、メモリ・アクセス・要求信号８−２、Ａバス使用
許可信号８−３、Ｂバス使用許可信号８−４は、本実施
例に於いてバス・マスターとなりうる装置は、中央処理
袋［２，３及び周辺装置制御装置５の３装置存在する為
、各々の信号はそれぞれ３本存在し、各装置と主記憶装
置４の間で１対１に接続されている。
は、各装置が主記憶装置４以外の装置との間でデータ転
送を行う時にデータ転送制御バスの使用権を獲得する為
にアクティブとするバス・アクセス要求信号８−１．主
記憶装ｆｉ４との間でデータ転送を行う時にデータ転送
制御バスの使用権を８１得する為にアクティブとするメ
モリ・アクセス要求信号８−２、及びＡバス６の使用を
許可する（Ｍ号Ａバス使用許可信号８−３％Ｂバス７の
使用を許可する信号Ｂパス使用許可信号８−４、更にそ
の他データ転送制御バスの使用権を調停する為に必要な
信号群から＃１或され、特にバス・アクセス要求信号８
−１、メモリ・アクセス・要求信号８−２、Ａバス使用
許可信号８−３、Ｂバス使用許可信号８−４は、本実施
例に於いてバス・マスターとなりうる装置は、中央処理
袋［２，３及び周辺装置制御装置５の３装置存在する為
、各々の信号はそれぞれ３本存在し、各装置と主記憶装
置４の間で１対１に接続されている。
バス・アクセス・要求信号８−１及びメモリ・アクセス
・要求信号８−２Ｆｉ、各々バス・アクセス・アービタ
１０及びメモリ・アクセス・アービタ１１で受け付けら
れ、各々別々に調停される。
・要求信号８−２Ｆｉ、各々バス・アクセス・アービタ
１０及びメモリ・アクセス・アービタ１１で受け付けら
れ、各々別々に調停される。
その調停結果を受けてバス使用振り分け回路には、バス
・アクセスとメモリーアクセスヲＡ ハＸ ６、Ｂバス
７に別々に割す付け、Ａバス使用許可信号８−３及びＢ
バス使用許可信号８−４をアクティブにする。
・アクセスとメモリーアクセスヲＡ ハＸ ６、Ｂバス
７に別々に割す付け、Ａバス使用許可信号８−３及びＢ
バス使用許可信号８−４をアクティブにする。
λバス使用許可信号８−３を受けた装置は、λバス６に
対し、又Ｂバス使用許可信号８−４を受けた装置は、Ｂ
バス７に対してアクセスを開始する。
対し、又Ｂバス使用許可信号８−４を受けた装置は、Ｂ
バス７に対してアクセスを開始する。
一方、メモリ制御回路１４とＡバス６、Ｂバス７の間に
位置しているバス切換回路１３Ｆｉ、バス使用振す分け
回路１２からバス切少換え信号を受け、バス使用振う分
け回路１２に於いてメモリ・アクセスを行う様に割シ付
けられたデータ転送制御バス側に切シ換え、データ転送
制御バスとメモリ制御回路１４を接続する機能を持って
お）、メモリ１５に対しては、このバス切換回路１３に
よって切す換え接続されたデータ転送制御バス間でデー
タの書き込み及び読み出し動作が行われる。
位置しているバス切換回路１３Ｆｉ、バス使用振す分け
回路１２からバス切少換え信号を受け、バス使用振う分
け回路１２に於いてメモリ・アクセスを行う様に割シ付
けられたデータ転送制御バス側に切シ換え、データ転送
制御バスとメモリ制御回路１４を接続する機能を持って
お）、メモリ１５に対しては、このバス切換回路１３に
よって切す換え接続されたデータ転送制御バス間でデー
タの書き込み及び読み出し動作が行われる。
第３図、第４図は本発明の実施例が具体的に動作した時
のバスの使用方法の例を示した図である。
のバスの使用方法の例を示した図である。
第３図は、中央処理装置２がメモリーアクセス要求信号
８−２を中央処理装置３（又は、周辺装置制御装置５）
がバス・アクセス・要求信号８−１をアクティブにした
結果に実現するバス使用状況の例を示した図で、バス・
アクセス・要求信号８−１及びメモリ・アクセス・要求
信号８−２は各々バス・アクセス・アービタｌＯ及びメ
モリ・アクセス・アービタ１１で受け付は調停され、そ
の結果を受けてバス使用振す分け回路１２でメモリ・ア
クセスにＦｉＡバス６を、バス・アクセスにはＢバス７
を割υ付け、中央処理装置ｉ１２に対しては、Ａバス使
用許可信号８−３、中央処理装置３（又は周辺装置制御
装置ｆ５）に対してはＢパス使用許可信号８−４をアク
ティブにする。
８−２を中央処理装置３（又は、周辺装置制御装置５）
がバス・アクセス・要求信号８−１をアクティブにした
結果に実現するバス使用状況の例を示した図で、バス・
アクセス・要求信号８−１及びメモリ・アクセス・要求
信号８−２は各々バス・アクセス・アービタｌＯ及びメ
モリ・アクセス・アービタ１１で受け付は調停され、そ
の結果を受けてバス使用振す分け回路１２でメモリ・ア
クセスにＦｉＡバス６を、バス・アクセスにはＢバス７
を割υ付け、中央処理装置ｉ１２に対しては、Ａバス使
用許可信号８−３、中央処理装置３（又は周辺装置制御
装置ｆ５）に対してはＢパス使用許可信号８−４をアク
ティブにする。
それを受けて中央処理装置２はＡバス６を、中央処理装
［３（又は周辺装置制御装置５）はＢバス７を使用し、
データ転送を開始する。
［３（又は周辺装置制御装置５）はＢバス７を使用し、
データ転送を開始する。
第４図は、中央処理装置２（又は中央処理装置３）がバ
ス・アクセス・要求信号８−１を、周辺装置制御装置５
がメモリ・アクセス・要求信号８−２をアクティブにし
た結果実現するバス使用状況の例を示した図で、バス・
アクセス・要求信号８−１及びメモリ・アクセス・要求
信号８−２ハ各々バス・アクセス・アービタｌＯ及びメ
モリーアクセス・アービタ１１で受け付は調停され、そ
の結果を受けてバス使用振す分け回路１２でメモリ・ア
クセスにはＢバス７をバス・アクセスにはＡバス６を割
す付け、中央処理装置２（又は中央処理装置３）に対し
てＦｉＡバス使用許可信号８−３、周辺装置制御装ｆ４
に対してはＢバス使用許可信号８−４をアクティブにす
る。
ス・アクセス・要求信号８−１を、周辺装置制御装置５
がメモリ・アクセス・要求信号８−２をアクティブにし
た結果実現するバス使用状況の例を示した図で、バス・
アクセス・要求信号８−１及びメモリ・アクセス・要求
信号８−２ハ各々バス・アクセス・アービタｌＯ及びメ
モリーアクセス・アービタ１１で受け付は調停され、そ
の結果を受けてバス使用振す分け回路１２でメモリ・ア
クセスにはＢバス７をバス・アクセスにはＡバス６を割
す付け、中央処理装置２（又は中央処理装置３）に対し
てＦｉＡバス使用許可信号８−３、周辺装置制御装ｆ４
に対してはＢバス使用許可信号８−４をアクティブにす
る。
それを受けて中央処理装［２（又は中央処理装置３）は
人バス６を、周辺装置制御装置５はＢバス７を使用し、
データ転送を開始する。
人バス６を、周辺装置制御装置５はＢバス７を使用し、
データ転送を開始する。
以上説明した様に本発明は、データ転送制御バスを独立
に２本用意し、主記憶装置以外の装置との間でデータ転
送する為のバス使用権要求を意味するバス・アクセス要
求と、主記憶装置との間でデータ転送する為のバス使用
権要求を意味するメモリ・アクセス要求を分離し、各々
の要求をバス・アクセス・アービタ、メモリ・アクセス
・アービタ、バス使用振り分け回路及びバス切換回路を
備えた主記憶装置で受け付け、メモリ・アクセスとハス
・アクセスの用途を２本のデータ転送制御バスに別々に
割り付けること□より、メモリ・アクセスとバス・アク
セスを同時に実行することができ、データ転送を効率的
に行うことができるという効果がある。
に２本用意し、主記憶装置以外の装置との間でデータ転
送する為のバス使用権要求を意味するバス・アクセス要
求と、主記憶装置との間でデータ転送する為のバス使用
権要求を意味するメモリ・アクセス要求を分離し、各々
の要求をバス・アクセス・アービタ、メモリ・アクセス
・アービタ、バス使用振り分け回路及びバス切換回路を
備えた主記憶装置で受け付け、メモリ・アクセスとハス
・アクセスの用途を２本のデータ転送制御バスに別々に
割り付けること□より、メモリ・アクセスとバス・アク
セスを同時に実行することができ、データ転送を効率的
に行うことができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す主記憶装置の一例を示すブロック図、第３
図、第４図は本発明のバス使用方法の一例を示した模式
図である。 １・・・・・・情報処理装置、２，３・・・・−・中央
処理装置、４・・・・・・主記憶装ｆ、 ５・山・−周
辺装置制御装置、６・・・・・・Ａバス、７・・−・・
・Ｂバス、８・・・・−・バス使用調停制御信号群、８
−１・・・・・・バス・アクセス要求信号、８−２・・
・・−・メモリ・アクセス要求信号、８−３・・・・・
・Ａバス使用許可信号、８−４・・・・−・Ｂバス使用
許可信号、９・・・・・・周辺装置、１０・・・・・・
バス・アクセス・アービタ、１１・・・・−・メモリ・
アクセス＃７−ビク、１２・・・・・・バス使用銀シ分
げ回路、１３・・・・・・バス切換回路、 １４・−・・−メモリ制御回路、 ｌ ５・・・ ・・・メモリ。
第１図に示す主記憶装置の一例を示すブロック図、第３
図、第４図は本発明のバス使用方法の一例を示した模式
図である。 １・・・・・・情報処理装置、２，３・・・・−・中央
処理装置、４・・・・・・主記憶装ｆ、 ５・山・−周
辺装置制御装置、６・・・・・・Ａバス、７・・−・・
・Ｂバス、８・・・・−・バス使用調停制御信号群、８
−１・・・・・・バス・アクセス要求信号、８−２・・
・・−・メモリ・アクセス要求信号、８−３・・・・・
・Ａバス使用許可信号、８−４・・・・−・Ｂバス使用
許可信号、９・・・・・・周辺装置、１０・・・・・・
バス・アクセス・アービタ、１１・・・・−・メモリ・
アクセス＃７−ビク、１２・・・・・・バス使用銀シ分
げ回路、１３・・・・・・バス切換回路、 １４・−・・−メモリ制御回路、 ｌ ５・・・ ・・・メモリ。
Claims (1)
- 主記憶装置と少なくとも２つの中央処理装置と、少なく
とも１つの周辺装置制御装置を有し、前記各装置間を相
互に接続する独立した２本のデータ転送制御バスである
Ａバス、Ｂバスと、少なくとも前記主記憶装置以外の装
置との間でデータ転送を行う為に前記データ転送制御バ
スの使用権を要求する時にアクティブにするバス・アク
セス要求信号と、前記主記憶装置との間でデータ転送を
行う為に前記データ転送制御バスの使用権を要求する時
にアクティブにするメモリ・アクセス要求信号と、前記
バス・アクセス要求信号と前記メモリ・アクセス要求信
号を調停した結果、前記Ａバスの使用の許可を示すＡバ
ス使用許可信号及び前記Ｂバスの使用の許可を示すＢバ
ス使用許可信号から構成されるバス使用調停制御信号群
と、該バス使用調停制御信号群を介して前記Ａバス、前
記Ｂバスに対する前記各装置のアクセス要求の調停を行
うバス使用調停制御回路を備え、該バス使用調停制御回
路内には、前記バス・アクセス要求信号を受け付けて調
停を行うバス・アクセス・アービタと、前記メモリ・ア
クセス要求信号を受け付けて調停を行うメモリ・アクセ
ス・アービタと、前記バス・アクセス・アービタと前記
メモリ・アクセス・アービタの出力を見て、メモリ・ア
クセス及びバス・アクセスを前記Ａバスと前記Ｂバスの
どちらで行うべきか振り分け、前記Ａバス使用許可信号
及び前記Ｂバス使用許可信号をアクティブにするバス使
用振り分け回路を、前記主記憶装置内には、メモリを制
御するメモリ制御回路と前記Ａバス及び前記Ｂバスの間
に位置し、前記バス使用振り分け回路に於いてメモリ・
アクセスを行う様に振り分けられたバスの方に前記メモ
リ制御回路を接続するバス切換回路を備えることを特徴
としたデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3535190A JPH03240151A (ja) | 1990-02-16 | 1990-02-16 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3535190A JPH03240151A (ja) | 1990-02-16 | 1990-02-16 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240151A true JPH03240151A (ja) | 1991-10-25 |
Family
ID=12439445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3535190A Pending JPH03240151A (ja) | 1990-02-16 | 1990-02-16 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
-
1990
- 1990-02-16 JP JP3535190A patent/JPH03240151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4969120A (en) | Data processing system for time shared access to a time slotted bus | |
| US20030126381A1 (en) | Low latency lock for multiprocessor computer system | |
| TW336296B (en) | Circuit for handling distributed arbitration in a computer system having multiple arbiters | |
| JP3206458B2 (ja) | Ｄｍａ転送方式 | |
| US7096293B2 (en) | Dynamic bus arbitration method and bus arbiter | |
| US5649209A (en) | Bus coupling information processing system for multiple access to system bus | |
| JPH03240151A (ja) | データ転送制御方式 | |
| JPH0210459A (ja) | バス使用権決定方式 | |
| JPS6280753A (ja) | バス制御方式 | |
| JP4432268B2 (ja) | バス調停システム及びこのシステムにおけるバスマスタとなる装置の中断処理方法 | |
| KR950012498B1 (ko) | 내부 버스 중재기 | |
| JPS6160162A (ja) | バス調停方式 | |
| JPH06214946A (ja) | 多段バスのバス使用権調停方式 | |
| JPH0488459A (ja) | 情報処理装置 | |
| JPH03125251A (ja) | データマルチ処理システム及びそのバス選択方法 | |
| JPH0156420B2 (ja) | ||
| JPH04157557A (ja) | メモリ保護方法 | |
| JPH0444152A (ja) | 多重並列データバス装置 | |
| JPH0241780B2 (ja) | ||
| JPS6174050A (ja) | バス使用権の優先順位決定方式 | |
| JPH07210501A (ja) | マルチバスシステム | |
| JPH04359353A (ja) | バス制御装置 | |
| JPH04137161A (ja) | バス調停方式 | |
| JPS61143863A (ja) | バス分割制御方式 | |
| JPH03282955A (ja) | バスアービトレーション回路 |