JPS6128155A - 共有メモリに対する多重アクセス方式 - Google Patents
共有メモリに対する多重アクセス方式Info
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- JPS6128155A JPS6128155A JP14989984A JP14989984A JPS6128155A JP S6128155 A JPS6128155 A JP S6128155A JP 14989984 A JP14989984 A JP 14989984A JP 14989984 A JP14989984 A JP 14989984A JP S6128155 A JPS6128155 A JP S6128155A
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- JP
- Japan
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- mpu
- memory
- bus
- signal
- cycle
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は共有メモリに対する多重アクセス方式％式％）
従来、ｆＪａのマイクロプロセッシングユニット（以後
ＭＰＵと略す）が共有メモリをアクセスする場合次のよ
うな方法があった。
ＭＰＵと略す）が共有メモリをアクセスする場合次のよ
うな方法があった。
（１）ＭＰＵの１命令サイクル毎にバス調停回路により
１つのＭＰＵＫ対しバスの占有権を与え、他のＭＰＵの
アクセスを禁止する方法。
１つのＭＰＵＫ対しバスの占有権を与え、他のＭＰＵの
アクセスを禁止する方法。
（２） 共有メモリを分割し、分割したメモリ毎にバ
スを設け、共有メモリの別々の部分を複数のＭＰＵが並
列にアクセスする方法。
スを設け、共有メモリの別々の部分を複数のＭＰＵが並
列にアクセスする方法。
これらの方法には次のような欠点があった。
（１）の方法は１命令サイクル中のメモリアクセスをし
ていない時間が無駄であシ、１つのＭＰＵが占有中は他
のＭＰＵは待たされてしまう７、（２）の方法は分割し
たメモリの管理が複雑になシ、また、複数のＭＰＵが同
一の分割された共有メモリをアクセスする場合の調停回
路や、各ＭＰＵと分割された各々のメモリバス間の接続
回路が複雑になる。
ていない時間が無駄であシ、１つのＭＰＵが占有中は他
のＭＰＵは待たされてしまう７、（２）の方法は分割し
たメモリの管理が複雑になシ、また、複数のＭＰＵが同
一の分割された共有メモリをアクセスする場合の調停回
路や、各ＭＰＵと分割された各々のメモリバス間の接続
回路が複雑になる。
（発明の目的）
本発明の目的は複数ＭＰＵと共有メモ９間のバスをＭＰ
Ｕの１命令サイクルより短いサイクルで時多重化するこ
とで共有メモリのアクセス時間の限界まで複数のＭＰＵ
がアクセスできるようにした多重アクセス方式を提供す
るにある。
Ｕの１命令サイクルより短いサイクルで時多重化するこ
とで共有メモリのアクセス時間の限界まで複数のＭＰＵ
がアクセスできるようにした多重アクセス方式を提供す
るにある。
（発明の構成）
本発明によると複数のマイクロプロセッシングユニット
が１つの共有メモリをアクセスする場合、該マイクロプ
ロセンシングユニットの１命令サイクルより短いサイク
ルで共有メモリに接続されるバスを時多重化し一つのマ
イクロプロセッシングユニットがバスを占有する時間を
１命令サイクル以下に短縮することを特徴とする共有メ
モリに対する多重アクセス方式が得られる。
が１つの共有メモリをアクセスする場合、該マイクロプ
ロセンシングユニットの１命令サイクルより短いサイク
ルで共有メモリに接続されるバスを時多重化し一つのマ
イクロプロセッシングユニットがバスを占有する時間を
１命令サイクル以下に短縮することを特徴とする共有メ
モリに対する多重アクセス方式が得られる。
（実施例）
次に図面を参照して本発明の実施例について説明する。
第１図は本発明の一実施例のブロック構成図である。図
において１は共有メモｌハ ２は多重アクセス制御回路
、３は共有メモリバス、４゜５はＭＰＵバス−インタフ
ェース回路、 ６はＭＰＵ−Ａ、 ７はＭＰＵ−Ｂ
、８．９はＭＰＵ−Ａ−。
において１は共有メモｌハ ２は多重アクセス制御回路
、３は共有メモリバス、４゜５はＭＰＵバス−インタフ
ェース回路、 ６はＭＰＵ−Ａ、 ７はＭＰＵ−Ｂ
、８．９はＭＰＵ−Ａ−。
ＭＰＵ−Ｈのローカルメモリである。
通常、ＭＰＵ−Ａ、ＭＰＵ−Ｂは各々のローカルバス１
８，１９を通してローカルメモリ８，９とデータのやり
とりをしているが、共有メモリをアクセスする必要が生
じた場合には、各々ＭＰＵ−バスインタフェース回路４
，５を介して共有メモリにアクセスが行われる。
８，１９を通してローカルメモリ８，９とデータのやり
とりをしているが、共有メモリをアクセスする必要が生
じた場合には、各々ＭＰＵ−バスインタフェース回路４
，５を介して共有メモリにアクセスが行われる。
第２図に従来のメモリアクセスタイミングの一例を示し
、（ａｌはＭＰＵり０７り信号、（ｂ）はＭＰＵリード
サイクル、（Ｃ）はメモリからのデータ出力を示す。従
来の（１）の方法のメモリアクセスでは、メモリの出力
が確定してから、次回のメモリアクセスの始まシまでの
メモリの空き時間【２があシ、これが無駄の時間となる
。尚第２図でＴは１命令サイクルｓ ｔｌ はメモリ
アクセス時間を示す。
、（ａｌはＭＰＵり０７り信号、（ｂ）はＭＰＵリード
サイクル、（Ｃ）はメモリからのデータ出力を示す。従
来の（１）の方法のメモリアクセスでは、メモリの出力
が確定してから、次回のメモリアクセスの始まシまでの
メモリの空き時間【２があシ、これが無駄の時間となる
。尚第２図でＴは１命令サイクルｓ ｔｌ はメモリ
アクセス時間を示す。
第３図は本発明の実施例のメモリアクセスタ・ｆミンク
を示し、（ａ）はＭＰＵクロック信号、（ｂ）はＭＰＵ
リードサイクル、（Ｃ）はメモリリード中信号、ｔｄ）
はメモリのタイミング信号、（ｅ）はＭＰＵに伝達され
るデータを示す。そしてメモリリード中信号はメモリの
リード信号として使われ、その長さはメモリの最短アク
セス時間とする。またメモリからのデータ出力はメモリ
リード中信号の後縁でラッチされ、ＭＰＵのデータ引取
り時間にも保持される。
を示し、（ａ）はＭＰＵクロック信号、（ｂ）はＭＰＵ
リードサイクル、（Ｃ）はメモリリード中信号、ｔｄ）
はメモリのタイミング信号、（ｅ）はＭＰＵに伝達され
るデータを示す。そしてメモリリード中信号はメモリの
リード信号として使われ、その長さはメモリの最短アク
セス時間とする。またメモリからのデータ出力はメモリ
リード中信号の後縁でラッチされ、ＭＰＵのデータ引取
り時間にも保持される。
第３図の実施例では次のようなアクセス方法をとる。例
えばＭＰＵ−Ａ６からメモリリード信号カ出る。！：、
ＭＰＵ−バスインタフェース回路４からリード要求信号
１０が出され、多重アクセス制御回路２に入る。多重ア
クセス制御回路２はメモＩＪ ｌが空いている場合には
メモリの最短アクセス時間分のメモリリード信号１２を
発生しメモＩＪ ｉ読み出す。メモリリード信号１２は
ＭＰＵ−ノくスインタフエース回路４にもメモリリード
甲信号として与えられており、読み出されたデータのラ
ンチタイミングに使われる。ＭＰＵ−バスインタフェー
ス回路４ｉｉ多重アクセス制御回路２からのメモリリー
ド中信号１２の後縁でデータをラッチし、ＭＰＵ−Ａ６
に送る。このようにして、ＭＰＵのデータ入力タイミン
グ以前に、メモリアクセスを完了し、メモリを空き状態
にできる。
えばＭＰＵ−Ａ６からメモリリード信号カ出る。！：、
ＭＰＵ−バスインタフェース回路４からリード要求信号
１０が出され、多重アクセス制御回路２に入る。多重ア
クセス制御回路２はメモＩＪ ｌが空いている場合には
メモリの最短アクセス時間分のメモリリード信号１２を
発生しメモＩＪ ｉ読み出す。メモリリード信号１２は
ＭＰＵ−ノくスインタフエース回路４にもメモリリード
甲信号として与えられており、読み出されたデータのラ
ンチタイミングに使われる。ＭＰＵ−バスインタフェー
ス回路４ｉｉ多重アクセス制御回路２からのメモリリー
ド中信号１２の後縁でデータをラッチし、ＭＰＵ−Ａ６
に送る。このようにして、ＭＰＵのデータ入力タイミン
グ以前に、メモリアクセスを完了し、メモリを空き状態
にできる。
次に、第４図を参照してＭＰＵ−ＡのアクセスとＭＰＵ
−Ｈのアクセスが重なった場合の動作を説明する。図に
おいてｔａ＋はＭＰＵクロック信号、［ｂｌはＭＰＵ−
Ａリードサイクル、ｔｃ）はＭＰＵ−Ｂリードサイクル
、（ｄ）は従来のＭ Ｐ Ｕ −Ｂ ＋）−ドサイクル
、ＥｅｌはＭＰＵ−Ａリード要求信号、ｔｆｌはＭＰＵ
−Ａ用ビジー信号、（ｇｌはＭＰＵ−Ａリード中信号、
［ｈ）はＭ、 Ｐ Ｕ −Ｂリード要求信号、Ｕ＋はＭ
ＰＵ−Ｂ用ビジー（ウェイト指示）信号、ｔｊ＋はＭＰ
Ｕ−Ｂ リード中信号、（ｋ）は共有メモリの状態を示
す。そしてＭＰＵ＝Ａ、Ｂのリード中信号の長さは共通
メモリの最短アクセス時間とする。
−Ｈのアクセスが重なった場合の動作を説明する。図に
おいてｔａ＋はＭＰＵクロック信号、［ｂｌはＭＰＵ−
Ａリードサイクル、ｔｃ）はＭＰＵ−Ｂリードサイクル
、（ｄ）は従来のＭ Ｐ Ｕ −Ｂ ＋）−ドサイクル
、ＥｅｌはＭＰＵ−Ａリード要求信号、ｔｆｌはＭＰＵ
−Ａ用ビジー信号、（ｇｌはＭＰＵ−Ａリード中信号、
［ｈ）はＭ、 Ｐ Ｕ −Ｂリード要求信号、Ｕ＋はＭ
ＰＵ−Ｂ用ビジー（ウェイト指示）信号、ｔｊ＋はＭＰ
Ｕ−Ｂ リード中信号、（ｋ）は共有メモリの状態を示
す。そしてＭＰＵ＝Ａ、Ｂのリード中信号の長さは共通
メモリの最短アクセス時間とする。
ＭＰＵ−Ａ６がメモリアクセスを行うタイミングは第３
図と同じである。ＭＰＵ−Ｂ７が図のようなタイミング
でメモリリード信号をＭＰＵ−Ｂ−バスインタフェース
回路５に出力した場合、ＭＰＵ−バスインタフェース回
路５はＭＰＵ−Ｂ用のリード要求信号１３を多重アクセ
ス制御回路２に出力する。この場合、ＭＰＵ−Ａ６から
の要求により共有メモリ１がアクセス中であるため、多
重アクセス制御回路２はＭＰＵ−Ｂ−バスインタフェー
ス回路５にビジー信号１４を出力し、この信号がＭＰＵ
−Ｂ７に対しウェイト信号１７として使用されるためＭ
ＰＵ−Ｂ７はリードザイクルをｌＭＰＵクロ７２分延長
する。ＭＰＵ−Ａ６の共有メモリアクセスが終了し、Ｍ
ＰＵ−Ｂ７へのビジー信号１４−が解除されると、ＭＰ
Ｕ−Ｂ７め共有メモＩＪ ｌへのアクセスが開始される
。以降のタイムチャートは第３図と同じである。
図と同じである。ＭＰＵ−Ｂ７が図のようなタイミング
でメモリリード信号をＭＰＵ−Ｂ−バスインタフェース
回路５に出力した場合、ＭＰＵ−バスインタフェース回
路５はＭＰＵ−Ｂ用のリード要求信号１３を多重アクセ
ス制御回路２に出力する。この場合、ＭＰＵ−Ａ６から
の要求により共有メモリ１がアクセス中であるため、多
重アクセス制御回路２はＭＰＵ−Ｂ−バスインタフェー
ス回路５にビジー信号１４を出力し、この信号がＭＰＵ
−Ｂ７に対しウェイト信号１７として使用されるためＭ
ＰＵ−Ｂ７はリードザイクルをｌＭＰＵクロ７２分延長
する。ＭＰＵ−Ａ６の共有メモリアクセスが終了し、Ｍ
ＰＵ−Ｂ７へのビジー信号１４−が解除されると、ＭＰ
Ｕ−Ｂ７め共有メモＩＪ ｌへのアクセスが開始される
。以降のタイムチャートは第３図と同じである。
従来の＋１１の方法でＭＰＵ’−Ａ、ＭＰＵ−Ｈのアク
セスが重につだ場合は、第４図［ｄ＋のようにＭＰＵ−
Ａの命令サイクル終了後ＭＰＵ−Ｂの命令サイクルが始
まるため、本実施例に比べＭＰＵクロックで１クロック
分遅くなっている。
セスが重につだ場合は、第４図［ｄ＋のようにＭＰＵ−
Ａの命令サイクル終了後ＭＰＵ−Ｂの命令サイクルが始
まるため、本実施例に比べＭＰＵクロックで１クロック
分遅くなっている。
（発明の効果）
本発明は、ＭＰＵがその命令サイクル中で共有メモリを
アクセスしている時間を最短にし、空いた時間に別のＭ
ＰＵの共有メモリへのアクセスを続けて行よるようにし
たことにより、各ＭＰＵと共有メモリ間のデータ転送速
度を高める効果がある。
アクセスしている時間を最短にし、空いた時間に別のＭ
ＰＵの共有メモリへのアクセスを続けて行よるようにし
たことにより、各ＭＰＵと共有メモリ間のデータ転送速
度を高める効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のメモリアクセスのタイムチャート、第３図、第４
図は本実施例のタイミングチャートである。 ■・・・・・・共有メモ１ハ ２・・・・・・多重アク
セス制御回路、３・・・・・・共有メモリバス、４，５
・・・・・・ＭＰＵ−バスインタフェース回路、６・・
・・・・ＭＩ’Ｕ−Ａ、 ７・・・・・・ＭＰＵ−Ｂ
、８．９・・・・・・ローカルメモリ、１０・・・・・
・ＭＰＵ−ＡＩＪ−ド要求信号、１１・・・・・・ＭＰ
Ｕ−Ａビジー信号、１２・・・・・・ＭＰＵ−Ａリード
中信号、１３・・・・・・ＭＰＵ−ＢＩＪ−ド要求信号
、１４・・・・・・ＭＰＵ−Ｊ３ビジー信号、１５・・
・・・・ＭＰＵ−Ｂリード中信号、１６・・・・・・Ｍ
ＰＵ−Ａウェイト指示信号、１７・・・・・・ＭＰＵ−
Ｂウェイト指示信号、１８．１９・・・・・・ローカル
バス。
従来のメモリアクセスのタイムチャート、第３図、第４
図は本実施例のタイミングチャートである。 ■・・・・・・共有メモ１ハ ２・・・・・・多重アク
セス制御回路、３・・・・・・共有メモリバス、４，５
・・・・・・ＭＰＵ−バスインタフェース回路、６・・
・・・・ＭＩ’Ｕ−Ａ、 ７・・・・・・ＭＰＵ−Ｂ
、８．９・・・・・・ローカルメモリ、１０・・・・・
・ＭＰＵ−ＡＩＪ−ド要求信号、１１・・・・・・ＭＰ
Ｕ−Ａビジー信号、１２・・・・・・ＭＰＵ−Ａリード
中信号、１３・・・・・・ＭＰＵ−ＢＩＪ−ド要求信号
、１４・・・・・・ＭＰＵ−Ｊ３ビジー信号、１５・・
・・・・ＭＰＵ−Ｂリード中信号、１６・・・・・・Ｍ
ＰＵ−Ａウェイト指示信号、１７・・・・・・ＭＰＵ−
Ｂウェイト指示信号、１８．１９・・・・・・ローカル
バス。
Claims (1)
- 複数のマイクロプロセッシングユニットが１つの共有メ
モリをアクセスする場合、該マイクロプロセッシングユ
ニットの１命令サイクルより短いサイクルで共有メモリ
に接続されるバスを時多重化し一つのマイクロプロセッ
シングユニットがバスを占有する時間を１命令サイクル
以下に短縮することを特徴とする共有メモリに対する多
重アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14989984A JPS6128155A (ja) | 1984-07-19 | 1984-07-19 | 共有メモリに対する多重アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14989984A JPS6128155A (ja) | 1984-07-19 | 1984-07-19 | 共有メモリに対する多重アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6128155A true JPS6128155A (ja) | 1986-02-07 |
Family
ID=15485042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14989984A Pending JPS6128155A (ja) | 1984-07-19 | 1984-07-19 | 共有メモリに対する多重アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
-
1984
- 1984-07-19 JP JP14989984A patent/JPS6128155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
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