JPS6091471A - 共用メモリ−制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数のマイクロプロセッサ等のプロセッサを結
合したマルチプロセッサ方式における共用メモリーアク
セス制御回路に関する。

従来のマルチプロセッサ方式においては、プロセッサ間
の制御コマンドやデータ等の情報授受は直並列および並
直列変換回路等を含む周辺入出力部を介して行なってい
る。

このような周辺入出力部は、プロセッサ間が物理的に離
れておシケーブルで信号を伝送する場合には採用せざる
を得ないが、同一筐体内に収容されたプロセッサ間にお
いては、双方のプロセッサにこのような周辺入出力回路
を設けることは不経済であシ、周辺入出力回路を経由す
るためデータの高速転送が困難であるという欠点がある
。

２− 提供することにある。

本発明の回路は、第１のプロセッサおよび第２のプロセ
ッサで共用する共用メモリーに対するアクセスを制御す
る制御回路において、前記第１および第２のプロセッサ
からの第１および第２のアドレス信号のうちの一方を選
択し前記共用メモリーに出力する第１の選択手段と、前
記第１および第２のプロセッサからの第１および第２の
書込みデータ信号のうちの一方を選択し前記共用メモリ
ーに出力する第２の選択手段と、前記共用メモリーから
の読出しデータ信号を前記第１のプロセッサに出力する
か前記第２のプロセッサに出力するかを選択する第３の
選択手段と、前記第１および第２のプロセッサからの前
記共用メモリーに対するアクセス要求が競合したとき前
記第１のプロセッサのアクセス要求を優先させる制御手
段とを備えている。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明の共用メモリー制御回路を用いたマルチ
プロセッサシステムの構成を示す図である。

図において、このマルチプロセッサシステムは、主プロ
セツサ１と、従プロセツサ２と、それぞれプロセッサｌ
および２に専用に設けたメモリー３および４と、各プロ
セッサ１および２と各専用メモリー３および４とを接続
するアドレスバス５および６、データバス７および８な
らびにメモリー制御信号線群９および１０と、共用メモ
ＩＪ−１１と、制御回路１２とを備えている。共用メモ
リー１１は専用メモリー３および４の空きアドレス空間
に対応するメモリー容量を持ち、専用メモリー３および
４のアドレスと重複しないようアドレスが割シ当てられ
る。共用メモリー制御回路１２はプロセッサｌおよび２
と共用メモリー１１との間に位置し、プロセッサｌおよ
び２から、それぞれアドレスバス５および６に出力され
るアドレス信号とそれぞれデータバス７および８に出力
されるデータ信号とそれぞれ信号線群９および１０に出
力されるメモリー制御信号群とからプロセッサ１および
２からのメモリーアクセス要求（読出しまたは書込み）
を検出し、要求が競合する場合には、従プロセツサ２か
らのメモリーアクセス要求を優先させる。

第２図は本発明の一実施例を示すブロック図である。プ
ロセッサ１および２からアドレスバス５および６に出力
されたアドレス信号はアドレス信号マルチプレクサ２０
によシどちらか一方が選択され、アドレスバス１３に出
力される。また、データバス７および８に出力されるデ
ータ信号もデータ信号マルチプレクサ２１によシどちら
か一方が選択され、データバス１４に出力される。又、
共用メモリー１１からデータバス１５に出力されるデー
タ信号はラッチ・ゲート２２または２３によシ主プロセ
ッサ１または従プロセツサ２のデータバス７または８に
出力される。

プロセッサ１および２からのメモリー制御信号線群９お
よび１０は制御信号部２４に接続され、制御信号部２４
は両プロセッサ１および２からのメモリー制御信号線群
９および１０から共用メモ５− リーアクセス要求を検出し、書込み要求の場合にはアド
レス信号マルチプレクサ２０およびデータ信号マルチプ
レクサ２１に選択信号線２５を介して選択信号を与え、
読出し要求の場合にはラッチゲート２２および２３に対
してラッチ信号線２６および２７を介してラッチ信号を
与える。さらに、共用メモリー１１に対して信号線群１
６を介して共用メモリー制御信号群を与える。

第３図１８１〜（ｅ）は制御信号部２４の動作を説明す
るためのタイムチャートである。

同図（ａｔは従プロセツサ２から信号線群１０に出力さ
れるメモリー制御信号群に含まれる従プロセツサ２のシ
ステムクロック３０を示し、同図（ｂ）は同じくメモリ
ー制御信号群に含まれるメモリーアクセス要求信号３１
（読出しまたは書込み）を示し、同図（Ｃ）は主プロセ
ツサ１から信号線群９に出力されるメモリー制御信号群
に含まれるメモリーアクセス要求信号３２（読出しまた
は書込み）を示し、同図（ｄｌは主プロセツサｌに送ら
れる信号線群ものメモリー制御信号群に含まれるアクセ
ス完６− 子信号３３を示し、同図（ｅｌは共用メモリー１１のメ
モリーアクセスサイクルを示す。

プロセッサ２および１からのメモリーアクセス要求信号
３１および３２はシステムクロック３０の立上りでサン
プルされ、同図（ｅｌに示すように、１クロック周期で
共通メモリー１１をアクセスするＯ 同図（ｂｌおよび（Ｃ１に示すように、メモリーアクセ
ス要求信号３１および３２が競合した場合には、従プロ
セツサ２の要求信号３１を優先させる。この場合、主プ
ロセツサ１からのアクセス要求はｌクロック周期待たさ
れたあと受付けられる。このときのアクセスの完了は制
御信号部２４からのアクセス完了信号３３によシ主プロ
セッサ１に知らされ、主プロセツサｌはこの信号によシ
アクセス要求を終了させる。

共用メモリー制御回路２４は、■クロック周期′　での
共通メモリー１１に対するアクセスにおいて、そのとき
のプロセッサ側の動作にするよう、前記選択信号および
ラッチ信号を生成する。

なお、メモリーアクセス要求信号３１および３２の開始
が競合しない場合には、主プロセツサｌのアクセス要求
は１クロック周期待たされずに次のクロック周期に実行
される。

以上、本発明には、マルチプロセッサ方式における共用
メモリーのアクセス制御の簡単化および共用メそリーと
プロセッサ間のデータ伝送の高速化を達成できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の回路を用いたマルチプロセッサシステ
ムの構成を示す図、第２図は本発明の一実施例を示すブ
ロック図および第３図は本実施例の動作を説明するため
のタイムチャートを示す図である。 図において、１・・・・・・主プロセツサ、２・・・・
・・従プロセツサ、３・・・・・・主プロセツサ専用メ
モリー、４・・・・・・従し°ロセッサ専用メモリー、
５，６．１３　・・・・・・アドレスバスｓ　ＬＬ１４
．１５・・・・・・データバス、９．１０．１６・・・
・・・信号線群、１１・・・・・・共用メモリー、１２
・・・・・・共用メモリー制御回路、２０．２１・旧・
・マルチプレクサ、２２．２３・・・・・・ラッチゲー
ト、２４・・・・・・制御信号部、２５・・・・・・選
択信号線、２６・旧・・ラッチ信号線。 ９−

Claims (1)

1. 【特許請求の範囲】 少なくとも１つの第１のプロセッサおよび第２のプロセ
   ッサで共用される共用メモリーに対するアクセスを制御
   する制御回路において、前記第１および第２のプロセッ
   サからの第１および第２のアドレス信号のうちの一方を
   選択し前記共用メモリーに出力する第１の選択手段と、
   前記第１および第２のプロセッサからの第１および第２
   の書込みデータ信号のうちの一方を選択し前記共用メモ
   リーに出力する第２の選択手段と、前記共用メモリーか
   らの読出しデータ信号を前記第１のプロセッサに出力す
   るか前記第２のプロセッサに出力するかを選択する第３
   の選択手段と、前記第１および第２のプロセッサからの
   前記共用メモリーに対するアクセス要求が競合したとき
   前記第１のブロムｌ− セッサのアクセス要求を優先させる制御手段とを備えた
   ことを特徴とする共用メモリー制御回路。