JPS62200974A - インタ−リ−ブ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、符号の誤り訂正に用いられるインク−リーブ
装置に関する。

従来の技術 従来、この種の装置は、第４図に示すように符号列をマ
トリクス状に並べるメモリ１，２と、マトリクス内を第
５図（ａ）に示すように横方向優先にアクセスするアド
レスを生成するカウンタ３と、第５図山）に示すように
縦方向優先にアクセスするアドレスを生成するカウンタ
４と、カウンタ３，４の出力を切り換えるセレクタ５，
６と、カウンタ３，４゜セレクタ５，６１メモリ１，２
の入出力を制御する制御部７とを有している。この装置
では、入力符号列ａはカウンタ３の出力アドレスによっ
て横方向優先にマトリクス上に並べられる。そして、片
方のメモリ（この場合メモリ１）への入力が終了すると
、メモリが切換えられ、他方のメモリ（この場合メモリ
２）へ同様の入力動作が行なわれる。

これと共に、入力済のメモリ（この場合メモリ１）に対
しては、カウンタ４の出力アドレスが与えられ、縦方向
優先に出力される。この交互動作を繰り返してインター
リーブを行なって出力符号列ｂを得るようにしていた。

発明が解決しようとする問題点 しかし、このような構成では、インターリーブ動作を連
続的に行なうためにはマ）　ＩＪクス用メモリは２面必
要であり、又、アドレスの生成部も２種類必要となるた
め、制御が複雑となり、回路規模が増大するという問題
があった。

上述の問題は以下の理由で生ずる。すなわち、マトリク
スに入力する附号列の方向が一定であるため、入出力動
作を一つのマトリクスに対して並行して行なうことがで
きないためである。

本発明は上記問題点に鑑みてなされたもので、マトリク
ス用メモリ、アドレス生成部を減らして回路規模を小さ
くし、かつ、容易に制御を行なえるインターリーブ装置
を提供することを目的とする。

問題点を解決するための手段 本発明は上記目的を達成するために、マトリクス状のメ
モリの格納データのアドレスをカウントし、かつ、メモ
リのビット数を表示するのに充分なビ・・ノド数を有し
たアドレス信号を出力するアドレスカウンタと、メモリ
へのデータ格納毎にアドレス信号の上位ビット、下位ビ
ットの順序を入れ換えてメモリへ出力し、メモリに対す
る横方向あるいは縦方向のアクセス方向を交互に切換え
させるセレクタと、メモリの各ビットのデータの入出力
を１アドレスサイクル内で連続して行なわせる制御部と
を備えている。

作　　用 アドレスカウンタが出力するアドレス信号に従って、ま
ず、所定ビット数のメモリにデータが横方向優先に格納
されてゆく。この格納が終了すると上位ビット、下位ビ
ットの順序を入換えたアドレス信号がセレクタからメモ
リへ出力され、メモリに対するアクセスが縦方向優先に
行なわれるように切換わる。そして、メモリの一つのビ
ットに格納されたデータがこのビットから出力されると
ともに、このビットにデータが１アドレスサイクル内に
入力される。このデータの入出力はメモリ全体に渡って
順次縦方向優先に行なわれてゆく。

メモリ全体に対し入出力動作が為され、データの格納が
終了すると上位ビット、下位ビットの順序を入換えたア
ドレス信号がセレクタからメモリへ出力されメモリに対
するアクセスが、今度は横方向優先に行なわれるように
切換わる。そして、上述と同様にして、横方向優先でメ
モリ全体への入出力が行なわれてゆく。以下同様にして
、メモリへのデータ格納終了毎にメモリに対する横方向
優先のアクセス、縦方向優先のアクセスが交互に切換え
られて、データの入出力が行なわれる。

実施例 第１図は本発明の一実施例のインターリーブ装置を示す
ブロック図である。

このインターリーブ装置は、符号列Ｃを入力し、第２図
に示すように１ワード８ビツトの符号を８ワードで構成
した８×８ビツトのマトリクス状のメモリ１１と、この
メモリ１１の格納データのアドレスをカウントし、かつ
、このメモリ１１のビット数８Ｘ８を表示するのに充分
なビット数６のアドレス信号ｄを出力する了ドレスカウ
ンタ１２ト、アドレスカウンタ１２のカウント値を入力
し、このカウント値がメモリ１１のビット数６４に相当
する所定値６４に達する毎にセレクト信号ｅをセレクタ
１４へ出力し、かつ、メモリ１１ヘライトイネーブルｈ
、アウトプットイネーブルｉを第３図に示すヨウに１ア
ドレスサイクル内で連続して出カシ、メモＩＪＩＩへの
データの入出力を行なわせるメモリ制御部（以下、制御
部という）１３とを備えている。

セレクタ１４は、アドレス信号ｄを通常そのままメモリ
１１へ出力する一方、セレクト信号ｅを入力すると、入
力毎にアドレス信号ｄの上位３ビ・ント、下位３ビ・ソ
トを入換えてメモ１月１へ出力するようにしている。こ
こで、６ビツトのアドレス信号ｄで８×８のマトリクス
の各ビットを指定し、横方向又は縦方向に順次これらの
ビットを選択した場合、アドレス信号の上位ビット、下
位ビ”／トを入換えて上述と同符号の選択をしていくと
縦方向又は横方向に各ビットが選択されるようになる。

そして、このことによってメモリ１１に対するアクセス
方向を切換えるようにしている。なお、アドレス信号の
ビ・ソト数は木実流側に限られるものでなく、ダミービ
ットを碧定することによりメモリのビ・ソト数に関わら
ず設定することができる。

以上のように構成されたインターリーブ装置の動作につ
いて以下説明する。

マス、セレクタ１４を介して６ビツトのアドレス信号ｄ
がそのままメモリ１１へ出力され、このアドレス信号ｄ
に従って横方向優先番こ６４ビツトの符号データがメモ
リ１１に入力される。　メモリ１１ヘデータが格納され
ると制御部１３からセレクト信号ｅがセレクタ１４へ出
力される。そして、このセレクト信号ｅによってアドレ
ス信号ｄの上位ビット、下位ビットは入れ換えられ、メ
モリ１１では縦方向優先のアクセスが行なわれるように
なる。

そして、この段階から、制御部１３から第３図に示すよ
うにアウトプットイネーブルｉとライトイネーブルｈが
１アドレスサイクルの間に連続してメモリ１１へ出力さ
れ、これらのイネーブル１１ｈによってデータが出力さ
れるとともにデータが格納される。すなわち、メモリ１
１へのデータの入出力が１アドレスサイクルの間で並行
して行なわれる。次に、上述のビ・・Ｉトに対して縦方
向に位置するビットでは、上述と同様にアウトプットイ
ネーブル１、ライトイネーブルｈによってデータの出力
・入力が行なわれる。そして、これらの動作が６４ビ・
・ノド分；こついて同様に順次行なわれる。

メモＩＪＩＩの全体に渡ってこれらの動作が終了すると
、セレクト信号ｅが制御部１３からセレクタ１４へ出力
される。すると、アドレス信号ｄのビット配列は元の状
態に戻され、今度はメモリ１１に対して横方向優先のア
クセスを行なわせるようになる。以下、同様にして横方
向優先でメモリ１１の各ビ・・ノドに対する入出力が行
なわれる。

以後、フトリクスへのアクセス方向が６４ビツト毎に切
り換えられて、連続的番こインターリーブの動作が行な
われる。

発明の効果 以上の説明から明らかなように、本発明は、フトリクス
用メモリに与えるアドレス信号の上位ビ・ツ＋−１下位
ビ・ソｌ−を入れ換えて横方向優先、縦方向優先に交互
にアクセスさせるとともに、１アドレスサイクル内でメ
モリのビ・・Ｉト単位でデータの入出力をしているので
、回路規模が小さく、かつ容易な制御で連続的なインタ
ーリーブの動作が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のインターリーブ装置を示す
１０７７図、第２図は同装置のメモリ自答を示す概念図
、第３図は同装置のメモリの入出力制御を示すタイムチ
ャート、第４図は従来のインターリーブ装置の一例を示
すブロック図、第５図は同装置のメモリのフトリグスへ
のアクセス方向を示す概念図である。 １１・・・メモリ、１２・・・アドレスカウンタ、１３
・・・制御部、１４・・・セレクタ。 代理人の氏名　弁理士　中　尾　敏　男　はか１名第１
図 第２図 墳ガ町 第５図 横方旬

Claims (1)

【特許請求の範囲】
1. ｍ×ｎビットのマトリクス状のメモリと、このメモリの
   格納データのアドレスをカウントし、かつ、このメモリ
   のビット数を表示するのに充分なビット数を有したアド
   レス信号を出力するアドレスカウンタと、前記メモリへ
   のデータ格納毎に前記アドレス信号の上位ビット、下位
   ビットの順序を入れ換えて前記メモリへ出力し、このア
   ドレス信号の上位ビット、下位ビットの入れ換えによっ
   て、メモリに対する横方向あるいは縦方向のアクセス方
   向を交互に切換えさせるセレクタと、前記メモリの各ビ
   ットのデータの入出力を、１アドレスサイクル内で連続
   して行なわせる制御部とを備えたインターリーブ装置。