JPH06301597A - Ｉｃメモリ制御回路 - Google Patents
Ｉｃメモリ制御回路Info
- Publication number
- JPH06301597A JPH06301597A JP5086409A JP8640993A JPH06301597A JP H06301597 A JPH06301597 A JP H06301597A JP 5086409 A JP5086409 A JP 5086409A JP 8640993 A JP8640993 A JP 8640993A JP H06301597 A JPH06301597 A JP H06301597A
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- JP
- Japan
- Prior art keywords
- memory
- capacity
- unit
- control circuit
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 単位メモリ容量の２のＮ乗倍（Ｎは正の整
数）のメモリ容量を有する第１のＩＣメモリを制御する
回路であって、単位メモリ容量の任意の倍数の容量を実
現することができ、実装面積を小さくすることができる
ＩＣメモリ制御回路を提供する。 【構成】 ＩＣメモリの単位メモリ容量群の一単位また
は複数単位を使用不可に制御するＩＣメモリ制御回路。 【効果】 ＩＣメモリを１個使用するだけで、単位メモ
リ容量の任意の倍数の容量を実現することができ、実装
面積を小さくすることができる。また、データの書き込
みも、複数の書き込み方式で細かく分けて書き込む手間
が不要で、一種類の書き込み方式で全アドレスに書き込
むことができる。
数）のメモリ容量を有する第１のＩＣメモリを制御する
回路であって、単位メモリ容量の任意の倍数の容量を実
現することができ、実装面積を小さくすることができる
ＩＣメモリ制御回路を提供する。 【構成】 ＩＣメモリの単位メモリ容量群の一単位また
は複数単位を使用不可に制御するＩＣメモリ制御回路。 【効果】 ＩＣメモリを１個使用するだけで、単位メモ
リ容量の任意の倍数の容量を実現することができ、実装
面積を小さくすることができる。また、データの書き込
みも、複数の書き込み方式で細かく分けて書き込む手間
が不要で、一種類の書き込み方式で全アドレスに書き込
むことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣメモリを実装した
メモリ制御回路に関し、特に単位メモリ容量群の任意の
一単位または複数単位を使用不可に制御したメモリ制御
回路に関する。
メモリ制御回路に関し、特に単位メモリ容量群の任意の
一単位または複数単位を使用不可に制御したメモリ制御
回路に関する。
【０００２】
【従来技術及びその課題】ＩＣメモリの容量は、例えば
単位メモリ容量がＡ（ＫＢ）のとき、単位メモリ容量の
２倍の２×Ａ（ＫＢ）、単位メモリ容量の４倍の４×Ａ
（ＫＢ）のように、２のＮ乗倍（Ｎは正の整数）となっ
ている。そのため、従来においては、例えばＩＣメモリ
の容量が単位メモリ容量Ａ（ＫＢ）の７倍の容量を実現
しようとする場合、Ａ（ＫＢ）の容量を有するＩＣメモ
リを７個準備し、これら７個のＩＣメモリをデコードＩ
Ｃにより制御することが知られている。しかし、この方
法では、Ａ（ＫＢ）の容量の単位メモリ容量を有するＩ
Ｃメモリが７個必要となり、必要な容量を実現するのに
多数のＩＣメモリを必要とし、特にＩＣメモリカード等
に実装する場合、実装面積が大きくなり、カード等を小
形化できないという問題点があった。
単位メモリ容量がＡ（ＫＢ）のとき、単位メモリ容量の
２倍の２×Ａ（ＫＢ）、単位メモリ容量の４倍の４×Ａ
（ＫＢ）のように、２のＮ乗倍（Ｎは正の整数）となっ
ている。そのため、従来においては、例えばＩＣメモリ
の容量が単位メモリ容量Ａ（ＫＢ）の７倍の容量を実現
しようとする場合、Ａ（ＫＢ）の容量を有するＩＣメモ
リを７個準備し、これら７個のＩＣメモリをデコードＩ
Ｃにより制御することが知られている。しかし、この方
法では、Ａ（ＫＢ）の容量の単位メモリ容量を有するＩ
Ｃメモリが７個必要となり、必要な容量を実現するのに
多数のＩＣメモリを必要とし、特にＩＣメモリカード等
に実装する場合、実装面積が大きくなり、カード等を小
形化できないという問題点があった。
【０００３】また、他の方法としては、単位メモリ容量
Ａ（ＫＢ）の４倍の容量を有するＩＣメモリと、単位メ
モリ容量Ａ（ＫＢ）の２倍の容量を有するＩＣメモリ
と、単位メモリ容量Ａ（ＫＢ）の容量を有するＩＣメモ
リの３個を準備し、これら３個のＩＣメモリをデコード
ＩＣにより制御することが考えられるが、この方法にお
いても必要なＩＣメモリの個数が多くなり、ＩＣメモリ
カードに実装する場合、実装面積が大きくなり、カード
を小形化できないばかりか、容量の異なるＩＣメモリを
個別に制御せねばならず、制御回路が複雑になるという
問題点があった。
Ａ（ＫＢ）の４倍の容量を有するＩＣメモリと、単位メ
モリ容量Ａ（ＫＢ）の２倍の容量を有するＩＣメモリ
と、単位メモリ容量Ａ（ＫＢ）の容量を有するＩＣメモ
リの３個を準備し、これら３個のＩＣメモリをデコード
ＩＣにより制御することが考えられるが、この方法にお
いても必要なＩＣメモリの個数が多くなり、ＩＣメモリ
カードに実装する場合、実装面積が大きくなり、カード
を小形化できないばかりか、容量の異なるＩＣメモリを
個別に制御せねばならず、制御回路が複雑になるという
問題点があった。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するものであって、その要旨は、単位メモリ容量の２
のＮ乗倍（Ｎは正の整数）のメモリ容量を有する第１の
ＩＣメモリを制御する回路であって、ＩＣメモリの単位
メモリ容量群の一単位または複数単位を使用不可に制御
することにより、単位メモリ容量の任意倍数の容量を実
現することができ、ＩＣメモリは１個しか使用しないの
で、ＩＣメモリの歩留まりを良くすることができ、ＩＣ
カード等への実装面積を小さくすることができるように
したＩＣメモリ制御回路である。
決するものであって、その要旨は、単位メモリ容量の２
のＮ乗倍（Ｎは正の整数）のメモリ容量を有する第１の
ＩＣメモリを制御する回路であって、ＩＣメモリの単位
メモリ容量群の一単位または複数単位を使用不可に制御
することにより、単位メモリ容量の任意倍数の容量を実
現することができ、ＩＣメモリは１個しか使用しないの
で、ＩＣメモリの歩留まりを良くすることができ、ＩＣ
カード等への実装面積を小さくすることができるように
したＩＣメモリ制御回路である。
【０００５】
【実施例】以下、本発明の実施例を図面に基づき具体的
に説明する。図１は本発明のＩＣメモリ制御回路の一実
施例を示すブロック図、図２〜４は本発明のＩＣメモリ
制御回路の他の実施例を示すブロック図である。
に説明する。図１は本発明のＩＣメモリ制御回路の一実
施例を示すブロック図、図２〜４は本発明のＩＣメモリ
制御回路の他の実施例を示すブロック図である。
【０００６】図１に示すブロック図に基づき、ＩＣメモ
リの容量が単位メモリ容量Ａ（ＫＢ）の７倍の容量を実
現しようとする場合について説明する。第１のＩＣメモ
リ１０は、単位メモリ容量Ａ（ＫＢ）の７倍以上の容量
を有し、かつ、単位メモリ容量Ａ（ＫＢ）の２のＮ乗倍
（Ｎは正の整数）となる容量のうちで最も小さい容量で
ある８×Ａ（ＫＢ）の容量を有している。デコードＩＣ
２０の出力信号バーＹ０〜バーＹ６のＡＮＤをとった信
号が８×Ａ（ＫＢ）の容量を有する第１のＩＣメモリ１
０のバーＣＥに入力されている。このようにすることに
より、表１に動作モードを示すように、０〜７×Ｋ−１
（番地）までをアクセスしたときだけ、第１のＩＣメモ
リ１０をアクティブにすることができ、８×Ａ（ＫＢ）
の容量の第１のＩＣメモリ１０の１個で７×Ａ（ＫＢ）
の容量を実現することができる。即ち、８×Ａ（ＫＢ）
の０〜８×Ｋ−１（番地）までの領域のうち、７×Ｋ〜
８×Ｋ−１（番地）までのＡ（ＫＢ）の領域を使用不可
とすることにより、７×Ａ（ＫＢ）の容量を実現するこ
とができるのである。
リの容量が単位メモリ容量Ａ（ＫＢ）の７倍の容量を実
現しようとする場合について説明する。第１のＩＣメモ
リ１０は、単位メモリ容量Ａ（ＫＢ）の７倍以上の容量
を有し、かつ、単位メモリ容量Ａ（ＫＢ）の２のＮ乗倍
（Ｎは正の整数）となる容量のうちで最も小さい容量で
ある８×Ａ（ＫＢ）の容量を有している。デコードＩＣ
２０の出力信号バーＹ０〜バーＹ６のＡＮＤをとった信
号が８×Ａ（ＫＢ）の容量を有する第１のＩＣメモリ１
０のバーＣＥに入力されている。このようにすることに
より、表１に動作モードを示すように、０〜７×Ｋ−１
（番地）までをアクセスしたときだけ、第１のＩＣメモ
リ１０をアクティブにすることができ、８×Ａ（ＫＢ）
の容量の第１のＩＣメモリ１０の１個で７×Ａ（ＫＢ）
の容量を実現することができる。即ち、８×Ａ（ＫＢ）
の０〜８×Ｋ−１（番地）までの領域のうち、７×Ｋ〜
８×Ｋ−１（番地）までのＡ（ＫＢ）の領域を使用不可
とすることにより、７×Ａ（ＫＢ）の容量を実現するこ
とができるのである。
【０００７】
【表１】 図２にブロック図で示すように、表１に示したバーＹ７
を第１のＩＣメモリ１０とは別の種類のＡ（ＫＢ）の容
量を有する第２のＩＣメモリ３０のバーＣＥに入力し、
７×Ｋ〜８×Ｋ−１（番地）の領域に第２のＩＣメモリ
３０を割り当てるようにしても良い。例えば、第１のＩ
Ｃメモリ１０として、書き換えできないＭＡＳＫＲＯ
Ｍ、ＯＴＰＲＯＭ、ＦＬＡＳＨＲＯＭを使用し、第２の
ＩＣメモリ３０として書き換え可能なＥＥＰＲＯＭ、Ｓ
ＲＡＭ、ＤＲＡＭを使用することにより、第１のＩＣメ
モリ１０を書き換え用途のないプログラム領域とし、ま
た第２のＩＣメモリ３０を書き換え用途のあるデータ領
域として使用することが可能となる。更に、第１のＩＣ
メモリ１０及び第２のＩＣメモリ３０とは種類の異なる
第３のＩＣメモリ、第４のＩＣメモリ等複数種類のＩＣ
メモリを割り当て、これらのＩＣメモリを単位メモリ容
量ごとに容量を設定することも可能である。
を第１のＩＣメモリ１０とは別の種類のＡ（ＫＢ）の容
量を有する第２のＩＣメモリ３０のバーＣＥに入力し、
７×Ｋ〜８×Ｋ−１（番地）の領域に第２のＩＣメモリ
３０を割り当てるようにしても良い。例えば、第１のＩ
Ｃメモリ１０として、書き換えできないＭＡＳＫＲＯ
Ｍ、ＯＴＰＲＯＭ、ＦＬＡＳＨＲＯＭを使用し、第２の
ＩＣメモリ３０として書き換え可能なＥＥＰＲＯＭ、Ｓ
ＲＡＭ、ＤＲＡＭを使用することにより、第１のＩＣメ
モリ１０を書き換え用途のないプログラム領域とし、ま
た第２のＩＣメモリ３０を書き換え用途のあるデータ領
域として使用することが可能となる。更に、第１のＩＣ
メモリ１０及び第２のＩＣメモリ３０とは種類の異なる
第３のＩＣメモリ、第４のＩＣメモリ等複数種類のＩＣ
メモリを割り当て、これらのＩＣメモリを単位メモリ容
量ごとに容量を設定することも可能である。
【０００８】更に、図３にブロック図で示すように、単
位メモリ容量がアドレスＡ0 〜Ａｎを使用するとき、Ａ
ｎ+1〜Ａｎ+5をデコードＩＣ４０、５０に入力する。こ
のようにすることにより、デコードＩＣ４０からの出力
バーＹ１０〜バーＹ１７は単位メモリ容量の４倍ごとの
デコード出力となり、デコードＩＣ５０からの出力バー
Ｙ２０〜バーＹ２３は単位メモリ容量ごとのデコード出
力となる。これらバーＹ１０〜バーＹ１７、バーＹ２０
〜バーＹ２３を組み合わせてＡＮＤをとった信号を第１
のＩＣメモリ１０に入力すると、単位メモリ容量に対し
て最大４×８倍、即ち３２倍間での容量を任意に実現す
ることがてきる。なお、図３にブロック図で示した実施
例では３１倍となる。また、図４に示すブロック図で
は、同様にして単位メモリ容量に対して最大４×４×８
倍、即ち１２８倍の容量まで任意に実現することができ
る。なお、図４にブロック図で示した実施例では１２７
倍となる。更に、デコーダＩＣの個数を増やせば、実現
できる単位メモリ容量の倍数を一層大きくすることがで
きる。
位メモリ容量がアドレスＡ0 〜Ａｎを使用するとき、Ａ
ｎ+1〜Ａｎ+5をデコードＩＣ４０、５０に入力する。こ
のようにすることにより、デコードＩＣ４０からの出力
バーＹ１０〜バーＹ１７は単位メモリ容量の４倍ごとの
デコード出力となり、デコードＩＣ５０からの出力バー
Ｙ２０〜バーＹ２３は単位メモリ容量ごとのデコード出
力となる。これらバーＹ１０〜バーＹ１７、バーＹ２０
〜バーＹ２３を組み合わせてＡＮＤをとった信号を第１
のＩＣメモリ１０に入力すると、単位メモリ容量に対し
て最大４×８倍、即ち３２倍間での容量を任意に実現す
ることがてきる。なお、図３にブロック図で示した実施
例では３１倍となる。また、図４に示すブロック図で
は、同様にして単位メモリ容量に対して最大４×４×８
倍、即ち１２８倍の容量まで任意に実現することができ
る。なお、図４にブロック図で示した実施例では１２７
倍となる。更に、デコーダＩＣの個数を増やせば、実現
できる単位メモリ容量の倍数を一層大きくすることがで
きる。
【０００９】
【発明の効果】以上の通り、本発明によれば、ＩＣメモ
リを１個使用するだけで、単位メモリ容量の任意の倍数
の容量を実現することができ、実装面積を小さくするこ
とができる。また、データの書き込みも、複数の書き込
み方式で細かく分けて書き込む手間が不要で、一種類の
書き込み方式で全アドレスに書き込むことができ、特に
ＯＴＰＲＯＭにおける書き込みの誤りによる不良を減ら
すことができる。また、使用不可とした領域に、他の複
数種類のメモリを割り当てることができ、しかも該複数
種類のメモリの単位メモリ容量ごとに容量を設定するこ
とができる等の利点がある。
リを１個使用するだけで、単位メモリ容量の任意の倍数
の容量を実現することができ、実装面積を小さくするこ
とができる。また、データの書き込みも、複数の書き込
み方式で細かく分けて書き込む手間が不要で、一種類の
書き込み方式で全アドレスに書き込むことができ、特に
ＯＴＰＲＯＭにおける書き込みの誤りによる不良を減ら
すことができる。また、使用不可とした領域に、他の複
数種類のメモリを割り当てることができ、しかも該複数
種類のメモリの単位メモリ容量ごとに容量を設定するこ
とができる等の利点がある。
【図１】本発明のＩＣメモリ制御回路の一実施例を示す
ブロック図
ブロック図
【図２】本発明のＩＣメモリ制御回路の別の実施例を示
すブロック図
すブロック図
【図３】本発明のＩＣメモリ制御回路の別の実施例を示
すブロック図
すブロック図
【図４】本発明のＩＣメモリ制御回路の別の実施例を示
すブロック図
すブロック図
１０ 第１のＩＣメモリ ２０ デコーダＩＣ ３０ 第２のＩＣメモリ ４０ デコーダＩＣ ５０ デコーダＩＣ ６０ デコーダＩＣ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 8/00 ３１２ 6866−5Ｌ
Claims (1)
- 【請求項１】単位メモリ容量の２のＮ乗倍（Ｎは正の整
数）のメモリ容量を有する第１のＩＣメモリを制御する
回路であって、ＩＣメモリの単位メモリ容量群の一単位
または複数単位を使用不可に制御したことを特徴とする
ＩＣメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086409A JPH06301597A (ja) | 1993-04-13 | 1993-04-13 | Ｉｃメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086409A JPH06301597A (ja) | 1993-04-13 | 1993-04-13 | Ｉｃメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301597A true JPH06301597A (ja) | 1994-10-28 |
Family
ID=13886075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086409A Pending JPH06301597A (ja) | 1993-04-13 | 1993-04-13 | Ｉｃメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301597A (ja) |
-
1993
- 1993-04-13 JP JP5086409A patent/JPH06301597A/ja active Pending
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