JPH07212250A

JPH07212250A - インターリーブ回路

Info

Publication number: JPH07212250A
Application number: JP131094A
Authority: JP
Inventors: Yasuhiro Saito; 安弘斎藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-11
Filing date: 1994-01-11
Publication date: 1995-08-11
Anticipated expiration: 2017-01-21
Also published as: JP3249280B2

Abstract

(57)【要約】【目的】本発明は小規模で複数種類のインターリーブを
行うことができるインターリーブ回路を提供することを
目的とする。【構成】行数ｍ×列数ｎの行列のｍに対応する数値であ
る第１設定値Ｍを設定する第１設定手段１３と、ｎに対
応する数値である第２設定値Ｎを設定する第２設定手段
１４と、Ｎから「１」を減算した数値に対応する回数だ
けＭを累積加算する演算を、行列の第１列第１行目の初
期値と初期値に「１」を累積加算して得られる各数値と
に対して順次行い、これを初期値にｍから「１」を減算
した数値が加算されるまで行って得られる数列を書き込
み用のアドレス信号Ａｗｒとし、ある定められた数値が
Ｍとして設定された際に、初期値とｍ×ｎの演算結果か
ら「１」を減算した数値に対応する回数だけ初期値に
「１」を累積加算して順次得られる各数値とによる数列
を読み出し用のアドレス信号Ａｗｒとするアドレス発生
手段１２とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインターリーブ回路に関
する。このインターリーブ回路は、通信端末装置等に用
いられるものであり、ノイズ等の影響によりバースト状
に発生するデータのエラーを分散するために、インター
リーブ／デインターリーブを行うものである。

【０００２】通信端末装置は年々小型・軽量化の傾向に
ある。特に自動車電話機、携帯電話機等はその傾向が顕
著であり、急激な小型化が実施されている。このため通
信装置に内蔵されるインターリーブ回路も小規模で実現
できる構成が要望されている。

【０００３】

【従来の技術】図４に従来のインターリーブ回路の構成
を示し、その説明を行う。この図に示すインターリーブ
回路は、例えば通信端末機に用いられるものであり、通
信モードに応じて、ｍ₁×ｎ₁，ｍ₂×ｎ₂，ｍ₃×ｎ
₃の３種類のインターリーブを行うものである。

【０００４】ｍ×ｎのインターリーブ、例えば３×４の
インターリーブは、図５に示す３行×４列の行列表の各
数値を左から右の横方向にトレースし、このトレースを
上から下の行へ１つずつ移行して順次配列した数列、
０，３，６，９，１，４，７，Ａ，２，５，８，Ｂ（１
６進数）をメモリ装置のライトアドレス信号とし、この
信号でメモリ装置のアドレスを指定して入力データを書
き込み、行列表の各数値を上から下の縦方向にトレース
し、このトレースを左から右へ移行して順次配列した数
列、０，１，２，３，４，５，６，７，８，９，Ａ，Ｂ
（インクリメントデータ）をリードアドレス信号とし、
この信号で先にメモリ装置に記憶されたデータを読み出
して出力データとするものである。

【０００５】図４において、１はデュアルポートＲＡＭ
（ＤＰＲＡＭ）、２，３，４は書込アドレス発生回路、
５はセレクタ、６は読出アドレス発生回路である。書込
アドレス発生回路２は、ｍ₁×ｎ₁のインターリーブを
行うためのライトアドレス信号ＷＳ１を発生し、書込ア
ドレス発生回路３は、ｍ₂×ｎ₂のインターリーブを行
うためのライトアドレス信号ＷＳ２を発生し、書込アド
レス発生回路４は、ｍ₃×ｎ₃のインターリーブを行う
ためのライトアドレス信号ＷＳ３を発生するものであ
る。

【０００６】セレクタ５は、モード識別信号Ｍｏｄｅに
応じてライトアドレス信号ＷＳ１，ＷＳ２，ＷＳ３の何
れか１つを選択しＤＰＲＡＭ１のライトアドレス信号入
力端ＷＡへ出力するものである。

【０００７】読出アドレス発生回路６は、リードアドレ
ス信号ＲＡ１を出力するものである。但し、リードアド
レス信号ＲＡ１は、０，１，２，３，…，９，Ａ，Ｂ，
…（１６進数）のインクリメントデータである。

【０００８】ＤＰＲＡＭ１は、一方のポートから入力さ
れるライトアドレス信号ＷＳ１，ＷＳ２，ＷＳ３に応じ
て入力データＤｉを記憶し、この記憶データを他方のポ
ートから入力されるリードアドレス信号ＲＡ１に応じて
出力データＤｏとして出力するものである。

【０００９】例えば第１モードで３×４のインターリー
ブを行い、第２モードで２×６、第３モードで４×３の
インターリーブを行うものとし、４×３のインターリー
ブを行うためのライトアドレス信号を書込アドレス発生
回路２が発生し、２×６のインターリーブを行うための
ライトアドレス信号を書込アドレス発生回路３が発生
し、４×３のインターリーブを行うためのライトアドレ
ス信号を書込アドレス発生回路４が発生するものとす
る。

【００１０】３×４のインターリーブは、図５に示す行
列表から求められる０，３，６，９，１，４，７，Ａ，
２，５，８，Ｂ（１６進数）の数列のライトアドレス信
号ＷＳ１でＤＰＲＡＭ１のアドレスを指定して入力デー
タＤｉを書き込み、この書き込まれたデータを同行列表
から求められるインクリメントデータのリードアドレス
信号ＲＡ１で読み出して出力データＤｏとするものであ
る。

【００１１】２×６のインターリーブは、図６に示す行
列表から求められる０，２，４，６，８，Ａ，１，３，
５，７，９，Ｂ（１６進数）の数列のライトアドレス信
号ＷＳ２でＤＰＲＡＭ１のアドレスを指定して入力デー
タＤｉを書き込み、この書き込まれたデータを同行列表
から求められるリードアドレス信号ＲＡ１で読み出して
出力データＤｏとするものである。

【００１２】４×３のインターリーブは、図７に示す行
列表から求められる０，４，８，１，５，９，２，６，
Ａ，３，７，Ｂ（１６進数）の数列のライトアドレス信
号ＷＳ３でＤＰＲＡＭ１のアドレスを指定して入力デー
タＤｉを書き込み、この書き込まれたデータを同行列表
から求められるリードアドレス信号ＲＡ１で読み出して
出力データＤｏとするものである。

【００１３】即ち、図４に示すインターリーブ回路にお
いては、ライトアドレス信号ＷＳ１，ＷＳ２，ＷＳ３が
セレクタ５でモード識別信号Ｍｏｄｅに応じて選択さ
れ、この選択されたライトアドレス信号により、入力デ
ータＤｉがＤＰＲＡＭ１に記憶される。そして、リード
アドレス信号ＲＡ１により出力データＤｏとして読みだ
される。

【００１４】このようにインターリーブを行うことによ
り、連続して発生するデータのエラーを分散させること
ができるので、インターリーブ処理後の誤り訂正を正し
く行うことができる。エラーが連続していると正しく誤
り訂正が行えなくなる。

【００１５】

【発明が解決しようとする課題】上述したように従来の
インターリーブ回路においては、制御が複雑にならない
ように、ＤＰＲＡＭ１を使用して一方のポートを書き込
み専用に、他方のポートを読み出し専用にし、書き込み
／読み出しの別々のアドレス発生回路により制御し、ま
た複数種類のインターリーブを行う場合には、各インタ
ーリーブに対応する専用の書込アドレス発生回路２〜４
を具備してセレクタ５で切り替える構成を取っていた。

【００１６】このようなＤＰＲＡＭを使用する構成にあ
っては、ＤＰＲＡＭを外付けＲＡＭとして使用した場合
に制御信号数が多くなるためにパッケージ（ＬＳＩ，Ｒ
ＡＭの両方による）が大きくなってしまう。また、ＤＰ
ＲＡＭをＬＳＩ内蔵とした場合は回路のゲート数が大き
くなってしまう。更に、２ポート分のアドレス発生回路
が必要である。更には、複数種類のインターリーブを行
う場合、その種類に対応した数のアドレス発生回路が必
要である。

【００１７】以上のことから従来のインターリーブ回路
は、大規模になってしまう問題がある。本発明は、この
ような点に鑑みてなされたものであり、小規模で複数種
類のインターリーブを行うことができるインターリーブ
回路を提供することを目的としている。

【００１８】

【課題を解決するための手段】図１に本発明のインター
リーブ回路の原理図を示す。インターリーブ回路は、行
数ｍ×列数ｎで、かつ第１列の第１行目から各列を上か
ら下へ進んで第ｎ列の第ｍ行目まで「１」ずつ増加する
数値が配列された行列における数値を、第１列から第ｎ
列方向にトレースし、このトレースを第１行目から第ｎ
行目まで１行ずつずらして行うことにより順次得られる
数値をライトアドレス信号として用いて記憶手段(11)に
データＤｉを書き込み、該行列における数値を第１行か
ら第ｎ行方向にトレースし、このトレースを第１列目か
ら第ｍ列目まで１行ずつずらして行うことにより順次得
られる数値をリードアドレス信号として用いて該記憶手
段(11)に書き込まれたデータを読み出すといったインタ
ーリーブを行うものである。

【００１９】本発明の特徴は、前記した行数ｍに対応す
る数値である第１設定値Ｍを設定する第１設定手段１３
と、前記した列数ｎに対応する数値である第２設定値Ｎ
を設定する第２設定手段１４と、第２設定値から「１」
を減算した数値に対応する回数だけ第１設定値Ｍを累積
加算する演算を、前記した行列における第１列の第１行
目の初期値と初期値に「１」を累積加算して得られる各
数値とに対して順次行い、これを初期値に行数ｍから
「１」を減算した数値が加算されるまで行って得られる
数列を前記したライトアドレス信号に対応するアドレス
信号Ａｗｒとして出力し、第１設定手段１３である定め
られた数値が第１設定値Ｍとして設定された際に、初期
値と行数ｍ×列数ｎの演算結果から「１」を減算した数
値に対応する回数だけ初期値に「１」を累積加算して順
次得られる各数値とによる数列を前記したリードアドレ
ス信号に対応するアドレス信号Ａｗｒとして出力するア
ドレス発生手段１２とを具備して構成されていることに
ある。

【００２０】

【作用】上述した本発明によれば、アドレス発生手段１
２からリード／ライト共通のアドレス信号Ａｗｒを出力
することができるので、記憶手段１１をシングルポート
ＲＡＭとすることができる。また、複数種類のインター
リーブを行う場合でも、第１及び第２設定手段で行数ｍ
及び列数ｎに対応する第１及び第２設定値Ｍ，Ｎを設定
することにより、１つのアドレス発生手段１２で対応で
きる。

【００２１】従来はデュアルポートＲＡＭを使用しなけ
ればならず、またライトアドレス信号及びリードアドレ
ス信号を別の発生手段により発生しており、更に、複数
種類のインターリーブを行う場合は、その種類数に応じ
た数のライトアドレス信号発生手段を用いなければなら
なかった。

【００２２】ＲＡＭ同士を比較すると、シングルポート
ＲＡＭはデュアルポートＲＡＭの１／２〜１／３の大き
さであり、またアドレス発生手段１２もインターリーブ
の種類数が多くなるほどに従来よりも小さくなるので、
本発明では回路全体を非常に小型にすることができる。

【００２３】また使用変更によりｍ，ｎの値が変更にな
っても容易に対応することができる。

【００２４】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例によるインター
リーブ回路の構成を示す回路図である。

【００２５】この図において、１１はシングルポートＲ
ＡＭ（以下ＲＡＭという）、１２はアドレス発生回路、
１３はアドレス加算値設定部、１４はアドレス加算回数
設定部である。

【００２６】アドレス発生回路１２は、アドレス加算値
設定部１３で設定される設定加算値Ｍ及びアドレス加算
回数設定部１４で設定される設定加算回数Ｎに応じて、
従来例で説明したｍ×ｎのインターリーブを行うための
ライト／リード双方のアドレス信号Ａｗｒ３〜Ａｗｒ０
を、ＲＡＭ１１のアドレス信号入力端ＡＤ３〜ＡＤ０へ
出力するものである。

【００２７】但し、設定加算値Ｍは行数ｍに対応してお
り、アドレス加算値設定部１３で４ビットの加算値デー
タＡｄ３〜Ａｄ０として設定される。この設定は各スイ
ッチ１６，１７，１８，１９のオン／オフにより行わ
れ、例えば設定加算値Ｍを「４」に設定する場合は、ス
イッチ１７のみをオンとし、加算値データＡｄ３〜Ａｄ
０が上位ビットから順に「０１００」となるようにす
る。

【００２８】設定加算回数Ｎは列数ｎ−１に対応してお
り、アドレス加算回数設定部１４で４ビットの加算回数
データＣＴ３〜ＣＴ０として設定される。この設定は各
スイッチ２１，２２，２３，２４のオン／オフにより行
われ、例えば設定加算回数Ｎを「２」に設定する場合
は、スイッチ２３のみをオンとし、加算値データＣＴ３
〜ＣＴ０が上位ビットから順に「００１０」となるよう
にする。

【００２９】以上の設定は、ライトアドレス信号を出力
する場合のものである。リードアドレス信号を出力する
場合は、スイッチ１９のみをオンとして加算値データＡ
ｄ３〜Ａｄ０の最下位ビットのみを「１」とすることに
よる。この場合、インクリメントデータがリードアドレ
ス信号として出力されるようになっている。

【００３０】また、アドレス発生回路１２へ入力される
ＬＤはＲＡＭ１１へのデータの書き込み／読み出しを開
始する際のロード信号、ＥＮはイネーブル信号、ＣＬＫ
はクロック信号、ＲＳＴはリセット信号である。

【００３１】アドレス発生回路１２は、２組の４ビット
のデータを加算する加算器（ＡＤＤ）２７と、４ビット
のダウンカウンタ（ＤＣＴ）２８と、４ビットのアップ
カウンタ（ＵＣＴ）２８と、２組の４ビットのデータの
何れか１組を選択するセレクタ（ＳＥＬ）３０と、４ビ
ットのフリップフロップ（ＦＦ）３１と、一入力端が反
転端となった４入力タイプのオア回路３２と、２入力タ
イプのアンド回路３３及び３４と、一入力端が反転端と
なった２入力タイプのアンド回路３５とを有して構成さ
れている。

【００３２】ＡＤＤ２７は、ライトアドレス信号として
出力されるアドレス信号Ａｗｒ３〜Ａｗｒ０の値を行数
ｍに対応した数だけスキップさせながら加算するための
ものであり、一方の組のデータ入力端ｂ３〜ｂ０に加算
値データＡｄ３〜Ａｄ０が入力され、他方の組のデータ
入力端Ａ３〜Ａ０にＦＦ３１の出力端Ｑ３〜Ｑ０から出
力されるアドレス信号Ａｗｒ３〜Ａｗｒ０が入力される
ようになっている。

【００３３】ＤＣＴ２８は、ライトアドレス信号として
出力されるアドレス信号Ａｗｒ３〜Ａｗｒ０の値を行数
ｍに対応した数だけスキップさせながら加算する回数
（列数ｎ）を制限するためのものであり、データ入力端
ｄ３〜ｄ０に加算回数データＣＴ３〜ＣＴ０が入力さ
れ、反転端となっているロード端Ｌにアンド回路３５の
出力データが入力され、クロック端にクロック信号ＣＬ
Ｋが、イネーブル端ＥＮにイネーブル信号ＥＮが入力さ
れ、リセット端Ｒにはリセット信号ＲＳＴが入力され、
また、キャリー入力端ＣＩが「Ｈ」レベルに固定されて
いる。

【００３４】アンド回路３５の反転入力端にはＤＣＴ２
８のキャリー出力端ＣＯから出力されるキャリー信号Ｃ
Ｏ１が入力され、他入力端にはロード信号ＬＤが入力さ
れるようになっている。

【００３５】ＵＣＴ２９は、ライトアドレス信号として
出力されるアドレス信号Ａｗｒ３〜Ａｗｒ０の値が行数
ｍに対応した数だけスキップさせられながら加算され、
この加算回数が列数ｎと同数となった際に、アドレス信
号Ａｗｒ３〜Ａｗｒ０の値が次の行の先頭に移行するよ
うにするためのものである。

【００３６】このＵＣＴ２９は、４〜２ビット目までの
データ入力端ｄ３〜ｄ１が「Ｌ」レベルに固定され、１
ビット目のデータ入力端ｄ０が「Ｈ」レベルに固定さ
れ、反転端となっているロード端Ｌにロード信号ＬＤが
入力され、クロック端にクロック信号ＣＬＫが、イネー
ブル端ＥＮにイネーブル信号ＥＮが、キャリー入力端Ｃ
Ｉにキャリー信号ＣＯ１が、リセット端Ｒにはリセット
信号ＲＳＴが入力されるようになっている。

【００３７】ＳＥＬ３０は、アンド回路３３の出力デー
タが「Ｌ」レベルの際に、一方の組みの入力端Ａ３〜Ａ
０に供給されるＡＤＤ２７の出力端Ｓ３〜Ｓ０からの出
力データＡＳ３〜ＡＳ０を選択し、アンド回路３３の出
力データが「Ｈ」レベルの際に、他方の組みの入力端ｂ
３〜ｂ０に供給されるＵＣＴ２９の出力端Ｑ３〜Ｑ０か
らの出力データＵＱ３〜ＵＱ０を選択して出力するよう
になっている。

【００３８】アンド回路３３の一入力端には、キャリー
信号ＣＯ１が入力され、他入力端にはオア回路３２の出
力データが入力されるようになっている。またオア回路
３２の反転入力端には加算値データＡｄ０が、他の３つ
の入力端には加算値データＡｄ３〜Ａｄ１が入力される
ようになっている。

【００３９】ＦＦ３１は、入力端ｄ３〜ｄ０に供給され
るＳＥＬ３０の出力端Ｓ３〜Ｓ０からの出力データＳＳ
３〜ＳＳ０を、クロック信号ＣＬＫでトリガして保持
し、この保持されたデータをアドレス信号Ａｗｒ３〜Ａ
ｗｒ０としてＲＡＭ１１のアドレス端ＡＤ３〜ＡＤ０へ
出力するものであり、イネーブル端にイネーブル信号Ｅ
Ｎが、クロック端ＣＫにクロック信号ＣＬＫが、リセッ
ト端Ｒにアンド回路３４の出力データが入力されるよう
になっている。

【００４０】アンド回路３４の一入力端にはロード信号
ＬＤが入力され、他入力端にはリセット信号ＲＳＴが入
力されるようになっている。このような構成のインター
リーブ回路において３×４のインターリーブ（図５参
照）を行う場合の動作を図３のタイミングチャートを参
照して説明する。

【００４１】但し、図３において、ＤＣＴ２８のカウン
ト値とＵＣＴ２９の出力データＵＱ３〜ＵＱ０は１０進
数、ＡＤＤ２７の出力データＡＳ３〜ＡＳ０、ＳＥＬ３
０の出力データＳＳ３〜ＳＳ０、及びアドレス信号Ａｗ
ｒ３〜Ａｗｒ０は１６進数（ＨＥＸ）で表現する。

【００４２】最初に書き込み動作を説明する。書き込み
の場合、ｍ＝３，ｎ＝４なので、設定加算値Ｍを３、設
定加算回数Ｎを３に設定する。即ち、アドレス加算値設
定部１３のスイッチ１８，１９をオンとし、アドレス加
算回数設定部１４のスイッチ２３，２４をオンとする。
これによって、加算値データＡｄ３〜Ａｄ０とが上位ビ
ットから順に「００１１」となり、加算回数データＣＴ
３〜ＣＴ０が「００１１」になる。

【００４３】時刻ｔ１において、リセット信号ＲＳＴが
「Ｌ」レベルから「Ｈ」レベルとなる。時刻ｔ２におい
て、ロード信号ＬＤが「Ｌ」レベルとなると、アンド回
路３４の出力データが「Ｌ」レベルとなり、これにより
ＦＦ３１がリセットされてアドレス信号Ａｗｒ３〜Ａｗ
ｒ０が「０」となる。そして、ＲＡＭ１１には、その
「０」のアドレスの記憶領域に入力データＤｉが書き込
まれて記憶される。

【００４４】ロード信号ＬＤが「Ｌ」レベルの状態で、
時刻ｔ３において、クロック信号ＣＬＫのエッジが立ち
上がると、ＤＣＴ２８に加算値データＡｄ３〜Ａｄ０の
「３」がロードされてＤＣＴ２８のキャリー信号ＣＯ１
が「Ｌ」レベルとなり、ＵＣＴ２９に固定値「１」がロ
ードされてＵＣＴ２９の出力データＵＱ３〜ＵＱ０が
「１」となる。

【００４５】この時、ＡＤＤ２７は加算値データＡｄ３
〜Ａｄ０の「３」とアドレス信号Ａｗｒ３〜Ａｗｒ０の
「０」とを加算して、「３」のデータＡＳ３〜ＡＳ０を
出力しているので、キャリー信号ＣＯ１が「Ｌ」レベル
となるとアンド回路３３の出力データが「Ｌ」レベルと
なり、ＳＥＬ３０が「３」のデータＡＳ３〜ＡＳ０を選
択し、データＳＳ３〜ＳＳ０として出力する。

【００４６】時刻ｔ４においてロード信号ＬＤが「Ｈ」
レベルとなり、イネーブル信号ＥＮが「Ｈ」レベルとな
った後、時刻ｔ５において、クロック信号ＣＬＫのエッ
ジが立ち上がると、この立ち上がりエッジによってＤＣ
Ｔ２８がダウンカウントし、カウント値が「３」から
「２」となり、またＦＦ３１がトリガされ、ＳＥＬ３０
の出力データＳＳ３〜ＳＳ０の「３」が保持される。こ
れによってアドレス信号Ａｗｒ３〜Ａｗｒ０が「３」と
なる。ＲＡＭ１１には、その「３」のアドレスの記憶領
域に入力データＤｉが記憶される。

【００４７】また、アドレス信号Ａｗｒ３〜Ａｗｒ０の
「３」はＡＤＤ２７に入力されるので、この「３」と加
算値データＡｄ３〜Ａｄ０の「３」とが加算され、ＡＤ
Ｄ２７の出力データＡＳ３〜ＡＳ０は「６」となる。キ
ャリー信号ＣＯ１は「Ｌ」レベルのままなので、ＳＥＬ
３０はその「６」を選択し、ＳＥＬ３０の出力データＳ
Ｓ３〜ＳＳ０が「６」となる。

【００４８】時刻ｔ６において、クロック信号ＣＬＫの
立ち上がりエッジによってＤＣＴ２８がダウンカウント
して「２」から「１」となり、またＦＦ３１がトリガさ
れ、データＳＳ３〜ＳＳ０の「６」が保持される。これ
によってアドレス信号Ａｗｒ３〜Ａｗｒ０が「６」とな
り、ＲＡＭ１１には、その「６」のアドレスの記憶領域
に入力データＤｉが記憶される。

【００４９】また、アドレス信号Ａｗｒ３〜Ａｗｒ０の
「６」はＡＤＤ２７に入力され、データＡＳ３〜ＡＳ０
が「９」となり、この「９」を選択するＳＥＬ３０の出
力データＳＳ３〜ＳＳ０が「９」となる。

【００５０】時刻ｔ７において、クロック信号ＣＬＫの
立ち上がりエッジによってＤＣＴ２８がダウンカウント
して「１」から「０」となり、またＦＦ３１がトリガさ
れ、データＳＳ３〜ＳＳ０の「９」が保持される。これ
によってアドレス信号Ａｗｒ３〜Ａｗｒ０が「９」とな
り、ＲＡＭ１１には、その「９」のアドレスの記憶領域
に入力データＤｉが記憶される。

【００５１】また、アドレス信号Ａｗｒ３〜Ａｗｒ０の
「９」はＡＤＤ２７に入力され、データＡＳ３〜ＡＳ０
が「Ｃ」となる。ＤＣＴ２８は「０」となっているの
で、キャリー信号ＣＯ１が「Ｈ」レベルとなり、これに
よりアンド回路３３の出力データが「Ｈ」レベルとなっ
て、ＳＥＬ３０がＵＣＴ２９の出力データＵＱ３〜ＵＱ
０の「１」を選択する。この結果ＳＥＬ３０の出力デー
タＳＳ３〜ＳＳ０は「１」となる。

【００５２】時刻ｔ８において、クロック信号ＣＬＫの
立ち上がりエッジによってＤＣＴ２８がダウンカウント
して「０」から「３」となり、またＦＦ３１がトリガさ
れ、データＳＳ３〜ＳＳ０の「１」が保持される。これ
によってアドレス信号Ａｗｒ３〜Ａｗｒ０が「１」とな
り、ＲＡＭ１１には、その「１」のアドレスの記憶領域
に入力データＤｉが記憶される。

【００５３】また、アドレス信号Ａｗｒ３〜Ａｗｒ０の
「１」はＡＤＤ２７に入力され、データＡＳ３〜ＡＳ０
が「４」となる。ＤＣＴ２８は「３」となっているの
で、キャリー信号ＣＯ１が「Ｌ」レベルとなり、これに
よりＳＥＬ３０がＡＤＤ２７の出力データＡＳ３〜ＡＳ
０の「４」を選択する。この結果ＳＥＬ３０の出力デー
タＳＳ３〜ＳＳ０は「４」となる。またＵＣＴ２９はキ
ャリー信号ＣＯ１が「Ｌ」レベルとなることにより
「１」から「２」へアップカウントし、これによってデ
ータＵＱ３〜ＵＱ０が「２」となる。

【００５４】以降同様にクロック信号ＣＬＫのエッジが
立ち上がる毎にアドレス信号Ａｗｒ３〜Ａｗｒ０の値が
「４」，「７」，「Ａ」，「２」，「５」，「８」，
「Ｂ」と変化し、それら値が示すアドレスの記憶領域に
入力データＤｉが記憶される。

【００５５】そして、時刻ｔ９において、イネーブル信
号ＥＮが「Ｌ」レベルとなると、書き込み動作が終了す
る。次に、読み出し動作を説明する。読み出しの場合、
設定加算値Ｍを「１」とし、設定加算回数Ｎを任意値と
する。

【００５６】即ち、アドレス加算値設定部１３において
はスイッチ１９のみをオンとするので、加算値データＡ
ｄ３〜Ａｄ０が「０００１」となる。従ってオア回路３
２の出力データは「Ｌ」レベルに固定されるので、アン
ド回路３３の出力データが「Ｌ」レベルとなり、ＳＥＬ
３０がＡＤＤ２７の出力データＡＳ３〜ＡＳ０のみを選
択する状態に固定される。

【００５７】この状態で、クロック信号ＣＬＫが順次供
給されると、ＡＤＤ２７、ＳＥＬ３０、及びＦＦ３１を
巡回する回路は「１」のみを累積加算するアキュムレー
タの動作を行い、この結果、「０，１，２，３，４，
…，Ｂ」がリードアドレス信号Ａｗｒ３〜Ａｗｒ０とし
てＲＡＭ１１へ出力され、それらアドレスに記憶された
データが出力データＤｏとして出力される。

【００５８】以上説明したように、ｍ×ｎのインターリ
ーブに応じて設定加算値Ｍ及び設定加算回数Ｎを設定す
ることによって、複数種類のｍ×ｎのインターリーブを
行うためのリード／ライトアドレス信号を１つのアドレ
ス発生回路１２で発生することができ、また、記憶手段
をシングルポートＲＡＭで実現することができるので、
回路全体を従来よりもかなり小型にすることが可能であ
る。

【００５９】また、アドレス発生回路１２はの遅延はＲ
ＡＭのアクセススピードよりもずっと小さいので、最小
アクセスサイクルはＲＡＭのアクセススピードにより決
定されることになり、ＲＡＭのアクセスサイクルを満足
するだけの高速サイクルでの動作が可能となる。

【００６０】

【発明の効果】以上説明したように、本発明のインター
リーブ回路によれば、小規模で複数種類のインターリー
ブを行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例によるインターリーブ回路の
構成を示す回路図である。

【図３】図２の動作を説明するためのタイミングチャー
トである。

【図４】従来のインターリーブ回路の構成を示す回路図
である。

【図５】３×４のインターリーブを説明するための図で
ある。

【図６】２×６のインターリーブを説明するための図で
ある。

【図７】４×３のインターリーブを説明するための図で
ある。

【符号の説明】

１１記憶手段１２アドレス発生手段１３第１設定手段１４第２設定手段

Claims

【特許請求の範囲】

【請求項１】行数ｍ×列数ｎで、かつ第１列の第１行
目から各列を上から下へ進んで第ｎ列の第ｍ行目まで
「１」ずつ増加する数値が配列された行列における数値
を、第１列から第ｎ列方向にトレースし、このトレース
を第１行目から第ｎ行目まで１行ずつずらして行うこと
により順次得られる数値をライトアドレス信号として用
いて記憶手段(11)にデータＤｉを書き込み、該行列にお
ける数値を第１行から第ｎ行方向にトレースし、このト
レースを第１列目から第ｍ列目まで１行ずつずらして行
うことにより順次得られる数値をリードアドレス信号と
して用いて該記憶手段(11)に書き込まれたデータを読み
出すといったインターリーブを行うインターリーブ回路
において、前記行数ｍに対応する数値である第１設定値(M) を設定
する第１設定手段(13)と、前記列数ｎに対応する数値である第２設定値(N) を設定
する第２設定手段(14)と、該第２設定値(N) から「１」を減算した数値に対応する
回数だけ該第１設定値(M) を累積加算する演算を、前記
第１列の第１行目の初期値と該初期値に「１」を累積加
算して得られる各数値とに対して順次行い、これを該初
期値に該行数ｍから「１」を減算した数値が加算される
まで行って得られる数列を前記ライトアドレス信号に対
応するアドレス信号(Awr) として出力し、該第１設定手
段(13)である定められた数値が該第１設定値(M) として
設定された際に、該初期値と該行数ｍ×該列数ｎの演算
結果から「１」を減算した数値に対応する回数だけ該初
期値に「１」を累積加算して順次得られる各数値とによ
る数列を前記リードアドレス信号に対応するアドレス信
号(Awr) として出力するアドレス発生手段(12)とを具備
したことを特徴とするインターリーブ回路。