JPS61157954A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、文字又は図形のパターンの記憶に適したメモ
リ装置に関するものである。

従来の技術 一般にメモリ装置は１ビツトの情報を記憶するセルをマ
トリクス状に配置しており、行列方向の制御により語長
や語数が定められる。例えば第３図に示すような４ビツ
ト×４ワードのメモリ装置では、Ａ４．〜Ａ４４の各セ
ルの内容は、行アドレスデコード１１によって指定され
る行単位毎に行人出力バッファ１２を介して書き込み・
読み出すことができる。このようにセルアレイの内容の
書き込み−読み出しが行単位でのみしかできないメモリ
装置を用いて、例えば縦書きと横書きとがある日本語文
章の文字や図形のパターンの表示又は印字において９０
°回転させたいパターンを得たい場合には、ソフトウェ
ア的に行方向のデータ列を列方向のデータ列に再配置し
ていた。しかし、この処理のため多くの処理時間を要し
ていた。

そこで、文字又は図形のパターンを記憶し、読み出すと
きには９００回転も可能なメモリ装置として、従来は例
えば特開昭５５−２５８６０号公報に示されているよう
に、第４図のような構成を持ったメモリ装置が提案され
てきた。

第４図はこの従来のメモリ装置の全体構成のブロック図
を示すものであり、１はマトリクス状に配列されたセル
アレイ、２１は行アドレスデコーダ１１から出力される
行アドレス信号線、２２は折入出カバソファ１２と前記
セルアレイ１とのデータのやりとりをする行データ信号
線、２３は列アドレスデコーダ１３から出力される列ア
ドレス信号線、２４は列入出力バッファ１４と前記セル
アレイ１とのデータのやりとりをする列データ信号線、
３１は前記行アドレスデコーダ１１と前記打入出力パノ
７ア１２とを選択する行制御線、３２は前記列アドレス
デコーダ１３と前記列入出力バッファ１４とを選択する
列制御線、３３は前記行アドレスデコーダ１１又は前記
列アドレスデコーダ１３にアドレスを与えるアドレス線
、３４は前記打入出力バッファ１２又は前記列人出力バ
ッファ１４とデータのやりとりをするデータ線である。

以上のように構成された従来のメモリ装置について、以
下その動作を説明する。

セルアレイ１は行及び列方向からアクセス可能な形にな
っている。いま行方向にアクセスする場合には、行制御
線３１により行アドレスデコーダ１１と行人出力バッフ
ァ１２を動作可能とする。

アドレス線３３を介して供給されたアドレス情報は行ア
ドレスデコーダ１１によって解読され、行アドレス信号
線２１がセルアレイ１内の１つの行のすべてのセルを選
択する。したがって、これら選択されたセルは行データ
信号線２２１行入出カパッ７７１２．　データ線３４を
介してデータの書き込み・読み出しを行なうことができ
る。また列方向にアクセスする場合には、列制御線３２
によって列アドレスデコーダ１３と列入出力バッファ１
４とが動作可能となる。このときアドレス線３３を介し
て供給されたアドレス情報は列アドレスデコーダ１３に
よって解読され、列アドレス信号線２３がセルアレイ１
内の１つの列のすべてのセルを選択する。したがって、
これらの選択されたセルは列データ信号線２４９列入出
カバノア　７１４　。

データ線３４を介してデコーダの書き込み・読み出しを
行なうことができる。

発明が解決しようとする問題点 しかしながら上記のような構成のメモリ装置では、任意
行及び任意列のアクセスを可能にし、汎用性のあるメモ
リ装置を提供しているが、文字又は図形のパターンを記
憶し、そのパターン及び９０°回転したパターンを読み
出す用途に限れば、必要性のないランダムアクセス用の
アドレスデコーダの回路が付加されているため、ノ１−
ドウエアが増大してしまうという問題点を有していた。

そこで本発明は、必要性の少ない列方向に対するランダ
ムアクセス用のアドレスデコーダの回路のみを取り除き
、ハードウェア量を少なくするメモリ装置を提供するこ
とを目的とする。

問題点を解決するだめの手段 本発明は個々に記憶機能を持つ多数の構成要素（セル）
をマトリクス状に配列したセルアレイと、前記アレイの
任意行毎に選択する手段と、前記セルアレイの記憶内容
を各々１セルずつ行方向にシフトさせる手段とを備えた
メモリ装置である。

作　　用 本発明は前記した構成により、マトリクス状に配列した
セルアレイの任意行が選択されると、任意行毎にデータ
の書き込み・読み出しができるだけでなく、前記セルア
レイの記憶内容を各々１セルずつ行方向にシフトさせる
と、前記セルアレイの端の列のデータの読み出しができ
るため、簡単な制御で９００回転したパターンを容易に
得ることができる。

実施例 第１図は本発明における一実施例のメモリ装置の全体構
成のブロック図を示すものである。第１図において、２
はマトリクス状に配列され、各セルの記憶内容を行方向
にシフト可能なセルアレイ１．２１は従来例と同様行ア
ドレスデコーダ１１から出力される行アドレス信号線、
２６は折入カバソファ１６から出力される行データ入力
信号線、２６は行出力パッファ１６に出力される行デー
タ出力信号線、２７は列出力バッファ１７に出力する列
データ出力線、４１は前記行アドレスデコーダ１１と前
記行入力バッファ１６とを選択する行入力制御線、４２
は前記行アドレスデコーダ１１と前記行出力バッフ７１
６とを選択する桁出力制御線、４３は前記列出力バッフ
ァ１７を選択し、前記セルアレイ２内の各セルの記憶内
容を行方向にシフト可能にする列シフト制御線、４４は
前記行アドレスデコーダ１１にアドレスを与えるアドレ
ス線、４６は前記行入力バッファ１５にデータを与える
データを与えるデータ入力線、４６は前記行出力　。

バッファ１６又は前記列出力バッファ１７からデータを
受は取るデータ出力線である。

以上のように構成された本実施例のメモリ装置について
、以下その動作の概略を説明する。

まず行方向にアクセスし、セルアレイ２にデータを書き
込む場合には、行入力制御線４１により行アドレスデコ
ーダ１１と打入カパッファ１６を動作可能にする。アド
レス線４４を介して供給されたアドレス情報は行アドレ
スデコーダ１１によって解読され、行アドレス信号線２
１がセルアレイ２内の１つの行のすべてのセルを選択す
る。したがって、これら選択されたセルはデータ入力線
４５、行入力パノ７ア１６１行データ入力信号線２入金
分してデータの書き込みを行なうことができる。つぎに
行方向にアクセスし、セルアレイ２からデータを読み出
す場合には、桁出力制御線４２により行アドレスデコー
ダ１１と桁出力バッファ１６を動作可能にし、前記書き
込み時と同様にしてセルアレイ２内の１つの行のすべて
のセルを選択できる。したがって、これら選択されたセ
ルは行データ出力信号線２６９行出力バッファ１６゜デ
ータ出力線４６を介してデータの読み出しも行なうこと
ができる。さらに列方向にアクセスして、セルアレイ２
からデータを読み出す場合には、列シフト制御線４３に
より列出力バッファ１７を動作可能にするとともに、セ
ルアレイ２の記憶内容を各々１セルずつ行方向にシフト
させる。したがって、端の列のセルは列データ出力信号
線２７゜列出力パッファ１７．データ出力線４６を介し
てデータの読み出しを行なうことができる。

第２図は本発明の第２の実施例における４ピツト×４ワ
ードのメモリ装置の構成図を示すものである。第２図ａ
において、Ｂ１１〜Ｂ４４はセルアレイ内の個々のセル
を表わし、そのそれぞれは第２図すの１２０に示すよう
な１ピツトのセルからなる。セル１２０はＤタイプのフ
リップフロップ１２４を中心にゲート群１２１〜１２３
及びスイッチ１２５，１２６とにより構成されている。

セルがイネーブル端子Ｅ１．Ｅ２のいずれかにより選ば
れたとき、端子Ｗからの書き込みパルスがフリップフロ
ップ１２４のクロック端子ＣＫに加わると、端子Ｄ１．
Ｄ２のいずれかに供門されたデータがフリップフロップ
１２４に書き込まれ、フリップフロップ１２４に保持さ
れていたデータは端子０１．０゜のいずれかから読み出
される。

第２図ａにおいて、端子へ〇、Ａ、はアドレス情報が供
給される端子であり、アドレスデコーダ１１゜を介して
行選択信号８０〜Ｓ３を出力する。これら行選択信号Ｓ
、〜Ｓ４はさらにゲート群１１１〜１１４を介して同一
行に並ぶセルの端子Ｅ、に接続されている。端子ＩＤｏ
〜より３は入力データが供給される端子であシ、ゲート
群１０１〜１０４を介して同一列に並ぶセルの端子Ｄ１
　に接続されている。

る。端子Ｃは行方向へのアクセス又は行方向へのデータ
のシフトを指示する信号が供給され、ゲート群１１１〜
１１４及びゲート群１０１〜１０４に、またインバータ
１００を介してすべてのセルの端子Ｅ２に接続されてい
る。なお端子Ｗは書き込み指示信号が供給される端子で
あり、図示を省略したが端子Ｗはすべてのセルの端子Ｗ
に共通に接続されている。

以上のように構成された本実施例の４ビツト×４ワード
のメモリ装置について、以下その動作を説明する。

まず端子Ｃが論理”１”で行方向へのアクセスのときを
考える。このとき、端子Ａ０〜Ａ１に与えられたアドレ
ス情報はアドレスデコーダ１１０によって解読され、行
選択信号８０〜Ｓ１のいずれか１つが論理“１″となる
。したがってゲート１１１〜１１４の出力のうちの１つ
だけ論理”１”となり、選択された１行のセルの端子Ｅ
１　に論理”１″が印加される。端子Ｗが論理”０”か
ら論理”１″に変わると、端子ＩＤｏ〜■Ｄ４のデータ
がゲート１０１〜１０４を介して選択された１行のセル
°の各Ｄ１　　端子に印加され、データが書き込まれる
。

端子Ｗが論理”１″であれば、選択された１行のセルの
各０１　　端子からセル内のデータが端子ＯＤ０〜ＯＤ
３に読み出される。

次に端子Ｃが論理”０″で行方向へのデータのシフトの
ときを考える。このとき、インバータ１００を介してす
べてのセルの端子ち　が論理”１”となり、端子Ｗに印
加される書き込みパルスにより各列のセル内データが端
子０２から次段のセルの端子Ｄ２に順次シフトされると
同時に、右端の１列のセルＢ　　−Ｂ　　の端子０２か
ら端子ｏＤ０〜ＯＤ３に順次読み出される。

以上のように本実施例によれば、マトリクス状に配列し
たセルアレイの記憶内容を各々１セルずつ行方向にシフ
トさせる手段を設けることにより、簡単なハードウェア
構成で９００回転したパターンを斉易に得ることができ
る。

なお、構成要素、入出力の共通・分離、セルの内部構成
等は本実施例に限られず種々変形して実施できることは
言うまでもない。

発明の詳細 な説明したように、本発明によれば、マトリクス状に配
列したセルアレイのデータを行方向にはランダムに書き
込み・読み化しか、列方向には必要性があるシリアルな
読み出しが簡単にできる。

【図面の簡単な説明】

第１図は本発明における第１の実施例のメモリ装置の全
体構成のブロック図、第２図は本発明の第２の実施例の
４ビツト×４ワードのメモリ装置の構成図、第３図は普
通の４ピツト×４ワードのメモリ装置の構成図、第４図
は従来のメモリ装置の全体構成のブロック図である。 ２・・・・・・行方向にシフト可能なセルアレイ、２１
・・・・・・行アドレス信号線、２５・・・・・・行入
力データ線、２６・・・・・・行出力データ線、２７・
・・・・・列出力データ線、４３・・・・・・列シフト
制御線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 Ｗｅｗ−−−−−一− 第３図 第　４　図

Claims (1)

【特許請求の範囲】
1. 　個々に記憶機能を持つ多数のセルをマトリクス状に配
   列したセルアレイと、前記セルアレイの任意行毎に選択
   する手段と、前記セルアレイの記憶内容を各々１セルず
   つ行方向にシフトさせる手段とを備え、前記セルアレイ
   の任意行毎にデータの書き込み・読み出しと、前記セル
   アレイの端の列のデータの読み出しができることを特徴
   とするメモリ装置。