JPH04289588A - シリアル・アクセス・メモリ - Google Patents
シリアル・アクセス・メモリInfo
- Publication number
- JPH04289588A JPH04289588A JP3039962A JP3996291A JPH04289588A JP H04289588 A JPH04289588 A JP H04289588A JP 3039962 A JP3039962 A JP 3039962A JP 3996291 A JP3996291 A JP 3996291A JP H04289588 A JPH04289588 A JP H04289588A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- selection
- latch circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、書込みと読出しを非
同期、独立かつシリアルに行なうシリアル・アクセス・
メモリに関するものである。
同期、独立かつシリアルに行なうシリアル・アクセス・
メモリに関するものである。
【０００２】
【従来の技術】図２は例えば公開昭６１−８５６９８に
示された従来のシリアル・アクセス・メモリを示すブロ
ック図であり、図において、１ａ，１ｂはメモリアレイ
、２はワード線６を選択するローアドレスポインタ、３
ａ，３ｂは列方向の選択を行うコラムアドレスポインタ
、４は入力回路、７は列線選択信号線、８は共通データ
線、９は書込みデータ線、１１〜１８，２１〜２８，
３１〜３８， ４１〜４８はメモリセルである。
示された従来のシリアル・アクセス・メモリを示すブロ
ック図であり、図において、１ａ，１ｂはメモリアレイ
、２はワード線６を選択するローアドレスポインタ、３
ａ，３ｂは列方向の選択を行うコラムアドレスポインタ
、４は入力回路、７は列線選択信号線、８は共通データ
線、９は書込みデータ線、１１〜１８，２１〜２８，
３１〜３８， ４１〜４８はメモリセルである。
【０００３】次に動作について説明する。メモリセルへ
のライト動作は、例えばメモリセル１１〜１４の内の何
れかがライトされている時は、メモリセル１１〜１４が
接続されているワード線６，Ｗ１ と、メモリセル１１
〜１４に続けて次にライトされるべきメモリセル１５〜
１８が接続されているワード線６，Ｗ５ が２本同時に
選択されている。ライトされるメモリセルがメモリセル
１４からメモリセル１５に移ったときワード線６，Ｗ１
は非選択レベルとなると同時に、メモリセル１５〜１
８に続けて次にライトされるべきメモリセル２１〜２４
が接続されているワード線６，Ｗ２ が選択レベルとな
る。よって、メモリセル１８から異なるワード線６，Ｗ
２ にあるメモリセル２１をライトするときにも高速ラ
イト動作が可能である。
のライト動作は、例えばメモリセル１１〜１４の内の何
れかがライトされている時は、メモリセル１１〜１４が
接続されているワード線６，Ｗ１ と、メモリセル１１
〜１４に続けて次にライトされるべきメモリセル１５〜
１８が接続されているワード線６，Ｗ５ が２本同時に
選択されている。ライトされるメモリセルがメモリセル
１４からメモリセル１５に移ったときワード線６，Ｗ１
は非選択レベルとなると同時に、メモリセル１５〜１
８に続けて次にライトされるべきメモリセル２１〜２４
が接続されているワード線６，Ｗ２ が選択レベルとな
る。よって、メモリセル１８から異なるワード線６，Ｗ
２ にあるメモリセル２１をライトするときにも高速ラ
イト動作が可能である。
【０００４】このように、ライトされているメモリセル
が接続されているワード線６とアドレスインクリメント
によって次に選択されるべきメモリセルが接続されてい
るワード線６が常に同時に選択レベルとなるように構成
することにより実質的にメモリへのライト時間を短縮化
できる（これをパイプライン動作という）。
が接続されているワード線６とアドレスインクリメント
によって次に選択されるべきメモリセルが接続されてい
るワード線６が常に同時に選択レベルとなるように構成
することにより実質的にメモリへのライト時間を短縮化
できる（これをパイプライン動作という）。
【０００５】
【発明が解決しようとする課題】従来のシリアル・アク
セス・メモリは以上のように構成されているので、ロー
アドレスポインタはワード方向へのシフト動作に加え、
左右のメモリアレイを制御する機能が必要となりローア
ドレスポインタの構成素子数は、パイプライン機能を持
たないメモリに比べて多くなる。また、レイアウト上、
ローアドレスポインタを左右のメモリアレイの中央に配
置しなければならないため、ローアドレスポインタのレ
イアウトサイズが大きくなる等の問題点があった。
セス・メモリは以上のように構成されているので、ロー
アドレスポインタはワード方向へのシフト動作に加え、
左右のメモリアレイを制御する機能が必要となりローア
ドレスポインタの構成素子数は、パイプライン機能を持
たないメモリに比べて多くなる。また、レイアウト上、
ローアドレスポインタを左右のメモリアレイの中央に配
置しなければならないため、ローアドレスポインタのレ
イアウトサイズが大きくなる等の問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、パイプライン動作の持つ本来の
高速性を損ねること無く、簡便な回路構成によりローア
ドレスポインタの素子数を低減でき、すなわちチップサ
イズを小さくできるシリアル・アクセス・メモリを得る
ことを目的とする。
ためになされたもので、パイプライン動作の持つ本来の
高速性を損ねること無く、簡便な回路構成によりローア
ドレスポインタの素子数を低減でき、すなわちチップサ
イズを小さくできるシリアル・アクセス・メモリを得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るシリアル
・アクセス・メモリは、任意のワード線に接続されてい
るメモリセルの内、一番最初に書込まれるメモリセルの
情報を一度ラッチ回路に取込み、その間にワード線の選
択を切りかえておき、二番目のメモリセルに書込みを行
う時、同時に上記一番目のメモリセルにラッチ回路の情
報を書込む様に構成したものである。
・アクセス・メモリは、任意のワード線に接続されてい
るメモリセルの内、一番最初に書込まれるメモリセルの
情報を一度ラッチ回路に取込み、その間にワード線の選
択を切りかえておき、二番目のメモリセルに書込みを行
う時、同時に上記一番目のメモリセルにラッチ回路の情
報を書込む様に構成したものである。
【０００８】
【作用】この発明におけるシリアル・アクセス・メモリ
は、ラッチ回路に書込みを行っている間にワード線の選
択を切りかえることにより、メモリアレイを分割するこ
と無くパイプライン動作が可能となり、高速ライト動作
が実現できる。
は、ラッチ回路に書込みを行っている間にワード線の選
択を切りかえることにより、メモリアレイを分割するこ
と無くパイプライン動作が可能となり、高速ライト動作
が実現できる。
【０００９】
【実施例】実施例１．
以下、この発明の一実施例を図について説明する。図１
において、２，４，６〜９，１１〜１８， ２１〜２８
， ３１〜３８， ４１〜４８は図２の従来例に示した
２，４，６〜９，１１〜１８， ２１〜２８， ３１〜
３８， ４１〜４８と同様であるので説明を省略する。 １はメモリアレイ、３は列方向の選択を行うコラムアド
レスポインタ、５はメモリセル１１， ２１， ３１，
４１のメモリセルに書込むデータをラッチするラッチ
回路である。
において、２，４，６〜９，１１〜１８， ２１〜２８
， ３１〜３８， ４１〜４８は図２の従来例に示した
２，４，６〜９，１１〜１８， ２１〜２８， ３１〜
３８， ４１〜４８と同様であるので説明を省略する。 １はメモリアレイ、３は列方向の選択を行うコラムアド
レスポインタ、５はメモリセル１１， ２１， ３１，
４１のメモリセルに書込むデータをラッチするラッチ
回路である。
【００１０】次に動作について説明する。今、ワード線
６，Ｗ１ だけが選択レベルにあり、他のワード線６は
全て非選択レベルにあるとする。ワード線６，Ｗ１ に
接続されているメモリセル１１〜１８がアドレスインク
リメントにより順次アクセスされていきライト動作が行
なわれる。
６，Ｗ１ だけが選択レベルにあり、他のワード線６は
全て非選択レベルにあるとする。ワード線６，Ｗ１ に
接続されているメモリセル１１〜１８がアドレスインク
リメントにより順次アクセスされていきライト動作が行
なわれる。
【００１１】次にワード線６，Ｗ１ は非選択、ワード
線６，Ｗ２が選択レベルに切りかわる。この期間中はメ
モリセル２１への書込みができないので、一度ラッチ回
路５に列線選択信号線７，Ｓ１によって、メモリセル２
１への書込み情報を取込んでおく。
線６，Ｗ２が選択レベルに切りかわる。この期間中はメ
モリセル２１への書込みができないので、一度ラッチ回
路５に列線選択信号線７，Ｓ１によって、メモリセル２
１への書込み情報を取込んでおく。
【００１２】次にメモリセル２２がアクセスされるが、
このときにはワード線６，Ｗ２ の選択が確定している
ので、列線選択信号線７，Ｓ２によってメモリセル２１
， ２２へ書込みが行なわれる。
このときにはワード線６，Ｗ２ の選択が確定している
ので、列線選択信号線７，Ｓ２によってメモリセル２１
， ２２へ書込みが行なわれる。
【００１３】このように任意のワード線６に接続されて
いるメモリセルの内、一番最初にライトされるメモリセ
ルの情報を一度ラッチ回路５に取込んでおき、この期間
中にワード線６の選択を切りかえることにより、高速ラ
イト動作が可能となり、かつローアドレスポインタ２は
シフト動作をするだけで良い。
いるメモリセルの内、一番最初にライトされるメモリセ
ルの情報を一度ラッチ回路５に取込んでおき、この期間
中にワード線６の選択を切りかえることにより、高速ラ
イト動作が可能となり、かつローアドレスポインタ２は
シフト動作をするだけで良い。
【００１４】
【発明の効果】以上のように、この発明によれば、任意
のワード線に接続されているメモリセルの内、一番最初
に書込まれるメモリセルの情報を一度ラッチ回路に取込
んでおき、その間にワード線の選択を切りかえておき、
二番目のメモリセルに書込みを行う時、同時に上記一番
目のメモリセルにラッチ回路の情報を書込む様に構成し
たので、メモリアレイを分割すること無くパイプライン
動作が可能となり、簡便な回路構成によりローアドレス
ポインタの素子数を低減でき、すなわちチップサイズを
小さくできるとともに、高速ライト動作が実現できるシ
リアル・アクセス・メモリが得られる効果がある。
のワード線に接続されているメモリセルの内、一番最初
に書込まれるメモリセルの情報を一度ラッチ回路に取込
んでおき、その間にワード線の選択を切りかえておき、
二番目のメモリセルに書込みを行う時、同時に上記一番
目のメモリセルにラッチ回路の情報を書込む様に構成し
たので、メモリアレイを分割すること無くパイプライン
動作が可能となり、簡便な回路構成によりローアドレス
ポインタの素子数を低減でき、すなわちチップサイズを
小さくできるとともに、高速ライト動作が実現できるシ
リアル・アクセス・メモリが得られる効果がある。
【図１】この発明の一実施例によるシリアル・アクセス
・メモリを示すブロック図である。
・メモリを示すブロック図である。
【図２】従来のシリアル・アクセス・メモリを示すブロ
ック図である。
ック図である。
１ メモリアレイ
２ ローアドレスポインタ
３ コラムアドレスポインタ
４ 入力回路
５ ラッチ回路
６ ワード線
７ 列線選択信号線
８ 共通データ線
９ 書込みデータ線
Claims (1)
- 【請求項１】 書込み及び読出しをシリアルに行ない
得るシリアル・アクセス・メモリにおいて、書込み時、
任意の選択ワード線に接続されるメモリセルの内、最初
に書込まれるメモリセルの情報をラッチ回路にラッチし
ておき、二番目のメモリセルに書込みを行う時、同時に
上記最初のメモリセルに上記ラッチ回路の情報を書込む
様に構成したことを特徴とするシリアル・アクセス・メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039962A JPH04289588A (ja) | 1991-03-06 | 1991-03-06 | シリアル・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039962A JPH04289588A (ja) | 1991-03-06 | 1991-03-06 | シリアル・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04289588A true JPH04289588A (ja) | 1992-10-14 |
Family
ID=12567587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039962A Pending JPH04289588A (ja) | 1991-03-06 | 1991-03-06 | シリアル・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04289588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
-
1991
- 1991-03-06 JP JP3039962A patent/JPH04289588A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
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